JPS6020396A - 信号入力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、信号入力技術さらには集積回路のテストに適
用して特に有効な技術に関するもので、たとえば、内部
にり７レツシ一回路を内蔵する半導体、集積回路ターイ
ナミックメモリ装置のテスティ〔背景技術〕 本発明者は、メモリ技術、特に、ＭＯ８型ダイナミック
ＲＡＭについて以下に述べるような技術を開発した。

第１図は、本発明者が開発したダイナミックＲＡＭのビ
ン配置を示すものである。この１０（インティグレイテ
ッド・サーキット）は、内部は一般のダイナミックＲＡ
Ｍと同一のメモリセルによって構成されているが、外部
的にはスタテ・ツクＲＡＭと同様の動作をするように構
成されている。

以下、疑似ＳＲＡＭと略称。

しかしながら、このような構成の装置は、以下にあげる
ような問題点があることが明らかとなった。すなわち、
メモリのテスト等において、しばしばリフレッシュ・カ
ウンタをリセットする必要が発生する。ところが、第１
図に示すリフレッシュ・ピンＲＦＳＨに０”信号を入力
しても、単にカウンタのアドレスを１つ進めるだけであ
る。

外部からリフレッシュ・カウンタを強制的にリセットす
るには、電源を切る以外にはないのである。

電源を切るとメモリ全体がリセットはれたことになり、
メモリテストにおいては、テスト時間の増加、テスト条
件の自由度の著しい低下をまねく。

また、チップ非選択状態で外部からのデータな会き込む
こともメモリのりフレッシー・テストで必要となる。し
かし、第１図のようなメモリＩＣテハ、チップ非選択時
、チツプセレク）Ｏ８はｆｆ　Ｉ　Ｉ＋であり、啓き込
みを行なうことができない。

このように、疑似ＳＲＡＭＩＣおいては、テストその他
の問題から、リフレッシュ・レジスタのリセット及びチ
ップ非選択時の外部からの書込機能が必要であることが
本発明者によって初めて明らかにされた。

〔発明の目的〕

本発明の１つの目的は、３値以上の離散値情報を入力で
きる情報入力回路を提供することにある。

本発明の１つの目的は、１つの端子から多種類の情報入
力が可能な入力回路を提供することにある。

本発明の１つの目的は、多数の外部端子を有する素子の
外部端子数を低減することにある。

本発明の１つの目的は、外部ピンの少なｙ　、　ｔｆ、
積回路装置（以後ＩＣと略称）を提供することにある。

本発明、０１つの目的は、疑似ｓＲＡＭ（スタテック型
ランダム・アクセス・メモリ）すなわち、内部はＤＲＡ
Ｍ（ダイナミック型ランダム・アクセス・メモリ）で−
使用のしかたはＳＲＡＭとを１ぼ同一のＤＲＡＭＩＣ適
合した信号入力回路を提供することにある。

本発明の１つの目的は、チップ非選択状態＝＋７フレツ
シユ・カウンタをリセットできるメモリ装置を提供する
ことにある。

本発明の１つの目的は、チップ非選択状態で書き込みの
行なえるメモリ装量を提供することにある。

本発明の１つの目的は、不所望な貫通電流のない入出力
回路を提供することにある。

本発明の１つの目的は、高電圧入力を判定する回路を提
供することにある。

本発明の１つの目的は、高電圧入力を正確に判定する回
路を提供することにある。

本発明の１つの目的は、プロセス・パラメータへの依存
性の小さい電圧判定回路を提供することにある。

本発明の１つの目的は、電源電圧が降下しても、リーク
電流の生じない電圧判定回路を提供することにある。

本発明の１つの目的は、判定レベルを簡単に変更できる
電圧判定回路を提供することにある。

本発明の１つの目的は、半導体集積回路に適合したテス
ティング技術を提供することにある。

本発明の１つの目的は、疑似ＳＲＡＭのリフレッシュ機
能のテストに有効なテスティング技術を提供することに
ある。

本発明の１つの目的は、疑似ＳＲＡＭのテスト時間を短
縮することにある。

本発明の１つの目的は、疑似ＳＲＡＭの特性テストの自
由度を増加させることにある。

本発明の１つの目的は、疑似ＳＲＡＭのテスト条件をよ
り現実の条件に近似させることができる半導体集積回路
装置を提供することにある。

本発明の１つの目的は、１つのピンを多目的に使用でき
る集積回路装置を提供することにある。

本発明の１つの目的は、集積回路に対応する神々の情報
を他の目的で設けられたピンから読み出すことのできる
集積回路装置を提供することにある。

本発明の１つの目的は、大容量メモリ装置に適合した入
出力回路技術を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、疑似ＳＲＡＭにおいて、他の目的で設けられ
た外部端子とＧｎｄ電極間にダイオード接続したＭＯ８
’ＦＥＴを複数個縦続接続することによって、通常より
も高い電圧入力を判定するようにし、その検出出力によ
り、リフレッシュ・カウンタなリセットするようにし、
リフレッシ−機能テストを容易にしたものである。

〔実施例−１〕 第２図は本発明の第１の実施例の疑似ＳＲＡＭの概要を
示すものである。

同図において、点線で囲まれた各回路ブロックは、公知
の０ＭＯ８半導体集積回路の製造技術によって、シリコ
ンのような１個の半導体基板上において形成され、例え
ば、端子り。−Ｄ２．　Ａ。

■８ｓは、その外部端子とされ、端子ｖｃｃｔ　■ｓｓ
に図示しない適当な外部電源装置から給電が行なわれる
。

回路記号Ｍ−ＡＲＹで示されているのは、メモリアレイ
であり、公知の１ＭＯ８型メモリセルがマトリックス状
に配置されている。この実施例では、特に制限されない
が、上記メモリセルは一対の平行に配置された相補デー
タ線り、　Ｄに、その入出力ノードが結合された２交点
方式で配置される。

回路記号ＰＣＩで示されているのは、データ線プリチャ
ージ回路で・あり、プリチャージパルスφｐｃ　１を受
けて、２変点方式の対とされる相補データ線り、　Ｄを
短絡するＭＯＳＦＥＴにより構成される。プリチャージ
回路ＰＯＩが動作される以前において、相補データ線り
、Ｄの一方は、次に説明するセンスアンプＳＡが動作き
れたことによっ℃はぼ電源電圧ｖｃｃに等しいようなノ
・イレベルにされ、他方はほぼＯポルトのようなロウレ
ベルにされている。相補データ線り、　Ｄの電圧は、こ
れら相補データ線に存在する浮遊容量や寄生容量のよう
な容量によって保持され又いる。プリチャージ回路ＰＯ
Ｉが動作されると相補データ線の一方から他方への電荷
分散が生ずる。その結果、一対の相補データ線はＶｃｃ
／２のレベルにされる。

すなわち、相補データ線は■ｃｃ／２のレベルにプリチ
ャージされる。

センスアンプＳＡは、特に制限されないが、電源電圧■
。、と回路の接地電位Ｖ８．にそれぞれパワースイッチ
ＭＯ８ＦＥＴが設けられた０Ｍ０８（相補型ＭＯ８）ラ
ッチ回路から構成され、その一対の入出力ノードは、上
記相補データ線り、　Ｄに結合されている。センスアン
プに結合された上記パワースイッチＭＯ８ＦＥＴは、そ
のスイッチ状態がタイミングパルスφ、ａによって制御
される。

パワースイッチＭＯ３ＦＥＴは、タイミングパルスφ、
ａによってプリチャージ直前にオフされる。

このため、プリチャージ直前の相補データ線り。

持する。上記プリチャージＭＯ８ＦＥＴがオン状態にさ
れるとそれに応じて相補データ線り、　ＤはＶｃｃ／２
にプリチャージされる。

回路記号ａ−ＳＷで示されているのは、カラム選択信号
によってその動作が制御されるカラムスイッチであり、
カラム選択信号に従って選択されるべき相補データ線を
共通相補データ線に結合させる。

回路記号Ｒ−ＡＤＢで示されているのは、ロウアドレス
バッファであり、外部端子Ａ。−Ａ、を介して外部アド
レス信号を受けることによって内部相補アドレス信号ａ
。、ａ０〜ａｌＩｔ　ａ８を形成する。

回路記号０−ＡＤＢで示されているのは、カラムアドレ
スバッファであり、外部端子Ａ。〜Ａ４４を介して外部
アドレス信号を受けることによって内部相補アドレス信
号ａ９．ａ９〜ａＩ４．ａＩ４を形成する。

回路記号Ｒ−ＤＯＲで示されているのは、ロウアドレス
デコーダであり、後述するマルチプレクサＭＰＸを介し
た内部相補アドレス信号ａＯ＋ａ（１〜８８ｍ　ａｍを
受けて、Ｍ−ＡＲＹＶｃ供給すべきワード線選択信号を
形成する。このワード線選択信号は、ワード線選択タイ
ミング信号φ、に同期して、Ｍ−ＡＲＹに伝えられる。

回路記号０−ＤＯＲで示されているのは、カラムアドレ
スデコーダであり、内部相補アドレス信号ａＧ　ｙ　ａ
９〜ａ１４ｔ　ａ１４を受けて、Ｍ−ＡＲＹのデータ線
選択信号を形成する。このデータ線選択信号は、データ
ｂＪａ択タイミング信号φ、に同期して、カラムスイッ
チａ−ＳＷに伝えられる。

回路記号ＰＯ２で示されているのは、共通相補データ線
のプリチャージ回路である。プリチャージ回路ＰＯ２は
、特に制限されないが、上記プリチャージ回路ＰＣＩと
同様な回路構成とされる。

すなわち、プリチャージパルスφ、。２を受けて共通相
補データ線を短絡するＭＯＳＦＥＴにより構成されてい
る。

回路記号ＭＡで示されているのは、メインアンプであり
、上記センスアンプと同様な回路構成とされる。メイン
アンプＭＡの動作を制御するためのパワースイッチＭＯ
Ｓ　Ｆ　Ｅ　Ｔは、そのスイッチ状態がタイミングパル
スφｍａによって制御される。

回路記号ＤＯＢで示されているのは、データ出カハッフ
ァであり、読み出しタイミングパルスφ、７によってそ
の動作が制御され、動作状態にをれたときＭＡからの読
み出しデータと対応するデータを外部端子り。−Ｄ、　
ＶＣそれぞ１１送出する。

なお、書込み時には、読み出しタイミングパルスφｒｗ
によりこのＤＯＢは、不動作（出力ハイインピーダンス
）にされる。

回路記号ＤＩＢで示されているのは、データ人カハッフ
ァであり、書込みタイミングパルスφｒｗによってその
動作が制御でれ、動作されたとき外部端子り。−Ｄ’ｒ
からの書込みデータを共通相補データ線に伝える。なお
、読み出し時には、何込みタイミングパルスφｒｗによ
りこのＤＯＥは、不動作（出力ハイインピーダンス）Ｋ
される。

上記各種タイミング信号は、次の各回路ブロックにより
形成される。

回路記号ＲＥＧで示されているのは、特に制限されない
が、アドレス信号ａ。−ａａ　（又はＴ。

〜ａ８　）を受け、これらアドレス信号ａ。−ａｓの少
なくとも１つの変化すなわちその立ち上がり又は立ち下
がりエツジを検出するトランジェント検出回路である。

回路記号ＯＥＧで示されているのは、特に制限されない
が、アドレス信号ａ、〜ａ１４（又はａ。

〜ａｌ＋）を受けて、それらのうちの少な（とも１つの
立ち上がり又は立ち下がりエツジを検出するトランジェ
ント検出回路である。これらのトランジェント回路は、
特に制限されないが、アドレス信号ａＯ”ａｌｉｔ　ア
ドレス信号ａ、〜ａ１４と、その遅延信号とをそれぞれ
受ける複数の排他的論理和回路と、その出力信号を受け
る論理和回路とにより構成され、いずれかのアドレス信
号ａ。〜ａ、。

アドレス信号ａ、〜ａ１４の変化タイミングに同期した
トランジェント検出パルスφ４．φ０をそれぞれ形成す
る。

回路記号ＴＧで示されているのは、タイミング発生回路
である。このタイミング発生回路ＴＧは、トランジェン
ト検出パルスφ４．φ。とともに、外部端子を介して１
メモリ制御信号としてのライトイネーブル信号ＷＥ、チ
ップ選択信号（ＪＳを覚げることによって、上記一連の
タイミングパルスを形成する。

回路記号ＲＥＦで示されているのは、リフレッシュ回路
であり、タイマ及びタイマによってその内容が更新され
るリフレッシュ・アドレス・カウンタ及び適当な論理回
路等を含んでいる。リフレッシュ・アドレス・カウンタ
の出力は、リフレ・ソシュすべきメモリのロウアドレス
を示す。リフレッシュ回路ＲＥＦは、外部からのリフレ
ッシュ信号ＲＦＳＨをロウレベルにすることによって起
動される。すなわち、チップ選択信号Ｏ８がハイレベル
にされ、また、リフレッシュ信号ＲＦＳＨがロウレベル
にされていると、それに応じてリフレッシュ回路ＲＥＦ
は、このリフレッシュ回路ＲＥＦから出力されるアドレ
ス信号を選択させる制御信号φＲＦをマルチプレクサＭ
ＰＸＫ出力する。その結果、内蔵のリフレッシュ・アド
レス・カウンタからの内部アドレス信号がＲ−ＤＯＲに
伝えられることになる。上記内部アドレス信号によって
一本のワード線が選択され、リフレッンユ動作（オート
リフレッシュ）が行なわれる。リフレッシュｆｌＲＦｓ
Ｈがロウレベルに維持されているとこれに応じてタイマ
ーが作動され、リフレッシュアドレスカウンタは１．タ
イマーによって決定される一定時間毎に歩進される。リ
フレッシュアドレスカウンタの歩進によって連続的なリ
フレッシュ動作（セルフリフレッシュ）が行なわれる。

第３図は、本発明の第１の実施例のメモＩＪ　Ｉ　Ｏの
入力回路である。同図において、Ｐ、は入力端子、■、
は通常レベルの信号を入力するためのインバータ（入力
バッファ回路）、Ｔ１〜Ｔ８はＮチャネル・エンハンス
メント型ＭＯ８ＦＥＴ、Ｉ２及び■３は特殊レベルの信
号を検出するためのインバータ（バッファ）、φ、。ｓ
ｅｔはす７Ｖツシユ・カウンタ・リセット信号とされる
。ＩＢは、通常レベルを越えるレベルの信号を検出する
入力バッファ回路である。入カバソファ回路ＩＢは図示
のようにＮチャネル・エンハンスメント型ＭＯ８ＦＥＴ
Ｔ、〜Ｔ、及びインバータＩ、及びＩ、から構成される
。入力バッファ回路ＩＢの出力φｒｅｓｅ　ｔは前述の
リフレッシュ回路ＲＥＦ内のリフレッシュ・カウンタを
リセットするためのリセット信号とされる。

同図において、それぞれダイオード接線されブこＭＯＳ
ＦＥＴ、すなわちゲートとドレインが結合されたＭＯＳ
　Ｆ　Ｅ　Ｔ　Ｔ、〜Ｔ、は全体として実質的に１つの
レベル変換回路を構成する。それぞれのＭＯＳＦＥＴは
、それぞれのドレイン・ソース間に加わる電圧が、それ
ぞれのしきい値電圧ｙ１１゜を越えることによって導通
し始める。従って、インバータＩ、の入力ノードＮ、に
おける市１位は入力端子Ｐ、の電位がＭＯ８ＦＥ’ｌ’
Ｔ、−Ｔ、のしきい値電圧の和を越えると、それに応じ
て上昇する。入力ノードＮ、と回路の接地点Ｇｎｄとの
間に直列接続されたＭＯ８ｌ’ＥＴＴ？及びＴ、、Ｇｔ
、入力端子Ｐ、に通常レベルの入力信号が供給さｉｔて
いるときのノードＮ１の電位の異常上昇を防ぐ。

すなわち、直列接続されたＭＯ８ＦＥＴＴ、〜Ｔ、ｌの
それぞれは、無視し得ないテーリング電流（リーク電流
）が生ずる。ＭＯＳＦＥＴによって構成されるインバー
タエ、は著しく高い入力インピーダンスを持つことによ
って、ＭＯ８ＦＥＴＴ、〜Ｔ６を介して供給されるテー
リング電流を吸収できない。そのため、ノードＮ、にこ
のテーリング電流を吸収する回路が設けられていないと
、ノルドＮ１の電位は、このテーリング電ＲＫよって入
力端子Ｐ、の電位とほぼ等しい電位になってしまう恐れ
が生ずる。この場合は、インバータＩ２は入力端子Ｐ１
に供給される通常レベルの入力信号に対しても応答する
ようになってしまう。ノードＮ１　と接地点Ｇｎｄとの
間に設けられたＭＯ３ＦＥＴＴ、及びＴｓは、ＭＯ８Ｆ
ＥＴＴ１〜Ｔ、を介してノードＮ、に供給されるテーリ
ング電流を吸収し、その結果ノードＮ１の電位の不所望
の上昇をおさえる。

テーリング電流は、ノードＮ、と接地点Ｇｎｄとの間に
高抵抗ポリシリコンのような高抵抗素子を接続すること
によりて吸収することもできる。しかしながら、この実
施例では、次の理由によってＭＯＳＦＥＴが使用される
。

すなわち、ＭＯｉＳＦ’ＥＴＴ、及びＴ８は入力端子Ｐ
１に特殊レベルの電圧が供給されたとき、ＭＯ８Ｆ’Ｅ
ＴＴ、〜Ｔ、とともに実質的に１つの電圧分割回路を構
成する。このときの電圧分割比は、直列接続されたＭＯ
ＳＦＥＴによって決定されるので工０の装造条件のばら
つきや動作条件の変動にかかわらずに期待すべき値に維
持される。

また、直列接続のＭＯ３ＦＥＴＴ、〜Ｔ６は、そのしき
い値電圧とともに、その直列接続される数が考慮される
。これに応じて、入力端子Ｐ、に供給される通常のレベ
ル信号に対して、ＭＯ８ＦＥＴＴ、−Ｔ、は、実質的に
テーリング電流以外の電流は流れない。その結果、無駄
な消費電力をおさえることができる。

第４図は第１図の実施例の入力回路の動作波形図である
。なお、以下の実施例においては、正論理にて説明を行
なう。第２図に従って、本実施例の動作を説明する。

入力端子Ｐ、に通常の電源電圧範囲たとえば、０〜５Ｖ
のレベルを持った入力信号が加えられると、ノードＮ１
は′Ｏ″となり、φ　出力はｒｅｓｅｔ 何ら出力されない。すなわち、φ　出力はｒｅｓｅｔ Ｎ０”のままである。入力端子Ｐ１に特殊レベルの入力
電圧たとえは、１２Ｖが印カロされると、ノードＮ１は
ＭＯ８Ｆ’ＥＴＴ、−Ｔ６の■ｔｈ（ターンオン電圧）
６個分だけ降下して通常の論理Ｎ１°ルべ）Ｌ／になる
。よって、リセット信号φ　はｒｅｓｅｔ Ｉｌｌ　Ｉ＋レベルと嘔れ、これにより、リフレッシュ
・カウンタはリセットされる。

たとえば、上記端子Ｐ、をチップセレクト端子とし、第
１図においてｆｉ’ＥＴＴ、−Ｔ８の■ｔｈを約ＩＶと
し、さらにインバータＩ、、１．は０Ｍ０８（コンプリ
メンタリＭＯ８）インバータカラ構成され、Ｖｃｃのほ
ぼ半分の論理しきい値電圧を持っているものとする。こ
の場合は、入力電圧が約９ｖ以上になると、インバータ
エ、及びＩ、が反転して、内部リセット出力φ　が″′
１パしｒｅｓｅｔ ベルとされる。このとき、通常出力のインバータ１、の
出力は、論理的には、′１″レベルであるから、チップ
は非選択のままである。

〔実施例−２〕 第５図は、本発明の第２の実施例のダイナミツク・メモ
リの信号入力回路の具体的回路図である。

同図において、Ｐ、は入力端子すなわち、ＷＥ端子、Ｔ
ｏ〜Ｔ　１ａ　ハＮチャネル・エンハンスメント型ＭＯ
８ＦＥＴのダイオード接続により、ＭＯ８Ｆ　Ｅ　Ｔ　
１個についてｖｔｈ分の電圧レベルシフト回路を構成し
ている。

Ｔ１．、　Ｔ、８．　Ｔ２．、　Ｔ、２はＰチャネル・
エンハンスメント型ＭＯ８ＦＥＴで、Ｔ、。、Ｔ、。ｗ
ｉ”１３＋Ｔ　２４　ハＮチャネル・エンハンスメント
型ＭＯ８ＦＥＴで、これらは２つのＮＯＲ論理回路ＮＯ
Ｒ，。

ＮＯＲ，を形成している。Ｎ１及びＮ、は図示の各ノー
ドを示す。１４．Ｉ、はＷＥ端子に供給される高電圧入
力（特殊入力）を判定するインバータ、Ｏ８はチップセ
レクト信号である。

第６図は、上記実施例のダイナミツク・メモリの入力回
路の入出力波形図である。チップ選択状態Ｏ８＝″′０
”の状態では、ライトイネーブル信号ＷＥを′０”レベ
ルとすることによって、内部呑込読出し信号φｔはＯ８
と独立に“０”レベルにすることができる。

ｏｓｆＪ″−ｎ　１１！レベルにされると、すなわち、
チップ非選択状態では、ＷＥが通常レベルのＮ０”レベ
ルにされても、内部８込読出し信号φｔは第５図のＮＯ
Ｒ回路の動作によりＩＴ　Ｉ　ＩＩレベルに維持される
。

これに対してライトイネーブル信号ＷＥが高電位（たと
えば、１２Ｖ）ＶＣ設定されると、第１図と同様に第３
図において、ノードＮ１は通常の論理のＮ１″レベルと
され、その結果ノードＮ２もＮ１”レベルとされ、内部
心込読出し選択信号φｔはＮ０”レベル、すなわち書込
み状態とされる。

上記実施例の如＜ＷＥピンを強制書込モード設定用の特
殊入力とすることにより、たとえば、リフレッシ−機能
のテストを行なう場合など、リフレッシュモードでは通
常ＷＥはｌ”入力とされているから、そのまま特殊高電
圧入力″ｌ＊”状態へ推移嘔せることかできる。すなわ
ち、Ｎ１”から”ｌ＊□の切換時に”０”状態を経過す
る必要がない上、”１＊□状態に設定したとき、同時に
通常のＷＥ大入力しては論理的にＮ１”が供給され又い
ることになり、他の回路に影響をおよぼさない。

また、先の例に示した如く、リフレッシュカウンタ・リ
セット入力及び上記強制書込モード設定端子をそれぞれ
Ｏ８，ＷＥとすることにより、アドレス・ピン及びデー
タ・ピンを７リーな状態にしておくことができ、外部デ
ータにょる書込・リフレッシュ等のテストの自由匪が増
加することが期待される。

〔実施例−３〕 第７図は、本発明の第３の実施例のダイナミック・メモ
リの信号入力回路の具体的回路図である。

同図において、Ｐ、は第６図におけるＲ　Ｆ　Ｓ　）ｉ
ビンの如き入力端子、工、は通常信号入力用のバッファ
（インバータ）、Ｔ１〜Ｔ、は電圧降下用のダイオード
接続されたＮチャネル・エンハンスメント型ＭＯ８ＦＥ
Ｔ、Ｔ２．は、はぼ９Ｖ以下の入力に対して、貫通電流
をカットオフする為のＰチャネル・エンハンスメン）型
ＭＯ８ＦＥＴ、Ｎ。

は図示の各ノード、Ｉ２及びＩ、は高電圧入力を検出す
る為のインバータで、リフレッシュ・カウンタ・リセッ
ト信号φｒｅｓｅｔを出力する。Ｉ７及びＴ、は、Ｎチ
ャネル・エンハンスメン）型ＭＯ８ＦＥＴである。

次に、第７図にもとづいて本実施例の動作を説明する。

図示の回路の電源電圧■ｃｃは５■とされる。図示のＭ
ＯＳＦＥＴは、それぞれ１■のしきい値電圧をもつ。通
常の使用時には、たとえば、入力端子には、ロウレベル
としてｏＶ１ハイレベルとして５■の信号が印加される
。このとき、バッファ■１により、内部回路に入力信号
が出力されるが、Ｐ型ＭＯＳＦＥＴＴ２．は、オフ状態
のままである。これに応じてφ　出力は″′０″状ｅｓ
ｅｔ 態すなわち、ロウレベルのままである。

次に、入力端子Ｐ１に供給される特殊レベルの高電圧入
力は、たとえば、１２Ｖとされる。このとき、ＦＥＴＴ
２Ｍは、そのゲート電位が５Ｖとされているので、Ｉ２
．のソース電位が６■以上に上昇されることによってオ
ン状態とされる。言いかえるとＭＯ８ＦＥＴＴ２．は入
力電圧が約９ｖ以上の時、オン状態にされる。最終的に
は、このとき、ＦＥＴＴ、〜Ｔ３．Ｔ２．及びＩ７．Ｉ
８のオン抵抗の比により、ノードＮ３の電位は５■前後
になるように設定されている。以上により、φｒｅｓｅ
ｔ出力は、１”すなわち、ハイレベルとされ、リフレッ
シュ・カウンタがリセットされる。

このように、ゲートにｖｃｃを供給されたＰチャネルＭ
Ｏ３ＦＥＴＴ□を設けることによっ℃、電圧降下用のＮ
型ＦＥＴＴ１〜Ｔ、の数を約半分に減少することができ
る。これにより、Ｎ２聾ＦＥＴのｖｔｈがプロセスばら
つきにより、たとえば０．２Ｖシフトしたとすると、第
３図の例では、検出型。

圧は約１．２Ｖシフトするが、本構成では０．６Ｖのシ
フトですむ。よって、高電圧入力の検出精度を向上させ
ることができる。

ナ訃、第７図において、Ｐチャネル・エンハンスメント
型ＭＯ８ＦＥＴＴ、、は、基体ゲートが回路の電源端子
■ｃｃの電位（５ｖ）にされる通常のＰチャネル・エン
ハンスメント型ＭＯ８ＦＥＴと異なり、その基体ゲート
が図示のような接続によりてそのソースと同電位にされ
る。これによって不所望な電流がＭＯ３ＦＥＴＴ２．の
ソース・基体ゲート間に流れるようになることが防止さ
れる。

すなわち、ＭＯ８ＦＥＴＴ２５の基体ゲートを電源端子
ｖｃｃの電位に維持しておく場合には、端子Ｐ１に高電
圧が印加されると、ＭＯ８ＦＥＴＴ、、のソースの電位
がその基体ゲートの電位よりも上昇することになり、ソ
ース・基体ゲート間の接合に順方向電流が流れるように
なってしまう。図示の構成に従うと、ＭＯ３ＦＥＴＴ２
．のソース・基体ゲート間にバイアス電−圧が印加され
ないので、上記のような不所望な電流は生じない。

〔実施例−４〕 第８図は、本発明の第４の実施例のダイナミック・メモ
リの信号入力回路の具体的回路図である、同図に訃いて
、Ｐ、は第６図におけるＲＦＳＨビンの如き入力端子、
Ｉ８は通常信号入力用のバッファ（インバータ）、Ｔ１
〜Ｔ３は電圧降下用のタイオード接続されたＮチャネル
・エンハンスメ７　）　ＢＩＭ　ＯＳ　Ｆ　Ｅ　Ｔ、　
Ｔｔｓ　ハＰチャネル・エンハンスメント型ＭＯ８ＦＥ
Ｔ、Ｎ３〜Ｎ、は図示の各ノード、Ｉ！及びＩ、は高電
圧入力（特殊入力）を検出する為のインバータで、ノー
ドＮ４にリフレッシュ・カウンタ・リセット信号φｒｅ
ｓｅ　ｔを出力する。Ｉ３．〜Ｔ４はｖｔｈ分の電圧降
下によりＶｃｏの不所望の降下を検出する■。、レベル
検出回路を構成するＮチャネル・エンハンスメント型Ｍ
Ｏ８ＦＥＴ、Ｔ、６はｖｃｃの不所望な降下により惹起
される不所望の貫通電流を防止する為のＮチャネル・エ
ンハンスメント型ＭＯ８ＦＥＴである。

ＭＯ３ＦＥＴＴ７．の基体ゲートは、第７図のＩ２５と
同様にその基体ゲートがそのソースと同電位にされる。

次に実施例の回路の動作を説明する。第１に、入力端子
Ｐ、に高電圧入力１２Ｖが供給された場合及びｖｃｃが
正常値５■の場合について説明する。

今、Ｎチャネル間Ｏ８ＦＥＴのｖｔｈを約１■とすると
、■ｃｃ検出用ＭＯ８ＦＥＴＴ、、は、そのソ−スの電
位が高電圧入力に応じて約９■となるのでオン状態にさ
れる。ＭＯ８ＦＥＴＴ２．が導通するまではノードＮ、
は、はぼ９■でハイレベルとなる。これに応じてインバ
ータＩ、及びＩ、によリノードＮ４は約５■とされる。

すなわち、φ、。ｓｅｔ信号が出力される。一方、ノー
ドＮ、はＭＯ３ＦＥＴＴ、、〜Ｔ２．にょるレベ／Ｌ−
シフトによって約２■にされＮチャネルＦＥＴＴ２．は
オン状態とされる。このときＴ、−Ｔ３及びＴ２．、　
Ｔ２．のオン抵抗の比により、ノードＮ、は、はぼ５■
にされる。

この場合、入力端子Ｐ、の電位が、ＰチャネルＦＥＴの
ｖｔｌｌを約１■とすルト、９ｖ以下テハＴ２Ｉ＋はオ
ンとならない。従って入力電圧が正常値のハイレベル５
■より若干高いレベルにされてもφｒｅｓｅｔ出力が出
されることはない。

次に入力電圧が信号のハイレベル５ｖであり、ｖｃＣが
１′ｖ以下のような低い値になった場合及びｖｏｃカ供
給されない場合、言いかえると■ｃｏがインバータＩ、
〜工、の動作下限電圧以下の値になった場合の回路の動
作は次のようになる。

すなわち、ＰチャネルＦＥＴＴ、、は、そのソース電位
が約２Ｖになるのでオン状態とちれる。

ところが、インバータエ、及びＩ、はＶｃｃが低すぎる
為、正常に動作せず、ＮチャネルＦ　Ｅ　’ＩＩ’Ｔａ
１１はオフ状態のままである。その結果、端子Ｐ１から
Ｇｎｄへの貫通電流は流れない。

このような構成とすることにより、ｖｃｃ電圧が低下し
ても、実施例−３の如く貫通電流が流れることがな（、
低消費電力の信号入力回路を提供することができる。

〔効果〕

２種類の２値データを単一の端子から入力する場合、た
とえば、一方の論理入力が“１”レベルの時にそれより
も高い電圧、すなわち、記号的に１＊”レベルを印加す
ることによって、一方の入力を実効論理レベルとしては
、Ｉｆ　１　＋＋にだもちつつ、他方の入力には実効的
に”１”を入力することによって、１つの端子から、３
値以上のまたは、複数の２値データの入力を行なうこと
ができる。

上記の如き構成を集積回路装置に適用することによって
、入出力ビンの低減が可能となる。

通常時の入力電圧をたとえば０〜６ｖとしたとき、９■
以上の入力があった場合、０〜６ｖの通常入力範囲で、
反転する入力回路とは別に動作する高電圧検出回路を設
けることにより、外部ピン数の少ない集積回路を提供す
ることができる。

上記構成を、疑似ＳＲＡＭに適した検査技術を提供する
ことができる。

疑似ＳＲＡＭのたとえば、チップセレクト端子に上記入
力回路を適用することにより、外部からリフレッシュ・
カウンタなリセットすることができる。

上記のりフレッシュ・カウンタ・リセット機能をもつメ
モリ装置では、メモリ機能のテスト時に外部よりリフレ
ッシュ・カウンタを自在にリセットすることができ、た
とえば、リフレッシュ・カウンタのアドレスに従って、
外部の所望のデータを順次呑込むなどのテストが容易に
行なえる。

疑似ＳＲＡＭのたとえばＷＥ端子を内部呑込み端子ＩＷ
Ｅとすることにより、上記特殊入力回路を適用して、チ
ップ非選択状態に外部からの書込みを可能とさせること
ができる。たとえば、本発明者は、本願発明に先立ち、
かかるタイプのダイナミックＲＡＭのりフレッシュ機能
のテスト方法として次のような技術を考えた。すなわち
、あるアドレスに所望のデータを書き込んでおき、リフ
レッシュなしで、約２０ｍ５ｅｃ後にメモリ内容の反転
すなわちフヱイル（Ｆａｉｌ）を確認する。次に、先と
同じアドレスに同一データを書込みリフレッシュを行な
いメモリ内容が消失しないことを確認するというもので
ある。しかしながら、このようなポーズテストは、２０
ｍ５ｅｃ単位の時間を必要とする為、くりかえし書込ポ
ーズを行なうと非常に時間がかかるという問題があった
。

上記構成により、チップ非選択時に書込可能としたメモ
リ装置では、リフレッシュモードで書き込みを行ないつ
つ、リフレッシュを行なわせることによって、テスト時
間を著しく低減することができる。

また、上記の如きメモリ装置に２いて、上記すフレッシ
ュ・カウンタのリセット機能及びチップ非選択時の外部
書込機能をもたせることによって、メモリ装置の特性テ
ストの自由度を大幅に増加させることができる。

また、同様の機能をもたせたメモリ装置によれば、電源
をオン、オフさせて、リフレッシュ・カウンタなリセッ
トする公費かないため、電蒜オン・オンによる影響を受
けずに、特性テストを行なうことができるので、メモリ
装置のテスト条件をより現実の条件に近づけることがで
きる。

入力端子と基準電位点との間に、ダイオード接続したＭ
ＯＳＦＥＴを縦続接続することによって、高電圧入力を
正確に判定する回路を提供することができる。

上記構成において、高電圧判定回路と入力端子間に反対
導電型のＭＯＳＦＥＴのソース・ドレイン通路を縦続接
続し、そのゲートにＶｃｃすなわち、電源電圧を印〃ａ
することによって、高電圧の判定が、■ＣＣを基準とし
て行なわれる為、電圧降下用のダイオード接続のＭＯＳ
ＦＥＴの数が少なく又すみ、プロセスパラメータのばら
つきに対する依存性を小さくおさえることができる。

また、ゲートにｖｃｃを印加する構成において、ゲート
へ印加する電圧を変更することによって、簡単に高電圧
判定レベルを変化させることかできる。

上記反対導電型のＭＯＳＦＥＴのゲート電極にＶｃｃを
印加する構成において、ｖｃｃレベル判定回路を付加す
ることによりて、ｖｃｃレベル降下時の不所望な貫通電
流の発生を防止することができる。

以上本発明者によっ℃なでれた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、電圧降下用
のダイオード接続のＭＯＳＦＥＴは、他の電圧降下手段
に置き換えることができる。

〔利用分野〕

以上の説明では主として本発明者によってなされた発明
をその背景となったイ゛Ｕ用分野である疑似ＳＲＡＭに
適用した場合について説明したが、それに限定されるも
のではなく、たとえば、オートリフレッシュ、セルフリ
フレッシュ等ノ機能ヲ有するダイナミック型のメモリ装
置へも適用できる。

本発明は、少な（とも１つの端子から１ビット以上の情
報を入力する回路に適用できる。

【図面の簡単な説明】

第１図は本発明のメモリ回路のビン配置図、第２図は本
発明のメモリ回路の構成図、第３図は本発明の第１の実
施例の信号入力回路の回路図、 第４図は第１の実施例に対応する波形図、第５図は本発
明の第２の実施例の信号入力回路の回路図、 第６図は第２の実施例に対応する波形図、第７図は本発
明の第３の実施例の信号入力回路の回路図、 第８図は本発明の第４の実施例の信号入力回路の回路図
。 〔記号の説明〕 φｒｅｓｅｔ・・・リフレッシュ・カウンタ・リセット
信号、φ冊・・・内部書込信号、Ｎ１〜Ｎ、・・・図示
の各ノード、Ｏ８・・・チップ・セレクト信号、ＲＦＳ
）１・・・リフレッシュ信号、ＷＥ・・・ライト・イネ
ーブル信号、Ｄ０〜Ｄ、・・・データ信号（端子）、Ａ
Ｏ〜Ａ１．・・・アドレス信号（端子）、ＲＥＦ・・・
リフレッシュ回路。 第　３　図 し 第　４　図 ５５０− 第　５　図 第　７　図 第　８　図

Claims (1)

1. 【特許請求の範囲】 １、第１の入力端子と第１及び第２の出力端子と上記第
   １の入力端子の入力信号を受けて、上記第２の出力端子
   に信号を出力する第１の電圧検出回路よりなり、上記第
   １の入力端子には第１の入力信号範囲とその外にある第
   ２の入力信号範囲を有する信号が供給され、上記第１の
   入力端子により３値以上のデジタル信号を入力しつる信
   号入力回路。 ２、上記第２の出力端子の信号によりメモリ回路のリフ
   レッシュカウンタなリセットするようにした上記特許請
   求の範囲第１項に記載の信号入力回路。 ３、上記第２の出力端子の信号によりメモリ回路の内部
   状態を唇込可能に設定するようにした上記特許請求の範
   囲第１項に記載の信号入力回路。