JPH05205469A - 半導体メモリ装置の内部電源電圧発生回路 - Google Patents
半導体メモリ装置の内部電源電圧発生回路Info
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- JPH05205469A JPH05205469A JP4211060A JP21106092A JPH05205469A JP H05205469 A JPH05205469 A JP H05205469A JP 4211060 A JP4211060 A JP 4211060A JP 21106092 A JP21106092 A JP 21106092A JP H05205469 A JPH05205469 A JP H05205469A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
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Abstract
(57)【要約】
【目的】電気的プログラムにより、所望の電圧レベルや
外部電源電圧レベルと同等のレベルの内部電源電圧を発
生できるような内部電源回路の提供。 【構成】チップのピンと連結されたパッド１０に接続さ
れ、パッド１０に印加される電圧を感知する電圧感知部
１００と、電圧感知部１００で感知された電圧を継続維
持する役割をもつラッチ部２００と、ラッチ部２００の
出力に応じて、基準電圧発生部５０から供給される基準
電圧Ｖｒｅｆ又は外部電源電圧ｅｘｔ．Ｖｃｃレベルの
電圧の何れかを選択的に出力する基準電圧制御部３００
と、基準電圧制御部３００の出力に応じて内部電源電圧
ｉｎｔ．Ｖｃｃを発生する内部電源電圧発生部４００と
からなる。
外部電源電圧レベルと同等のレベルの内部電源電圧を発
生できるような内部電源回路の提供。 【構成】チップのピンと連結されたパッド１０に接続さ
れ、パッド１０に印加される電圧を感知する電圧感知部
１００と、電圧感知部１００で感知された電圧を継続維
持する役割をもつラッチ部２００と、ラッチ部２００の
出力に応じて、基準電圧発生部５０から供給される基準
電圧Ｖｒｅｆ又は外部電源電圧ｅｘｔ．Ｖｃｃレベルの
電圧の何れかを選択的に出力する基準電圧制御部３００
と、基準電圧制御部３００の出力に応じて内部電源電圧
ｉｎｔ．Ｖｃｃを発生する内部電源電圧発生部４００と
からなる。
Description
【０００１】
【産業上の利用分野】本発明は、高集積半導体メモリ装
置内に具備される内部電源電圧発生回路に関するもの
で、特に電気的プログラムにより出力電圧が設定可能な
内部電源電圧発生回路に関するものである。
置内に具備される内部電源電圧発生回路に関するもの
で、特に電気的プログラムにより出力電圧が設定可能な
内部電源電圧発生回路に関するものである。
【０００２】
【従来の技術】半導体メモリ装置の高集積化によりチッ
プ内に構成される各トランジスタ等の素子のサイズはま
すます小さくなる。このように小さくなったトランジス
タ等に以前と同様の外部電源電圧をそのまま印加すれ
ば、強い電界の形成等のストレスが大きくなり、各トラ
ンジスタの不良発生の増加を招来する。したがって、１
６Ｍ（ｍｅｇａ：１０6 ）級以上の高集積半導体メモリ
装置においては、外部電源電圧を所定のレベルに降下さ
せてチップ内の動作電源電圧として使用するために内部
電源電圧発生回路の搭載が必要となっている。例えば、
１６Ｍ級の半導体メモリ装置では、約５Ｖで印加される
外部電源電圧を４Ｖに降下させた内部電源電圧を使用し
ており、そして１６Ｍ級以上の半導体メモリ装置では、
内部電源電圧、外部電源電圧ともさらに低くされる傾向
にある。
プ内に構成される各トランジスタ等の素子のサイズはま
すます小さくなる。このように小さくなったトランジス
タ等に以前と同様の外部電源電圧をそのまま印加すれ
ば、強い電界の形成等のストレスが大きくなり、各トラ
ンジスタの不良発生の増加を招来する。したがって、１
６Ｍ（ｍｅｇａ：１０6 ）級以上の高集積半導体メモリ
装置においては、外部電源電圧を所定のレベルに降下さ
せてチップ内の動作電源電圧として使用するために内部
電源電圧発生回路の搭載が必要となっている。例えば、
１６Ｍ級の半導体メモリ装置では、約５Ｖで印加される
外部電源電圧を４Ｖに降下させた内部電源電圧を使用し
ており、そして１６Ｍ級以上の半導体メモリ装置では、
内部電源電圧、外部電源電圧ともさらに低くされる傾向
にある。
【０００３】このような内部電源電圧発生回路の従来例
を図５に示す。
を図５に示す。
【０００４】同図に示す内部電源電圧発生回路は、所望
の内部電源電圧ｉｎｔ．Ｖｃｃを発生するために所定の
比較用基準電圧Ｖｒｅｆを供給する基準電圧発生装置１
０と、内部電源電圧ｉｎｔ．Ｖｃｃ及び基準電圧Ｖｒｅ
ｆを入力して比較し、その結果に基づいて内部電源電圧
ｉｎｔ．Ｖｃｃを制御するための差動増幅器からなる比
較器３０と、比較器３０の制御のもとに外部電源電圧ｅ
ｘｔ．Ｖｃｃを内部電源電圧ｉｎｔ．Ｖｃｃに降下させ
るドライバー２０とから構成される。
の内部電源電圧ｉｎｔ．Ｖｃｃを発生するために所定の
比較用基準電圧Ｖｒｅｆを供給する基準電圧発生装置１
０と、内部電源電圧ｉｎｔ．Ｖｃｃ及び基準電圧Ｖｒｅ
ｆを入力して比較し、その結果に基づいて内部電源電圧
ｉｎｔ．Ｖｃｃを制御するための差動増幅器からなる比
較器３０と、比較器３０の制御のもとに外部電源電圧ｅ
ｘｔ．Ｖｃｃを内部電源電圧ｉｎｔ．Ｖｃｃに降下させ
るドライバー２０とから構成される。
【０００５】ドライバー２０の出力端を通じて出力され
る内部電源電圧ｉｎｔ．Ｖｃｃはチップ内の各メモリ素
子部（図示されていない）に供給されると同時に、比較
器３０の一入力とされている。したがって、各メモリ素
子部で内部電源電圧ｉｎｔ．Ｖｃｃが使用され、あるレ
ベルまで降下すると、これが直ちに比較器３０に感知さ
れて比較器３０の出力電圧、すなわちノードＧ１の電位
レベルが低くなり、これによりドライバー２０の導通性
がさらに高くなり、内部電源電圧ｉｎｔ．Ｖｃｃを再度
補償するようになる。比較器３０の動作特性はこの分野
では公知の事項であるので、その詳細の説明は省略す
る。
る内部電源電圧ｉｎｔ．Ｖｃｃはチップ内の各メモリ素
子部（図示されていない）に供給されると同時に、比較
器３０の一入力とされている。したがって、各メモリ素
子部で内部電源電圧ｉｎｔ．Ｖｃｃが使用され、あるレ
ベルまで降下すると、これが直ちに比較器３０に感知さ
れて比較器３０の出力電圧、すなわちノードＧ１の電位
レベルが低くなり、これによりドライバー２０の導通性
がさらに高くなり、内部電源電圧ｉｎｔ．Ｖｃｃを再度
補償するようになる。比較器３０の動作特性はこの分野
では公知の事項であるので、その詳細の説明は省略す
る。
【０００６】このように、従来の内部電源電圧発生回路
を搭載する半導体メモリ装置においては、電源電圧が供
給されるだけで直ちに内部電源電圧発生回路が動作し、
外部電源電圧が一定のレベル以上になると一定の内部電
源電圧を供給するようになっている。
を搭載する半導体メモリ装置においては、電源電圧が供
給されるだけで直ちに内部電源電圧発生回路が動作し、
外部電源電圧が一定のレベル以上になると一定の内部電
源電圧を供給するようになっている。
【０００７】しかし、このような従来の内部電源電圧発
生回路では、チップの信頼性試験等のためにチップの各
回路へ供給される内部電源電圧を外部電源電圧と等しく
する必要があるような場合、これを実現することができ
ないという問題が生じる。例えば、チップの製造が終了
した後にその完成チップ内に不良素子が含まれていない
かどうかを検査するために“バーンインテスト”（burn
in test：この分野で使用される専門用語で、完成され
たチップの内の不良チップを発見するためにチップに規
定された外部電源電圧以上の高電圧を長時間、高温状態
で印加するテスト方法。このようにすることでチップ内
の各構成素子にストレスを加重印加し、初期に不良を容
易に検出することができる。いわゆる動作寿命試験。）
等を実施するが、このとき外部電源電圧を上昇させても
チップ内に印加される電圧は内部電源電圧以上に上昇し
ないという事態が発生する。したがって、効果的なバー
ンインテストを実施できず、不良チップを容易に検出で
きなくなり、その結果、時間的損失ばかりでなく半導体
メモリ装置の信頼性を低下させてしまうことになる。
生回路では、チップの信頼性試験等のためにチップの各
回路へ供給される内部電源電圧を外部電源電圧と等しく
する必要があるような場合、これを実現することができ
ないという問題が生じる。例えば、チップの製造が終了
した後にその完成チップ内に不良素子が含まれていない
かどうかを検査するために“バーンインテスト”（burn
in test：この分野で使用される専門用語で、完成され
たチップの内の不良チップを発見するためにチップに規
定された外部電源電圧以上の高電圧を長時間、高温状態
で印加するテスト方法。このようにすることでチップ内
の各構成素子にストレスを加重印加し、初期に不良を容
易に検出することができる。いわゆる動作寿命試験。）
等を実施するが、このとき外部電源電圧を上昇させても
チップ内に印加される電圧は内部電源電圧以上に上昇し
ないという事態が発生する。したがって、効果的なバー
ンインテストを実施できず、不良チップを容易に検出で
きなくなり、その結果、時間的損失ばかりでなく半導体
メモリ装置の信頼性を低下させてしまうことになる。
【０００８】
【発明が解決しようとする課題】したがって本発明の目
的は、所望の電圧レベルや外部電源電圧レベルと同等の
レベルの内部電源電圧を設定できるような内部電源電圧
発生回路を提供することにある。
的は、所望の電圧レベルや外部電源電圧レベルと同等の
レベルの内部電源電圧を設定できるような内部電源電圧
発生回路を提供することにある。
【０００９】
【課題を解決するための手段】このような目的を達成す
るために本発明による内部電源電圧発生回路は、基準電
圧発生装置と、チャネルの一端が外部電源電圧端に接続
されて内部電源電圧を発生するドライバー回路と、基準
電圧発生装置の出力及び前記内部電源電圧を入力とし、
出力がドライバー回路の制御端子に印加されている差動
増幅器とからなる半導体メモリ装置の内部電源電圧発生
回路において、所定のパッドにかかる電圧を感知し、該
感知された電圧のレベルに応じて論理ハイの第１出力又
は論理ロウの第２出力を発生する電圧感知部と、前記基
準電圧発生装置の出力を制御して前記第１出力又は第２
出力に応じた電位レベルを発生する基準電圧制御部とを
備えていることを特徴とする。このとき、電圧感知部か
ら第１出力が発生されるときに基準電圧制御部で発生さ
れる電位レベルが外部電源電圧のレベルであり、電圧感
知部から第２出力が発生されるときに基準電圧制御部で
発生される電位レベルが基準電圧のレベルであるように
するとよい。
るために本発明による内部電源電圧発生回路は、基準電
圧発生装置と、チャネルの一端が外部電源電圧端に接続
されて内部電源電圧を発生するドライバー回路と、基準
電圧発生装置の出力及び前記内部電源電圧を入力とし、
出力がドライバー回路の制御端子に印加されている差動
増幅器とからなる半導体メモリ装置の内部電源電圧発生
回路において、所定のパッドにかかる電圧を感知し、該
感知された電圧のレベルに応じて論理ハイの第１出力又
は論理ロウの第２出力を発生する電圧感知部と、前記基
準電圧発生装置の出力を制御して前記第１出力又は第２
出力に応じた電位レベルを発生する基準電圧制御部とを
備えていることを特徴とする。このとき、電圧感知部か
ら第１出力が発生されるときに基準電圧制御部で発生さ
れる電位レベルが外部電源電圧のレベルであり、電圧感
知部から第２出力が発生されるときに基準電圧制御部で
発生される電位レベルが基準電圧のレベルであるように
するとよい。
【００１０】
【実施例】以下、添付の図面を参照して本発明の実施例
を詳細に説明する。
を詳細に説明する。
【００１１】本発明による内部電源電圧発生回路の一実
施例のブロック図を図１に示し、それに基づく具体的回
路の実施例が図２及び図４に示されている。
施例のブロック図を図１に示し、それに基づく具体的回
路の実施例が図２及び図４に示されている。
【００１２】図１に示すブロック図より分かるように、
内部電源電圧発生回路は、電圧感知部１００、ラッチ部
２００、基準電圧制御部３００、及び内部電源電圧発生
部４００から構成される。
内部電源電圧発生回路は、電圧感知部１００、ラッチ部
２００、基準電圧制御部３００、及び内部電源電圧発生
部４００から構成される。
【００１３】電圧感知部１００は、チップのピンと連結
されたパッド１０に接続され、パッド１０に印加される
電圧を感知する。ラッチ部２００は、電圧感知部１００
で感知された電圧を継続維持する役割をもつ。尚、この
ラッチ部２００は省略することもできる。基準電圧制御
部３００は、基準電圧発生部５０から供給される基準電
圧Ｖｒｅｆの伝送状態を制御し、基準電圧Ｖｒｅｆ又は
外部電源電圧ｅｘｔ．Ｖｃｃレベルの電圧の何れかを内
部電源電圧発生部４００に出力するようになっている。
内部電源電圧発生部４００は、基準電圧制御部３００よ
り与えられる基準電圧Ｖｒｅｆ又は外部電源電圧ｅｘ
ｔ．Ｖｃｃレベルの電圧の何れか一方と内部電源電圧ｉ
ｎｔ．Ｖｃｃとを入力とし、一定の内部電源電圧ｉｎ
ｔ．Ｖｃｃを発生する。
されたパッド１０に接続され、パッド１０に印加される
電圧を感知する。ラッチ部２００は、電圧感知部１００
で感知された電圧を継続維持する役割をもつ。尚、この
ラッチ部２００は省略することもできる。基準電圧制御
部３００は、基準電圧発生部５０から供給される基準電
圧Ｖｒｅｆの伝送状態を制御し、基準電圧Ｖｒｅｆ又は
外部電源電圧ｅｘｔ．Ｖｃｃレベルの電圧の何れかを内
部電源電圧発生部４００に出力するようになっている。
内部電源電圧発生部４００は、基準電圧制御部３００よ
り与えられる基準電圧Ｖｒｅｆ又は外部電源電圧ｅｘ
ｔ．Ｖｃｃレベルの電圧の何れか一方と内部電源電圧ｉ
ｎｔ．Ｖｃｃとを入力とし、一定の内部電源電圧ｉｎ
ｔ．Ｖｃｃを発生する。
【００１４】図２に示すのは、図１のラッチ部２００を
構成要素として用いた場合の回路の実施例である。電圧
感知部１００は、パッド１０に印加される電圧を降下さ
せるための負荷用ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ
３、Ｐ４と、ＰＭＯＳトランジスタＰ４のチャネルの一
端と接地電圧Ｖｓｓとの間に接続された抵抗素子Ｒ１
と、ＰＭＯＳトランジスタＰ４及び抵抗素子Ｒ１の共通
端子に入力端子が接続されると共に直列連結されたイン
バータＩＮＶ１、ＩＮＶ２、ＩＮＶ３からなるインバー
タチェーンと、インバータＩＮＶ２の出力端子にゲート
が接続され、インバータＩＮＶ３の出力端子にチャネル
の一端が接続されたスイッチングトランジスタＮ１とか
ら構成される。
構成要素として用いた場合の回路の実施例である。電圧
感知部１００は、パッド１０に印加される電圧を降下さ
せるための負荷用ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ
３、Ｐ４と、ＰＭＯＳトランジスタＰ４のチャネルの一
端と接地電圧Ｖｓｓとの間に接続された抵抗素子Ｒ１
と、ＰＭＯＳトランジスタＰ４及び抵抗素子Ｒ１の共通
端子に入力端子が接続されると共に直列連結されたイン
バータＩＮＶ１、ＩＮＶ２、ＩＮＶ３からなるインバー
タチェーンと、インバータＩＮＶ２の出力端子にゲート
が接続され、インバータＩＮＶ３の出力端子にチャネル
の一端が接続されたスイッチングトランジスタＮ１とか
ら構成される。
【００１５】ＰＭＯＳトランジスタＰ１〜Ｐ４について
は、使用される内部電源電圧のレベルに応じて各チャネ
ルサイズや個数を適宜変更でき、そして、インバータチ
ェーンのインバータＩＮＶ１〜ＩＮＶ３の個数について
も論理状態あるいは増幅動作等に応じて適宜変更でき
る。また、各インバータはＣＭＯＳ回路で構成されてい
る。
は、使用される内部電源電圧のレベルに応じて各チャネ
ルサイズや個数を適宜変更でき、そして、インバータチ
ェーンのインバータＩＮＶ１〜ＩＮＶ３の個数について
も論理状態あるいは増幅動作等に応じて適宜変更でき
る。また、各インバータはＣＭＯＳ回路で構成されてい
る。
【００１６】ラッチ部２００は、外部電源電圧ｅｘｔ．
Ｖｃｃ端に接続された抵抗素子Ｒ２と、この抵抗素子Ｒ
２を介して蓄積される電位を伝送及びラッチするための
インバータＩＮＶ４、ＩＮＶ５とから構成されており、
その出力は基準電圧制御部３００に連続的に供給され
る。
Ｖｃｃ端に接続された抵抗素子Ｒ２と、この抵抗素子Ｒ
２を介して蓄積される電位を伝送及びラッチするための
インバータＩＮＶ４、ＩＮＶ５とから構成されており、
その出力は基準電圧制御部３００に連続的に供給され
る。
【００１７】基準電圧制御部３００は、ラッチ部２００
の出力が制御端子に印加されるトランスミッションゲー
トＴＭ１と、インバータＩＮＶ６と、プルアップトラン
ジスタＴ１とから構成される。プルアップトランジスタ
Ｔ１は、ラッチ部２００の出力によってトランスミッシ
ョンゲートＴＭ１がターンオフするときのみターンオン
して内部電源電圧発生部４００の一入力に接続されてい
るノードＣ７を外部電源電圧ｅｘｔ．Ｖｃｃのレベルま
で上昇させる。ここで、プルアップトランジスタＴ１
は、そのサイズを他のトランジスタに比べて相当小さく
しておかなければならない。すなわち、外部電源電圧ｅ
ｘｔ．Ｖｃｃにノイズが発生した場合やパッド１０に予
期せぬ高電圧が突然印加されてしまったような場合に対
処するためで、パッド１０に略直流電圧が印加されてい
るときにのみプルアップトランジスタＴ１を動作させる
ためである。
の出力が制御端子に印加されるトランスミッションゲー
トＴＭ１と、インバータＩＮＶ６と、プルアップトラン
ジスタＴ１とから構成される。プルアップトランジスタ
Ｔ１は、ラッチ部２００の出力によってトランスミッシ
ョンゲートＴＭ１がターンオフするときのみターンオン
して内部電源電圧発生部４００の一入力に接続されてい
るノードＣ７を外部電源電圧ｅｘｔ．Ｖｃｃのレベルま
で上昇させる。ここで、プルアップトランジスタＴ１
は、そのサイズを他のトランジスタに比べて相当小さく
しておかなければならない。すなわち、外部電源電圧ｅ
ｘｔ．Ｖｃｃにノイズが発生した場合やパッド１０に予
期せぬ高電圧が突然印加されてしまったような場合に対
処するためで、パッド１０に略直流電圧が印加されてい
るときにのみプルアップトランジスタＴ１を動作させる
ためである。
【００１８】基準電圧発生装置５０及び内部電源電圧発
生部４００の構成はこの分野で公知の事項のためその説
明は省略する。
生部４００の構成はこの分野で公知の事項のためその説
明は省略する。
【００１９】以上のように構成された図２の回路の動作
を説明する。まず、チップの通常動作時、すなわちパッ
ド１０に印加される電圧が無い場合、又は（１６Ｍ級以
下の半導体メモリ装置においては）パッド１０に印加さ
れる電圧が５．５Ｖ以下である場合を説明する。この場
合、ノードＣ０はＰＭＯＳトランジスタＰ１〜Ｐ４を通
じて論理“ロウ（ｌｏｗ）”レベルとなる（通常、一つ
のＰＭＯＳトランジスタのしきい電圧は約１Ｖであ
る）。したがって、ノードＣ１、Ｃ２、Ｃ３はそれぞれ
論理“ハイ（ｈｉｇｈ）”、“ロウ”、“ハイ”レベル
となり、スイッチングトランジスタＮ１はターンオフさ
れる。
を説明する。まず、チップの通常動作時、すなわちパッ
ド１０に印加される電圧が無い場合、又は（１６Ｍ級以
下の半導体メモリ装置においては）パッド１０に印加さ
れる電圧が５．５Ｖ以下である場合を説明する。この場
合、ノードＣ０はＰＭＯＳトランジスタＰ１〜Ｐ４を通
じて論理“ロウ（ｌｏｗ）”レベルとなる（通常、一つ
のＰＭＯＳトランジスタのしきい電圧は約１Ｖであ
る）。したがって、ノードＣ１、Ｃ２、Ｃ３はそれぞれ
論理“ハイ（ｈｉｇｈ）”、“ロウ”、“ハイ”レベル
となり、スイッチングトランジスタＮ１はターンオフさ
れる。
【００２０】一方、ラッチ部２００のノードＣ４は抵抗
素子Ｒ２によって論理“ハイ”レベルとされてインバー
タＩＮＶ４、ＩＮＶ５によりラッチされる。このとき、
ノードＣ４には電圧感知部１００の出力に関わらず論理
“ハイ”レベルの信号が継続してラッチされることにな
る。そしてノードＣ５は論理“ロウ”レベルとなる。
素子Ｒ２によって論理“ハイ”レベルとされてインバー
タＩＮＶ４、ＩＮＶ５によりラッチされる。このとき、
ノードＣ４には電圧感知部１００の出力に関わらず論理
“ハイ”レベルの信号が継続してラッチされることにな
る。そしてノードＣ５は論理“ロウ”レベルとなる。
【００２１】基準電圧制御部３００のトランスミッショ
ンゲートＴＭ１はラッチ部２００の論理“ロウ”レベル
の出力によってターンオンし、基準電圧発生装置５０か
ら出力された基準電圧Ｖｒｅｆを内部電源電圧発生部４
００へ伝送する。このとき、プルアップトランジスタＴ
１はインバータＩＮＶ６を介して論理“ハイ”レベルと
なったノードＣ６によってターンオフされる。
ンゲートＴＭ１はラッチ部２００の論理“ロウ”レベル
の出力によってターンオンし、基準電圧発生装置５０か
ら出力された基準電圧Ｖｒｅｆを内部電源電圧発生部４
００へ伝送する。このとき、プルアップトランジスタＴ
１はインバータＩＮＶ６を介して論理“ハイ”レベルと
なったノードＣ６によってターンオフされる。
【００２２】したがって、内部電源電圧発生部４００は
基準電圧Ｖｒｅｆに応じて一定の内部電源電圧ｉｎｔ．
Ｖｃｃを出力する。要するに、パッド１０に人為的な操
作を何も加えない場合や、パッド１０に５．５Ｖ以下の
電圧が印加される場合は、図５に示した内部電源電圧発
生回路と同様な動作をするものである。
基準電圧Ｖｒｅｆに応じて一定の内部電源電圧ｉｎｔ．
Ｖｃｃを出力する。要するに、パッド１０に人為的な操
作を何も加えない場合や、パッド１０に５．５Ｖ以下の
電圧が印加される場合は、図５に示した内部電源電圧発
生回路と同様な動作をするものである。
【００２３】次に、パッド１０に人為的にチップの動作
電圧以上の電圧（５．５Ｖを越える電圧）を印加する場
合を説明する。パッド１０にこのような電圧が印加され
ると、電圧感知部１００のノードＣ０はＰＭＯＳトラン
ジスタＰ１〜Ｐ４を通じて論理“ハイ”レベルとなる。
したがって、ノードＣ１、Ｃ２、Ｃ３はそれぞれ論理
“ロウ”、“ハイ”、“ロウ”レベルとなり、この論理
“ハイ”レベルのノードＣ２によってスイッチングトラ
ンジスタＮ１がターンオンされる。
電圧以上の電圧（５．５Ｖを越える電圧）を印加する場
合を説明する。パッド１０にこのような電圧が印加され
ると、電圧感知部１００のノードＣ０はＰＭＯＳトラン
ジスタＰ１〜Ｐ４を通じて論理“ハイ”レベルとなる。
したがって、ノードＣ１、Ｃ２、Ｃ３はそれぞれ論理
“ロウ”、“ハイ”、“ロウ”レベルとなり、この論理
“ハイ”レベルのノードＣ２によってスイッチングトラ
ンジスタＮ１がターンオンされる。
【００２４】このスイッチングトランジスタＮ１のター
ンオンによって、ラッチ部２００のノードＣ４に蓄積さ
れている論理“ハイ”レベルの電位は、スイッチングト
ランジスタＮ１のチャネルを通じてインバータＩＮＶ３
内の駆動端へ移動する（図３参照）。その結果、ノード
Ｃ４が論理“ロウ”レベルとなり、したがってノードＣ
５は論理“ハイ”レベルとなってラッチ部２００は論理
“ハイ”レベルの信号を出力する。このとき、パッド１
０に印加している電圧を降下させたり、電圧の印加をや
めた場合でも、ラッチ部２００は継続して論理“ハイ”
レベルの信号を出力する。
ンオンによって、ラッチ部２００のノードＣ４に蓄積さ
れている論理“ハイ”レベルの電位は、スイッチングト
ランジスタＮ１のチャネルを通じてインバータＩＮＶ３
内の駆動端へ移動する（図３参照）。その結果、ノード
Ｃ４が論理“ロウ”レベルとなり、したがってノードＣ
５は論理“ハイ”レベルとなってラッチ部２００は論理
“ハイ”レベルの信号を出力する。このとき、パッド１
０に印加している電圧を降下させたり、電圧の印加をや
めた場合でも、ラッチ部２００は継続して論理“ハイ”
レベルの信号を出力する。
【００２５】したがって、基準電圧制御部３００のトラ
ンスミッションゲートＴＭ１はターンオフされ、基準電
圧発生装置５０の出力である基準電圧Ｖｒｅｆの内部電
源電圧発生部４００への伝送が遮断される。一方、論理
“ロウ”レベルとなったノードＣ６によりプルアップト
ランジスタＴ１がターンオンされ、ノードＣ７は外部電
源電圧ｅｘｔ．Ｖｃｃレベルにチャージされる。したが
って、基準電圧制御部３００の出力は外部電源電圧ｅｘ
ｔ．Ｖｃｃの電位レベルとなり、これが内部電源電圧発
生部４００の差動増幅器の一入力となる。
ンスミッションゲートＴＭ１はターンオフされ、基準電
圧発生装置５０の出力である基準電圧Ｖｒｅｆの内部電
源電圧発生部４００への伝送が遮断される。一方、論理
“ロウ”レベルとなったノードＣ６によりプルアップト
ランジスタＴ１がターンオンされ、ノードＣ７は外部電
源電圧ｅｘｔ．Ｖｃｃレベルにチャージされる。したが
って、基準電圧制御部３００の出力は外部電源電圧ｅｘ
ｔ．Ｖｃｃの電位レベルとなり、これが内部電源電圧発
生部４００の差動増幅器の一入力となる。
【００２６】その結果、差動増幅器の動作によってドラ
イバーＴ１０が完全にターンオンされ、内部電源電圧発
生部４００から外部電源電圧ｅｘｔ．Ｖｃｃレベルの内
部電源電圧ｉｎｔ．Ｖｃｃが出力される。
イバーＴ１０が完全にターンオンされ、内部電源電圧発
生部４００から外部電源電圧ｅｘｔ．Ｖｃｃレベルの内
部電源電圧ｉｎｔ．Ｖｃｃが出力される。
【００２７】このとき、パッド１０に印加されている電
圧が継続してチップの動作電源電圧を越えていても越え
ていなくても、あるいは、電圧の印加が中断されても、
内部電源電圧ｉｎｔ．Ｖｃｃは継続して外部電源電圧ｅ
ｘｔ．Ｖｃｃレベルで出力される。すなわち、使用者が
チップのパッド１０に規定値を越える高電圧を一回印加
するだけで、何時でも内部電源電圧ｉｎｔ．Ｖｃｃを外
部電源電圧ｅｘｔ．Ｖｃｃレベルにレベルアップさせる
ことができる。
圧が継続してチップの動作電源電圧を越えていても越え
ていなくても、あるいは、電圧の印加が中断されても、
内部電源電圧ｉｎｔ．Ｖｃｃは継続して外部電源電圧ｅ
ｘｔ．Ｖｃｃレベルで出力される。すなわち、使用者が
チップのパッド１０に規定値を越える高電圧を一回印加
するだけで、何時でも内部電源電圧ｉｎｔ．Ｖｃｃを外
部電源電圧ｅｘｔ．Ｖｃｃレベルにレベルアップさせる
ことができる。
【００２８】要するに、使用者が、電気的プログラムに
よって、内部電源電圧ｉｎｔ．Ｖｃｃをチップの動作電
圧である４Ｖ程度の電圧とするか、外部電源電圧ｅｘ
ｔ．Ｖｃｃである５Ｖ程度の電圧とするか、自由に選択
できるものである。
よって、内部電源電圧ｉｎｔ．Ｖｃｃをチップの動作電
圧である４Ｖ程度の電圧とするか、外部電源電圧ｅｘ
ｔ．Ｖｃｃである５Ｖ程度の電圧とするか、自由に選択
できるものである。
【００２９】図４には図１のラッチ部２００を省略した
場合の回路の実施例を示す。尚、図２の実施例と同じ構
成要素には同じ符号を付し、重複する説明は省略する。
場合の回路の実施例を示す。尚、図２の実施例と同じ構
成要素には同じ符号を付し、重複する説明は省略する。
【００３０】この実施例の全体的な動作は図２の実施例
と略同様であるが、パッド１０に５．５Ｖを越える電圧
が印加されているときにのみ内部電源電圧ｉｎｔ．Ｖｃ
ｃが外部電源電圧ｅｘｔ．Ｖｃｃレベルとなるという点
が異なっている。すなわち、この実施例には図２の実施
例のようなラッチ部がないので、内部電源電圧発生部４
００から出力される内部電源電圧ｉｎｔ．Ｖｃｃを継続
して外部電源電圧ｅｘｔ．Ｖｃｃレベルに維持するため
には、パッド１０に５．５Ｖを越える電圧を印加し続け
なければならない。
と略同様であるが、パッド１０に５．５Ｖを越える電圧
が印加されているときにのみ内部電源電圧ｉｎｔ．Ｖｃ
ｃが外部電源電圧ｅｘｔ．Ｖｃｃレベルとなるという点
が異なっている。すなわち、この実施例には図２の実施
例のようなラッチ部がないので、内部電源電圧発生部４
００から出力される内部電源電圧ｉｎｔ．Ｖｃｃを継続
して外部電源電圧ｅｘｔ．Ｖｃｃレベルに維持するため
には、パッド１０に５．５Ｖを越える電圧を印加し続け
なければならない。
【００３１】したがって、図２の実施例の場合には、パ
ッド１０に一回でも５．５Ｖを越える高電圧が印加され
れば、パッド１０への電圧の印加を中断しても内部電源
電圧ｉｎｔ．Ｖｃｃは継続して外部電源電圧ｅｘｔ．Ｖ
ｃｃレベルを維持するので、この内部電源電圧ｉｎｔ．
Ｖｃｃを再び基準電圧Ｖｒｅｆレベルに戻すためには、
全ての外部電源の接続を完全に断絶しなければならな
い。しかし、図４の実施例の場合には、パッド１０に印
加する電圧を調整するだけで内部電源電圧ｉｎｔ．Ｖｃ
ｃを制御できる。
ッド１０に一回でも５．５Ｖを越える高電圧が印加され
れば、パッド１０への電圧の印加を中断しても内部電源
電圧ｉｎｔ．Ｖｃｃは継続して外部電源電圧ｅｘｔ．Ｖ
ｃｃレベルを維持するので、この内部電源電圧ｉｎｔ．
Ｖｃｃを再び基準電圧Ｖｒｅｆレベルに戻すためには、
全ての外部電源の接続を完全に断絶しなければならな
い。しかし、図４の実施例の場合には、パッド１０に印
加する電圧を調整するだけで内部電源電圧ｉｎｔ．Ｖｃ
ｃを制御できる。
【００３２】上記の実施例によれば、高集積の半導体メ
モリ装置で低い動作電圧を使用する場合でも、電圧感知
部のトランジスタを適切に調節することにより、電圧感
知部に感知されるパッドの電圧レベルを調整できる。
モリ装置で低い動作電圧を使用する場合でも、電圧感知
部のトランジスタを適切に調節することにより、電圧感
知部に感知されるパッドの電圧レベルを調整できる。
【００３３】上記に示した実施例は本発明の思想を実現
する最適の実施例であり、電圧感知部や基準電圧発生部
等は本発明の技術的な範囲において異なる構造とするこ
とも可能であることは、この分野で通常の知識をもつも
のであれば容易に理解できるであろう。
する最適の実施例であり、電圧感知部や基準電圧発生部
等は本発明の技術的な範囲において異なる構造とするこ
とも可能であることは、この分野で通常の知識をもつも
のであれば容易に理解できるであろう。
【００３４】
【発明の効果】以上述べてきたように、本発明による内
部電源電圧発生回路は、内部電源電圧のレベルを所定の
基準電圧又は外部電源電圧の何れかのレベルに等しくな
るように電気的にプログラムできるようにしたことによ
って、例えば“バーンインテスト”時等にチップの内部
に外部電源電圧を印加でき、ストレスを加重印加して不
良を検出することが容易にできるようになる。その結
果、半導体メモリ製品の信頼性が大幅に向上するという
効果がある。
部電源電圧発生回路は、内部電源電圧のレベルを所定の
基準電圧又は外部電源電圧の何れかのレベルに等しくな
るように電気的にプログラムできるようにしたことによ
って、例えば“バーンインテスト”時等にチップの内部
に外部電源電圧を印加でき、ストレスを加重印加して不
良を検出することが容易にできるようになる。その結
果、半導体メモリ製品の信頼性が大幅に向上するという
効果がある。
【図１】本発明による内部電源電圧発生回路の一実施例
のブロック図。
のブロック図。
【図２】図１の内部電源電圧発生回路の具体的回路の実
施例を示す回路図。
施例を示す回路図。
【図３】図２の回路の一部詳細を示す回路図。
【図４】図１の内部電源電圧発生回路の具体的回路の他
の実施例を示す回路図。
の実施例を示す回路図。
【図５】従来の内部電源電圧発生回路を示す回路図。
１０ パッド ５０ 基準電圧発生装置 １００ 電圧感知部 ２００ ラッチ部 ３００ 基準電圧制御部 ４００ 内部電源電圧発生部 Ｐ１〜Ｐ４ ＰＭＯＳトランジスタ ＩＮＶ１〜ＩＮＶ６ インバータ Ｎ１ スイッチングトランジスタ Ｒ１、Ｒ２ 抵抗素子 ＴＭ１ トランスミッションゲート Ｔ１ プルアップトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/401 29/00 ３０３ Ｂ 9288−5Ｌ 6628−5Ｌ Ｇ１１Ｃ 11/34 ３７１ Ａ
Claims (20)
- 【請求項１】 第１電位レベルの外部電源電圧を所定レ
ベル程降下させた第２電位レベルの内部電源電圧によっ
て動作する半導体メモリ装置の内部電源電圧発生回路に
おいて、 所定のパッドにかかる電圧を感知する電圧感知部と、電
圧感知部の出力に応じて、基準電圧又は外部電源電圧の
何れかのレベルの電圧を選択的に出力する基準電圧制御
部と、基準電圧制御部の出力に応じて内部電源電圧を発
生する内部電源電圧発生部とを備えていることを特徴と
する内部電源電圧発生回路。 - 【請求項２】 電圧感知部は、上記パッドにチャネルが
直列接続された１つ以上のダイオード接続形のＭＯＳト
ランジスタと、ＭＯＳトランジスタのチャネルの一端と
接地電圧端との間に接続された抵抗素子と、直列接続さ
れた１つ以上のインバータからなり、ＭＯＳトランジス
タと抵抗素子との共通端子に入力端子が接続されたイン
バータチェーンとから構成されている請求項１に記載の
内部電源電圧発生回路。 - 【請求項３】 ＭＯＳトランジスタがＰＭＯＳトランジ
スタである請求項２に記載の内部電源電圧発生回路。 - 【請求項４】 インバータチェーンがＣＭＯＳインバー
タ回路で構成されている請求項２に記載の内部電源電圧
発生回路。 - 【請求項５】 基準電圧制御部は、基準電圧の伝送経路
にチャネルが形成され、電圧感知部の出力を制御端子に
受けるようにされたトランスミッションゲートと、電圧
感知部の出力をゲートに受けるようにされ、外部電源電
圧端と前記伝送経路との間にチャネルが接続されたプル
アップトランジスタとから構成されている請求項１に記
載の内部電源電圧発生回路。 - 【請求項６】 プルアップトランジスタがＰＭＯＳトラ
ンジスタである請求項５に記載の内部電源電圧発生回
路。 - 【請求項７】 内部電源電圧発生部は、基準電圧制御部
の出力及び内部電源電圧を入力とする差動増幅器と、差
動増幅器の出力に応じて内部電源電圧を発生するドライ
バーとから構成される請求項１に記載の内部電源電圧発
生回路。 - 【請求項８】 所定の電圧をプルアップするために電圧
感知部の出力経路に接続された抵抗素子を備えたラッチ
部を、電圧感知部と基準電圧制御部との間に設けている
請求項１に記載の内部電源電圧発生回路。 - 【請求項９】 ラッチ部と電圧感知部とを電気的に接続
又は非接続とするために、電圧感知部の出力経路にスイ
ッチングトランジスタを設けている請求項８に記載の内
部電源電圧発生回路。 - 【請求項１０】 基準電圧発生装置と、チャネルの一端
が外部電源電圧端に接続されて内部電源電圧を発生する
ドライバー回路と、基準電圧発生装置の出力及び内部電
源電圧を入力とし、出力がドライバー回路の制御端子に
印加されている差動増幅器とからなる半導体メモリ装置
の内部電源電圧発生回路において、 所定のパッドにかかる電圧を感知し、該感知された電圧
のレベルに応じて論理ハイの第１出力又は論理ロウの第
２出力を発生する電圧感知部と、基準電圧発生装置の出
力を制御して前記第１出力又は第２出力に応じた電位レ
ベルを発生する基準電圧制御部とを備えていることを特
徴とする内部電源電圧発生回路。 - 【請求項１１】 電圧感知部と基準電圧制御部との間に
ラッチ部が設けられている請求項１０に記載の内部電源
電圧発生回路。 - 【請求項１２】 電圧感知部は、上記パッドにチャネル
が直列連結された１つ以上のダイオード接続形の負荷用
ＰＭＯＳトランジスタと、接地電圧端に接続された駆動
用抵抗素子と、負荷用ＰＭＯＳトランジスタと駆動用抵
抗素子との共通端子に入力端子が直列接続された伝送用
インバータチェーンとから構成されている請求項１０に
記載の内部電源電圧発生回路。 - 【請求項１３】 伝送用インバータチェーンの出力は、
上記パッドにかかる電圧が、チップに規定された外部電
源電圧以下である場合とチップに規定された外部電源電
圧を越える場合とで相補的な値を有する請求項１２に記
載の内部電源電圧発生回路。 - 【請求項１４】 電圧感知部は、伝送用インバータチェ
ーンの出力経路にチャネルが形成され、伝送用インバー
タチェーンの出力を許容又は抑止するスイッチングトラ
ンジスタを備えている請求項１３に記載の内部電源電圧
発生回路。 - 【請求項１５】 基準電圧制御部は、電圧感知部の出力
を制御端子に受けるようにされ、基準電圧発生装置の出
力経路にチャネルが形成されたトランスミッションゲー
トと、電圧感知部の出力によりトランスミッションゲー
トが非導通状態とされるときに基準電圧発生装置の出力
経路の電位を外部電源電圧のレベルにするプルアップト
ランジスタとから構成されている請求項１０に記載の内
部電源電圧発生回路。 - 【請求項１６】 感知される電圧のレベルが５．５ボル
トを越えるときに電圧感知部は第１出力を発生し、感知
される電圧のレベルが５．５ボルト以下のときに電圧感
知部は第２出力を発生するようになっている請求項１０
に記載の内部電源電圧発生回路。 - 【請求項１７】 電圧感知部から第１出力が発生される
ときに基準電圧制御部で発生される電位レベルが外部電
源電圧のレベルであり、電圧感知部から第２出力が発生
されるときに基準電圧制御部で発生される電位レベルが
基準電圧のレベルである請求項１０に記載の内部電源電
圧発生回路。 - 【請求項１８】 第１電位レベルの外部電源電圧を所定
レベル程降下させた第２電位レベルの内部電源電圧によ
って動作される半導体メモリ装置の内部電源電圧発生回
路において、 所定のパッドに印加される電圧を感知する電圧感知部
と、電圧感知部に接続された基準電圧制御部とを備えて
おり、前記パッドに印加される電圧のレベルに応じて外
部電源電圧又は内部電源電圧が発生されるようになって
いることを特徴とする内部電源電圧発生回路。 - 【請求項１９】 上記パッドへの電圧の印加が中断され
た場合でも、その中断以前の状態を維持するために、電
圧感知部と基準電圧制御部との間にラッチ部を設けてい
る請求項１８に記載の内部電源電圧発生回路。 - 【請求項２０】 基準電圧制御部の出力が、内部電源電
圧に相応する基準電圧又は外部電源電圧のレベルである
請求項１８に記載の内部電源電圧発生回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910014265A KR930008886B1 (ko) | 1991-08-19 | 1991-08-19 | 전기적으로 프로그램 할 수 있는 내부전원 발생회로 |
| KR1991P14265 | 1991-08-19 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05205469A true JPH05205469A (ja) | 1993-08-13 |
Family
ID=19318747
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4211060A Pending JPH05205469A (ja) | 1991-08-19 | 1992-08-07 | 半導体メモリ装置の内部電源電圧発生回路 |
| JP1995009289U Expired - Lifetime JP2550480Y2 (ja) | 1991-08-19 | 1995-09-01 | 半導体メモリ装置の内部電源電圧発生回路 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1995009289U Expired - Lifetime JP2550480Y2 (ja) | 1991-08-19 | 1995-09-01 | 半導体メモリ装置の内部電源電圧発生回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5396113A (ja) |
| JP (2) | JPH05205469A (ja) |
| KR (1) | KR930008886B1 (ja) |
| DE (1) | DE4226048C2 (ja) |
| GB (1) | GB2258925B (ja) |
| IT (1) | IT1255814B (ja) |
| TW (1) | TW209927B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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