KR100346829B1 - 패키지 테스트시 내부전원전압을 모니터링할 수 있는 테스트 회로 - Google Patents

패키지 테스트시 내부전원전압을 모니터링할 수 있는 테스트 회로 Download PDF

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Abstract

패키지 테스트시 내부전원전압을 모니터링할 수 있는 테스트 회로가 개시된다. 본 발명은 반도체 메모리 장치의 패키지 후 테스트시, 내부전원전압만을 테스트하는 규정된 패드가 없이도 임의의 패드를 통하여 내부전원전압을 테스트하는 테스트 회로에 있어서, 동작 전원 전압에 대하여 소정의 전압 레벨을 갖는 내부 전압을 발생하는 내부 전압 발생 회로와, 내부 전압의 전압 레벨 모니터링을 지시하는 명령을 저장하는 모드 레지스터와, 모드 레지스터의 출력 신호에 응답하여 내부 전압을 패드로 연결시키는 스위칭부를 구비한다. 따라서, 본 발명은 비록 내부전원전압(Vint)을 테스트 하기 위한 별도의 패드를 구비하지 않더러도 패키지 테스트시 내부전원전압을 테스트할 수 있으며, 하나의 패드를 사용하여 여러개의 내부전원전압을 선택적으로 모니터링할 수도 있다.

Description

패키지 테스트시 내부전원전압을 모니터링할 수 있는 테스트 회로{Test circuit capable of monitoring internal voltage during package testing}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 패키지 후 테스트시 내부 전원 전압의 레벨을 테스트할 수 있는 테스트 회로에 관한 것이다.
반도체 메모리 회로는 고집적, 고성능 및 저전력화를 추구하고 있다. 반도체 메모리 회로가 고집적화됨에 따라 칩(chip)내에 구성되는 각 트랜지스터 등의 소자의 크기는 점점 작아지고 있다. 이에따라, 작아진 트랜지스터 등의 소자특성에 대해 안정성 및 고신뢰성을 보장하기 위한 방법들이 개발되고 있다.
그 방법들 중의 하나가 반도체 메모리 장치 내에 내부전원전압 발생회로를 내장하는 것이다. 트랜지스터 등이 작아지기 이전에 인가되던 외부전원 전압을 작아진 트랜지스터에 그대로 인가하면 칩 내부에 형성되는 전계로 인하여 스트레스(stress)가 증가하여 트랜지스터 등은 동작불량 또는 파괴될 수 있기 때문에, 작아진 트랜지스터등의 소자특성을 안정화시키기 위하여 외부전원전압 보다 낮은 전압을 동작전원전압으로 사용한다. 내부전원전압 발생회로는 외부전원전압 예컨대, 5V를 소정의 전압레벨 3.3V로 강하시켜 칩내부의 동작전원전압(Vint)으로 제공한다. 그러므로 반도체 메모리 장치 내에 외부전원전압을 소정의 전압레벨로 강하시키는 내부전원전압 발생회로가 사용된다.
한편, 내부전원전압으로는 외부전원전압 보다 높은 승압전압 예컨대, 7V를 사용할 수도 있는 데, 승압 전압은 메모리 셀의 워드라인을 구동하는 데에 사용된다. 하나의 워드라인에 연결되는 많은 메모리 셀들 즉, 엔모스 트랜지스터들의 게이트 커패시턴스와 임계전압(threshold voltage:Vt) 그리고 워드라인 자체의 라인부하(line loading) 등을 고려하여 효율적으로 워드라인을 구동하기 위하여 승압전압이 사용된다.
그리고, 비트라인 또는 데이터 입출력 라인의 동일한 전압레벨로 등화시키기 위하여 프리차지전압(VBL)을 사용하는 데, 일반적으로 프리차지전압은 동작전원전압의 반에 해당하는 전압레벨이 된다. 프리차지전압(VBL)은 노멀 동작시 메모리 셀의 비트라인(BL) 및 상보 비트라인(/BL)을 프리차아징시킨 후 메모리 셀 데이터를 감지증폭할 때 비트라인(BL) 및 상보 비트라인(/BL)으로 전달되는 메모리 셀 데이터의 비트라인(BL) 및 상보 비트라인(/BL)의 미소전압차를 센스앰프가 감지할 수 있도록 설정되는 전압이다.
이와같은 내부동작전압(Vint), 승압전압(Vpp) 및 프리차지전압(VBL) 등의 내부전원전압들이 설정된 전압레벨로 유지되면서 안정적인가의 여부를 테스트하게 된다, 이러한 테스트는 웨이퍼 테스트시 내부에 내부전원전압들과 연결되는 의도적으로 만들어 놓은 잉여 패드들을 프로브(probe)함으로써 그 전압레벨을 검증하게 된다.
그런데, 반도체 메모리 장치를 패키지하게 되면 스펙(spec.)에 규정된 기본적인 패드들만이 본딩 와이어되고 잉여 패드들은 본딩 와이어되지 않는다. 그리하여, 패키지 테스트시에는 내부전원전압들을 테스트할 수 있는 방법이 없다. 그래서, 패키지 테스트시 오동작으로 인한 불량을 규명하는 데 있어서 내부전압전압의 불량으로 인한 오동작인지 아니면 다른 불량 원인으로 인한 오동작인지를 판별하는 데 어려움이 있다.
따라서, 패키지 테스트시에도 스펙(spec.)에 규정된 기본적인 패드들을 통하여 내부전원전압들을 테스트할 수 있는 테스트 회로가 요구된다.
본 발명의 목적은 패키지 테스트시 내부전원전압을 테스트할 수 있는 테스트회로를 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예에 따른 내부전원전압 테스트 회로를 포함하는 반도체 메모리 장치를 나타내는 도면이다.
도 2는 도 1의 내부전원전압 테스트 회로를 응용 적용한 다른 실시예의 반도체 메모리 장치를 나타내는 도면이다.
상기 목적을 달성하기 위하여 본 발명의 일실시예는 반도체 메모리 장치의패키지 후 테스트시, 내부전원전압만을 테스트하는 규정된 패드가 없이도 임의의 패드를 통하여 내부전원전압을 테스트하는 테스트 회로에 있어서, 동작 전원 전압에 대하여 소정의 전압 레벨을 갖는 내부 전압을 발생하는 내부 전압 발생 회로와, 내부 전압의 전압 레벨 모니터링을 지시하는 명령을 저장하는 모드 레지스터와, 모드 레지스터의 출력 신호에 응답하여 내부 전압을 패드로 연결시키는 스위칭부를 구비한다.
비람직하기로는 외부에서 수신되는 제어 신호들에 응답하여 상기 내부 전압의 전압 레벨 테스트를 지시하는 명령을 발생하는 명령 처리부를 더 구비하며, 내부 전압은 동작 전원 전압보다 낮은 전압레벨의 내부동작전원전압(Vint), 동작 전원 전압보다 높은 전압레벨의 승압전압(Vpp) 또는 동작 전원 전압의 반에 해당되는 전압레벨의 프리차지전압(VBL) 중에서 선택되는 어느 하나이다. 그리고, 스위칭부는 내부 전압을 테스트하지 않을 때에는 패드로 전달되는 신호를 반도체 메모리 장치의 셀 어레이와 내부회로 블락으로 연결시키는 것이 적합하다.
상기 목적을 달성하기 위하여 본 발명의 다른 실시예는 반도체 메모리 장치의 패키지 후 테스트시, 내부전원전압만을 테스트하는 규정된 패드가 없이도 임의의 패드를 통하여 내부전원전압을 테스트하는 테스트 회로에 있어서, 동작 전원 전압에 대하여 소정의 전압 레벨들을 갖는 내부 전압들을 발생하는 다수개의 내부 전압 발생 회로들과, 외부에서 수신되는 제어 신호들에 응답하여 내부 전압들의 전압 레벨 모니터링을 지시하는 명령들을 발생하는 명령 처리부와, 내부 전압들의 전압 레벨 모니터링을 지시하는 명령들을 각각 저장하는 모드 레지스터들과, 내부 전압들의 전압 레벨 모니터링을 지시하는 명령들에 응답하여 패드로 전달되는 신호를 반도체 메모리 장치의 셀 어레이와 내부 회로블락으로 전달하는 마스터 모드 레지스터와, 모드 레지스터들의 출력 신호들 중 어느 하나의 출력 신호에 응답하여 이에 해당되는 내부 전압을 패드로 연결시키는 스위칭부들을 구비하며, 내부 전압들은 동작 전원 전압보다 낮은 전압레벨의 내부동작전원전압(Vint), 동작 전원 전압보다 높은 전압레벨의 승압전압(Vpp) 또는 동작 전원 전압의 반에 해당되는 전압레벨의 프리차지전압(VBL)들로 구성되는 것이 바람직하다.
이와같은 본 발명은 비록 내부전원전압(Vint)을 테스트 하기 위한 별도의 패드를 구비하지 않더러도 패키지 테스트시 내부전원전압을 테스트할 수 있으며, 하나의 패드를 사용하여 여러개의 내부전원전압을 선택적으로 모니터링할 수도 있다. 또한, 테스트시 테스트기에서 하나의 패드에 연결되는 하나의 테스트 채널(test channel)을 이용하여 다항목의 내부전원전압들을 테스트할 수 있기 때문에 테스터기의 효용성이 증가된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다. 본 발명은 외부전원전압으로부터 파생적으로 발생되는 다수개의 내부전원전압들로 동작되는 반도체 메모리 장치 예컨대, SDRAM(Synchronous DRAM)에 있어서, 이 SDRAM의 패키지 후 테스트시 내부전원전압만을 테스트하는 규정된 패드가 없이도 임의의 패드를 통하여 내부전원전압을 테스트하는 테스트 회로 및 테스트 방법에 대하여 기술된다. 내부전원전압들은 특정용도에 따라 다양하게 발생될 수있는 데, 여기서는 내부동작전원전압(Vint), 승압전압(Vpp) 및 프리차지전압(VBL)으로 구성되는 예가 기술된다.
도 1은 본 발명의 일실시예에 따른 내부전원전압 테스트 회로를 포함하는 반도체 메모리 장치를 나타내는 도면이다. 이를 참조하면, 반도체 메모리 장치(10)는 셀 어레이와 내부회로 블락(20), 패드 어레이부(30) 및 내부전원전압 테스트 회로(40)를 포함한다. 도 1에 도시된 실시예의 구조는 내부전원전압 테스트 회로(40)를 제외하고는 일반적인 디램의 구조와 같다.
내부전원전압 테스트 회로(40)는 외부에서 수신되는 제어 신호들(CLK,CSB,RASB,CASB 등)을 조합하는 명령 처리부(42)의 프로세싱 결과를 모드 레지스터(mode register set:MRS,44)에 저장하여, 그 저장값에 따라 스위칭부(48)를 통하여 내부전원전압 발생회로(46)에서 제공되는 내부전원전압(Vint)을 패드(DQn)로 전달하거나 아니면 패드(DQn)로 전달되는 정상적인 신호를 셀 어레이와 내부회로 블락(20)으로 전달한다. 패드(DQn)로 전달된 내부동작전원전압(Vint)이 패키지 테스트시 모니터링(monitoring)된다.
내부전원전압 발생회로(46)에서 발생되는 전압이 내부동작전원전압(Vint)이라고 가정하면, 내부전원전압 발생회로(46)는 외부전원전압(VCC) 예컨대, 5V에 대하여 소정의 전압레벨 3.3V로 강하된 전압레벨의 내부동작전원전압(Vint)을 발생하는 일반적인 회로이다.
명령 처리부(42)는 외부에서 수신되는 각종 제어 신호들(CLK,CSB,RASB,CASB 등)에 응답하여 내부전원전압(Vint)을 모니터링하는 데 필요한 신호들을 발생한다.클럭 신호(CLK), 칩 선택 신호(CSB), 로우 어드레스 스트로브 신호(Row Address Strobe:RASB) 및 칼럼 어드레스 스트로브 신호(Column Address Strobe:CASB) 등은 디램의 기본적인 신호들로서 이들의 조합에 의하여 내부전원전압(Vint) 모니터링을 지시하는 신호(A)를 발생한다.
명령 처리부(42)에서 제공되는 내부전원전압(Vint) 모니터링 지시 신호(A)는 모드 레지스터(Mode Register Set:MRS,44)에 저장된다. 모드 레지스터(44)는 SDRAM의 응용범위를 확장시키기 위하여 버스트 길이(burst length), 버스트 타입(burst type) 및 카스 레이턴시(CAS latency) 등을 사용자가 프로그래밍할 수 있도록 제공되는 데이터 레지스터들로 구성된다. 특히, 모드 레지스터(44)에는 테스트 모드를 셋팅할 수 있는 데, 이를 위하여 소정의 어드레스들의 조합(예컨대, Addr7,Addr8의 셋팅과 Addr9~ AddrN의 배열)에 의하여 설정된다. 따라서, 내부전원전압(Vint) 모니터링을 지시하는 신호(A)도 테스트 모드 신호과 함께 모드 레지스터(44)에 저장되어 기존의 SDRAM의 동작에 내부전원전압(Vint)을 모니터링하는 기능이 추가된다.
스위칭부(48)는 모드 레지스터(44)에서 제공되는 테스트 모드 신호에 응답하여 내부전원전압 발생회로(46)에서 제공되는 내부전원전압(Vint)을 패드(DQn)로 전달할건지 아니면 외부에서 DQ 패드(DQn)로 전달되는 정상적인 신호를 셀 어레이와 내부회로 블락(20)으로 전달할건지를 결정한다. DQ 패드(DQn)는 SDRAM의 패드 어레이(30) 내의 기본적인 다수개의 패드들(DQ0,DQ1,DQ2,…,DQn) 중에서 임의로 선택될 수 있다. 여기에서는 SRAM의 데이터 입출력 패드인 DQ 패드(DQn)를 선택하여 이 DQ패드(DQn)를 통하여 내부전원전압(Vint)을 모니터링 방법이 제안된다. 따라서, DQ 패드(DQn) 이외의 다른 패드로 선택될 수 있음은 물론이다.
스위칭부(48)은 구체적으로, 테스트 모드 신호들 중에서 활성화되는 내부전원전압(Vint) 모니터링 신호(A')의 "하이레벨"에 응답하여 전송게이트(G2)가 "턴-온"되어 내부전원전압(Vint)을 DQ 패드(DQn)로 전달한다. 이때, 전송게이트(G1)은 "턴-오프"되어 DQ 패드(DQn)는 셀 어레이와 내부회로 블락(20)와 연결되지 않는다. 그리하여 DQ 패드(DQn)로 전달된 내부전원전압(Vint)이 테스트기(tester)에 의하여 모니터링된다. 이에 반하여, 내부전원전압(Vint) 모니터링 신호(A')가 "로우레벨"로 비활성화인 경우 전송게이트(G1)이 "턴-온"되어 DQ 패드(DQn)는 셀 어레이와 내부회로 블락(20)으로 연결된다. 이때에는 전송게이트(G2)가 "턴-오프"되어 내부전원전압(Vint)은 DQ 패드(DQn)로 전달되지 않는다.
이와 같은 테스트 회로(10)에 의하면 비록 내부전원전압(Vint)을 테스트 하기 위한 별도의 패드를 구비하지 않더러도 패키지 테스트시 내부전원전압을 테스트할 수 있다.
도 2는 도 1의 테스트 회로를 응용한 다른 실시예를 나타내는 도면이다. 이를 참조하면, 패키지 테스트시 반도체 메모리 장치(100)는 도 1의 내부전원전압 테스트 회로(40)가 내부동작전원전압(Vint)만을 테스트하는 것임에 반하여 다른 내부전원전압 예컨대, 승압전압(Vpp), 프리차지 전압(VBL) 등을 더 테스트한다. 이를 위하여 반도체 메모리 장치(100)는 외부 제어 신호들(CLK,CSB,RASB,CASB 등)을 수신하는 명령 처리부(142)에서 앞서 설명한 내부전원전압 모니터링 지시 신호(A) 이외에 승압전압 모니터링 지시 신호(B) 및 프리차지 전압 모니터링 지시 신호(C)가 더 발생되어 모드 레지스터들(Mode Register Set_A, Mode Register Set_B, Mode Register Set_C)에 각각 저장된다.
그리고, 명령 처리부(142)는 이들 내부전원전압 모니터링 지시 신호(A), 승압전압 모니터링 지시 신호(B) 및 프리차지 전압 모니터링 지시 신호(C) 모두 비활성화일 때 DQ 패드(DQn)를 셀 어레이와 내부회로 블락(120)으로 연결시키는 마스트 모드 레지스트(Master Mode Register Set,144)와 연결된다.
마스트 모드 레지스트(144)는 "로우레벨"로 비활성화되는 내부전원전압 모니터링 지시 신호(A), 승압전압 모니터링 지시 신호(B) 및 프리차지 전압 모니터링 지시 신호(C)에 응답하여 그 출력 신호(S)는 "로우레벨"이 된다. "로우레벨"의 마스트 모드 레지스트(144)의 출력 신호(S)에 의하여 전송 게이트(G3)가 "턴-온"되어 DQ 패드(DQn)를 셀 어레이와 내부회로 블락(120)으로 연결시킨다. 이때, 각각의 모드 레지스터들(Mode Register Set_A, Mode Register Set_B, Mode Register Set_C)에서 출력되는 내부전원전압 모니터링 신호(A'), 승압전압 모니터링 신호(B') 및 프리차지 전압 모니터링 신호(C')들도 "로우레벨"이 되기 때문에 전송 게이트들(G4,G5,G6)은 "턴-오프"되어 내부동작전원전압(Vint), 승압전압(Vpp) 및 프리차지 전압(VBL)은 DQ 패드(DQn)로 전달되지 않는다.
반대로, 내부전원전압 모니터링 지시 신호(A), 승압전압 모니터링 지시 신호(B) 및 프리차지 전압 모니터링 지시 신호(C) 들 중 어느 하나라도 "하이레벨"로 활성화되면 마스트 모드 레지스트(144)의 출력 신호(S)는 "하이레벨"이 되어 전송 게이트(G3)를 "턴-오프"시켜서 DQ 패드(DQn)가 셀 어레이와 내부회로 블락(120)과 더이상 연결되지 않도록 한다. 그리고, "하이레벨" 활성화에 해당되는 내부전원전압 모니터링 신호(A'), 승압전압 모니터링 신호(B') 또는 프리차지 전압 모니터링 신호(C')에 응답하여 이에 대응되는 내부전원전압을 DQ 패드(DQn)로 전달한다.
따라서, 패키지 테스트시 하나의 DQ 패드를 사용하여 여러개의 내부전원전압을 선택적으로 모니터링할 수 있다. 그리고, 테스트시 테스트기에서 하나의 패드에 연결되는 하나의 테스트 채널(test channel)을 이용하여 여러개의 내부전원전압들 즉, 다항목을 테스트하기 때문에, 테스트기의 한정된 채널 수로 한번에 테스트할 수 있는 반도체 메모리 장치의 수가 증대되어 테스터기의 효용성이 증가된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명에 의하면, 비록 내부전원전압(Vint)을 테스트 하기 위한 별도의 패드를 구비하지 않더러도 패키지 테스트시 내부전원전압을 테스트할 수 있으며, 하나의 패드를 사용하여 여러개의 내부전원전압을 선택적으로 모니터링할 수도 있다. 또한, 테스트시 테스트기에서 하나의 패드에 연결되는 하나의 테스트 채널(test channel)을 이용하여 다항목의 내부전원전압들을 테스트할 수 있기 때문에 테스터기의 효용성이 증가된다.

Claims (6)

  1. 반도체 메모리 장치의 패키지 후 테스트시, 내부전압만을 테스트하는 규정된 패드가 없이도 임의의 패드를 통하여 내부전압을 테스트하는 테스트 회로에 있어서,
    동작 전원 전압에 대하여 소정의 전압 레벨을 갖는 내부 전압을 발생하는 내부 전압 발생 회로;
    외부에서 인가되는 클럭 신호, 칩선택 신호, 로우어드레스 스트로브 신호, 및 칼럼 어드레스 스트로브 신호에 응답하여 상기 내부 전압의 전압 레벨 모니터링을 지시하는 지시신호를 발생하는 명령 처리부;
    상기 내부 전압의 전압 레벨 모니터링을 지시하는 상기 지시신호를 저장하는 모드 레지스터; 및
    상기 모드 레지스터의 출력 신호에 응답하여, 상기 출력 신호가 제1논리상태일 때는 상기 내부 전압을 상기 패드로 연결시키고 상기 출력 신호가 제2논리상태일 때는 상기 패드를 상기 반도체 메모리 장치 내의 셀 어레이와 내부회로 블록으로 연결시키는 스위칭부를 구비하는 것을 특징으로 테스트 회로.
  2. 삭제
  3. 제1 항에 있어서, 상기 내부 전압은
    상기 동작 전원 전압보다 낮은 전압레벨의 내부동작전원전압(Vint), 상기 동작 전원 전압보다 높은 전압레벨의 승압전압(Vpp) 또는 상기 동작 전원 전압의 반에 해당되는 전압레벨의 프리차지전압(VBL)인 것을 특징으로 하는 테스트 회로.
  4. 삭제
  5. 반도체 메모리 장치의 패키지 후 테스트시, 내부전압만을 테스트하는 규정된 패드가 없이도 임의의 패드를 통하여 내부전압을 테스트하는 테스트 회로에 있어서,
    동작 전원 전압에 대하여 소정의 전압 레벨들을 갖는 내부 전압들을 발생하는 다수개의 내부 전압 발생 회로들;
    외부에서 인가되는 클럭 신호, 칩선택 신호, 로우어드레스 스트로브 신호, 및 칼럼 어드레스 스트로브 신호에 응답하여 상기 내부 전압들의 전압 레벨 모니터링을 지시하는 지시신호들을 발생하는 명령 처리부;
    상기 내부 전압들의 전압 레벨 모니터링을 지시하는 상기 지시신호들을 각각 저장하는 다수개의 모드 레지스터들;
    상기 모드 레지스터들의 출력 신호들 중 어느 하나의 출력 신호에 응답하여 이에 해당되는 내부 전압을 상기 패드로 연결시키는 제1스위칭부들:
    상기 지시신호들에 응답하여 셋트 또는 리셋되는 마스터 모드 레지스터; 및
    상기 마스터 모드 레지스터의 출력 신호에 응답하여 상기 패드에 인가되는 신호를 상기 반도체 메모리 장치의 셀 어레이와 내부 회로블락으로 전달하는 제2스위칭부를 구비하는 것을 특징으로 테스트 회로.
  6. 제5항에 있어서, 상기 내부전압들은
    상기 동작 전원 전압보다 낮은 전압레벨의 내부동작전원전압(Vint), 상기 동작 전원 전압보다 높은 전압레벨의 승압전압(Vpp) 또는 상기 동작 전원 전압의 반에 해당되는 전압레벨의 프리차지전압(VBL)인 것을 특징으로 하는 테스트 회로.
KR1019990036329A 1999-08-30 1999-08-30 패키지 테스트시 내부전원전압을 모니터링할 수 있는 테스트 회로 KR100346829B1 (ko)

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* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100762898B1 (ko) * 2006-06-29 2007-10-08 주식회사 하이닉스반도체 내부 전원 모니터 장치
KR100911865B1 (ko) 2007-06-27 2009-08-11 주식회사 하이닉스반도체 입력장치를 구비하는 반도체메모리소자
KR101068568B1 (ko) 2009-03-30 2011-09-30 주식회사 하이닉스반도체 반도체 장치의 테스트용 인터페이스 보드
KR20190041645A (ko) * 2017-10-13 2019-04-23 삼성전자주식회사 메모리 모듈, 메모리 모듈의 동작 방법 및 메모리 모듈의 테스트 시스템

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5396113A (en) * 1991-08-19 1995-03-07 Samsung Electronics Co., Ltd. Electrically programmable internal power voltage generating circuit
US5777930A (en) * 1994-02-25 1998-07-07 Kabushiki Kaisha Toshiba Test potential transfer circuit

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5396113A (en) * 1991-08-19 1995-03-07 Samsung Electronics Co., Ltd. Electrically programmable internal power voltage generating circuit
US5777930A (en) * 1994-02-25 1998-07-07 Kabushiki Kaisha Toshiba Test potential transfer circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7480196B2 (en) 2006-01-13 2009-01-20 Samsung Electronics Co., Ltd. Semiconductor device generating a test voltage for a wafer burn-in test and method thereof

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