JP5214846B2 - 集積回路装置、半導体メモリ装置及びそれらの動作方法 - Google Patents
集積回路装置、半導体メモリ装置及びそれらの動作方法 Download PDFInfo
- Publication number
- JP5214846B2 JP5214846B2 JP2005255649A JP2005255649A JP5214846B2 JP 5214846 B2 JP5214846 B2 JP 5214846B2 JP 2005255649 A JP2005255649 A JP 2005255649A JP 2005255649 A JP2005255649 A JP 2005255649A JP 5214846 B2 JP5214846 B2 JP 5214846B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- test
- signal
- response
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 43
- 238000000034 method Methods 0.000 title claims description 11
- 238000012360 testing method Methods 0.000 claims description 153
- 230000004044 response Effects 0.000 claims description 51
- 238000010586 diagram Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012536 packaging technology Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/12005—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising voltage or current generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C29/50004—Marginal testing, e.g. race, voltage or current testing of threshold voltage
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C2029/1202—Word line control
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Read Only Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
11,12,13 パッド
100,200 半導体チップ
110 行デコーダ
120 ワードラインドライバー
130 高電圧発生器
140 電圧発生器
150 コントローラ
160,170 スイッチ
180 感知増幅器
Claims (30)
- 第1及び第2のチップと、
前記第1及び第2のチップに電気的に連結された共通入/出力パッドと、を含み、
前記第1及び第2のチップのうち少なくとも一つは、
前記共通入/出力パッドを通じて入力電圧を受信し、テスト動作モード間テストモード信号に応答して前記入力電圧より高いテスト電圧を発生する高電圧発生器を含み、
前記入力電圧は、テスト信号を含んでおり、
前記テスト信号の電圧は可変され、
前記高電圧発生器は、前記テスト信号の電圧の可変に対応して前記テスト電圧を可変させることを特徴とする集積回路装置。 - 前記第1及び第2のチップのうち前記高電圧発生器を含む前記少なくとも一つは内部回路を含み、前記高電圧発生器は前記発生されたテスト電圧を前記内部回路に提供することを特徴とする請求項1に記載の集積回路装置。
- 前記第1及び第2のチップのうち前記少なくとも一つはノーマル動作モード間前記内部回路にノーマル電圧を提供する電圧発生器を含むことを特徴とする請求項2に記載の集積回路装置。
- 前記第1及び第2のチップのうち前記少なくとも一つは、
前記高電圧発生器と電気的に連結され、前記テスト動作モード間前記テストモード信号に応答して前記テスト電圧を前記内部回路に提供する第1のスイッチング回路と、
前記高電圧発生器と電気的に連結され、前記ノーマル動作モード間前記テストモード信号に応答して前記ノーマル電圧を前記内部回路に提供する第2のスイッチング回路とをさらに含むことを特徴とする請求項3に記載の集積回路装置。 - 前記第1のチップは、フラッシュメモリ装置を含み、前記第2のチップは、低電圧動作のため設計されたチップを含み、前記第1及び第2のチップのうち前記少なくとも一つは、前記フラッシュメモリ装置を含み、前記高電圧発生器は前記テスト電圧を発生して低電圧動作のため設計されたチップが前記テスト電圧から保護されるようにすることを特徴とする請求項4に記載の集積回路装置。
- 前記テスト電圧は、4.5V〜6Vであることを特徴とする請求項5に記載の集積回路装置。
- メモリ装置を含む第1のチップと低電圧動作のための装置を含む第2のチップと、
前記第1及び第2のチップと電気的に連結された共通入/出力パッドとを含み、
前記第1のチップは、
前記共通入/出力パッドを通じて入力電圧を受け入れ、テスト動作モード間テストモード信号に応答して前記入力電圧より高いテスト電圧を発生して前記第2のチップが前記テスト電圧から保護されるようにする高電圧発生器を含み、
前記入力電圧は、テスト信号を含んでおり、
前記テスト信号の電圧は可変され、
前記高電圧発生器は、前記テスト信号の電圧の可変に対応して前記テスト電圧を可変させることを特徴とする集積回路装置。 - 前記第1のチップは、内部回路をさらに含み、前記高電圧発生器は前記発生されたテスト電圧を前記内部回路に提供することを特徴とする請求項7に記載の集積回路装置。
- 前記第1のチップは、ノーマル動作モード間前記内部回路に内部電圧を提供する電圧発生器をさらに含むことを特徴とする請求項8に記載の集積回路装置。
- 前記第1のチップは、
前記高電圧発生器と電気的に連結され、前記テスト動作モード間前記テストモード信号に応答して前記テスト電圧を前記内部回路に提供する第1のスイッチング回路と、
前記電圧発生器と電気的に連結され、前記ノーマル動作モード間前記テストモード信号に応答して前記ノーマル電圧を前記内部回路に提供する第2のスイッチング回路とをさらに含むことを特徴とする請求項9に記載の集積回路装置。 - 前記第1のスイッチング回路は、PMOS又はNMOSトランジスタを含み、前記第2のスイッチング回路は、PMOS又はNMOSトランジスタを含むことを特徴とする請求項10に記載の集積回路装置。
- 半導体メモリ装置であって、
入力電圧を受け入れ、テスト動作モード間テストモード制御信号に応答して前記入力電圧より高いテスト電圧を発生して前記半導体メモリ装置と連結された低電圧装置が前記テスト電圧から保護されるように構成されており、
前記高電圧発生器及び前記低電圧装置と電気的に連結され、前記高電圧発生器に前記入力電圧を提供する入/出力パッドと、
前記高電圧発生器と電気的に連結された内部回路とを含み、
前記入力電圧は、テスト信号を含んでおり、
前記テスト信号の電圧は可変され、
前記高電圧発生器は、前記テスト信号の電圧の可変に対応して前記テスト電圧を可変させることを特徴とする半導体メモリ装置。 - 前記高電圧発生器は、テスト動作モード間前記テストモード信号に応答して前記テスト電圧を前記内部回路に提供することを特徴とする請求項12に記載の半導体メモリ装置。
- 前記内部回路と電気的に連結され、ノーマル動作モード間前記テストモード信号に応答してノーマル電圧を前記内部回路に提供する電圧発生器をさらに含むことを特徴とする請求項13に記載の半導体メモリ装置。
- 前記高電圧発生器と電気的に連結され、テスト動作モード間前記テストモード信号に応答して前記内部回路に前記テスト電圧を提供する第1のスイッチング回路と、
前記電圧発生器と電気的に連結され、前記ノーマル動作モード間前記テストモード信号に応答して前記ノーマル電圧を前記内部回路に提供する第2のスイッチング回路とをさらに含むことを特徴とする請求項14に記載の半導体メモリ装置。 - 電圧信号が入力される共通入/出力パッドと、
テスト動作モード又はノーマル動作モードを示すテストモード信号を発生するコントローラと、
前記コントローラと電気的に連結され、前記電圧信号及び前記テストモード信号に応答して前記電圧信号より高いテスト電圧を発生する高電圧発生器と、
前記テスト電圧より低いノーマル電圧を発生する電圧発生器と、
前記高電圧発生器及び前記電圧発生器と電気的に連結され、前記テストモード信号に応答して前記ノーマル電圧又は前記テスト電圧でワードラインを駆動するワードラインドライバーとを含む半導体メモリ装置であって、
前記共通入/出力パッドは、前記半導体メモリ装置が形成されている第1のチップと該第1のチップとは異なる第2のチップとに電気的に連結されており、
前記電圧信号は、テスト信号を含んでおり、
前記テスト信号の電圧は可変され、
前記高電圧発生器は、前記テスト信号の電圧の可変に対応して前記テスト電圧を可変させることを特徴とする半導体メモリ装置。 - 前記半導体メモリ装置は、フラッシュメモリ装置であることを特徴とする請求項16に記載の半導体メモリ装置。
- 前記テスト電圧は、4.5V〜6.0Vであることを特徴とする請求項16に記載の半導体メモリ装置。
- 第1及び第2の半導体チップと、
前記第1及び第2の半導体チップと電気的に連結された共通入/出力パッドとを含み、
前記第1の半導体チップは、
ノーマル動作モード又はテスト動作モードを示すテストモード信号を発生するコントローラと、
前記コントローラ及び前記入/出力パッドと電気的に連結され、前記入/出力パッドから電圧信号を受け入れ、前記電圧信号及び前記テストモード信号に応答してテスト動作モード間前記電圧信号より高いテスト電圧を発生する高電圧発生器と、
前記ノーマル動作モード間前記テスト電圧より低いノーマル電圧を発生するノーマル電圧発生器と、
前記高電圧発生器及び前記ノーマル電圧発生器と電気的に連結され、前記テストモード信号に応答して前記ノーマル電圧又は前記テスト電圧で前記ワードラインを駆動するワードライン供給回路とを含み、
前記電圧信号は、テスト信号を含んでおり、
前記テスト信号の電圧は可変され、
前記高電圧発生器は、前記テスト信号の電圧の可変に対応して前記テスト電圧を可変させることを特徴とする集積回路装置。 - 前記ワードライン供給回路は、
前記高電圧発生器及び前記ノーマル電圧発生器と電気的に連結され、前記ノーマル電圧又は前記テスト電圧に応答して前記ワードラインを駆動するワードラインドライバーと、
前記高電圧発生器と電気的に連結され、テスト動作モードで前記テストモード信号に応答して前記テスト電圧を前記ワードラインに伝達する第1のスイッチと、
前記電圧発生器と電気的に連結され、前記ノーマル動作モード間前記テストモード信号に応答して前記ノーマル電圧を前記ワードラインドライバーに伝達する第2のスイッチとを含むことを特徴とする請求項19に記載の集積回路装置。 - 前記第1の半導体チップは、フラッシュメモリチップを含むことを特徴とする請求項20に記載の集積回路装置。
- 第1又は第2のチップの少なくとも一つに含まれた高電圧発生器で前記第1及び第2のチップと電気的に連結された共通入/出力パッドを通じて入力電圧を受信する段階と、
前記高電圧発生器が、テスト動作モード間テストモード信号に応答して前記入力電圧より高いテスト電圧を発生する段階とを含み、
前記入力電圧は、テスト信号を含んでおり、
前記テスト信号の電圧は可変され、
前記高電圧発生器は、前記テスト信号の電圧の可変に対応して前記テスト電圧を可変させることを特徴とする集積回路装置の動作方法。 - 前記第1及び第2のチップのうち少なくとも一つの内部回路に前記発生されたテスト電圧を提供する段階をさらに含むことを特徴とする請求項22に記載の集積回路装置の動作方法。
- ノーマル動作モード間前記内部回路にノーマル電圧を提供する段階をさらに含むことを特徴とする請求項23に記載の集積回路装置の動作方法。
- 前記第1のチップは、フラッシュメモリ装置を含み、前記第2のチップは低電圧動作に設計されたチップを含み、前記第1及び第2のチップのうち少なくとも一つは前記フラッシュメモリ装置を含み、
低電圧動作のため設計された前記チップが前記テスト電圧から保護されるように前記テスト電圧を発生する段階をさらに含むことを特徴とする請求項24に記載の集積回路装置の動作方法。 - 第1のチップに形成された半導体メモリ装置の高電圧発生器が、前記第1のチップと該第のチップとは異なる第2のチップとに電気的に連結された共通入/出力パッドを介して入力電圧を受信する段階と、
前記半導体メモリ装置に連結された前記第2のチップ内の低電圧装置が前記テスト電圧から保護されるように、前記高電圧発生器が、テスト動作モード間テストモード信号に応答して前記入力電圧より高いテスト電圧を発生する段階とを含み、
前記入力電圧は、テスト信号を含んでおり、
前記テスト信号の電圧は可変され、
前記高電圧発生器は、前記テスト信号の電圧の可変に対応して前記テスト電圧を可変させることを特徴とする半導体メモリ装置の動作方法。 - 高電圧発生器及び低電圧装置と電気的に連結された前記共通入/出力パッドを通じて前記高電圧発生器に入力電圧を提供する段階と、
前記テストモード信号に応答して前記高電圧発生器から内部回路に前記テスト電圧を提供する段階とをさらに含むことを特徴とする請求項26に記載の半導体メモリ装置の動作方法。 - ノーマル動作モード間前記テストモード信号に応答して前記内部回路にノーマル電圧を提供する段階をさらに含むことを特徴とする請求項27に記載の半導体メモリ装置の動作方法。
- 第1及び第2のチップに電気的に連結された共通入/出力パッドで電圧信号を受け入れる段階と、
ノーマル動作モード又はテスト動作モード間動作を示すテストモード信号を発生する段階と、
前記電圧信号及び前記テストモード信号に応答して前記電圧信号より高いテスト電圧を発生する段階と、
前記テスト電圧より低いノーマル電圧を発生する段階と、
前記テストモード信号に応答して前記ノーマル電圧又は前記テスト電圧でワードラインを駆動する段階とを含み、
前記電圧信号は、テスト信号を含んでおり、
前記テスト信号の電圧は可変され、
前記テスト電圧を発生する段階では、前記テスト信号の電圧の可変に対応して前記テスト電圧を可変させる段階を含むことを特徴とする半導体メモリ装置の動作方法。 - ノーマル動作モード又はテスト動作モード間動作を示すテストモード信号を発生する段階と、
高電圧発生器が、第1及び第2のチップに電気的に連結された共通入/出力パッドを介して電圧信号を受け入れる段階と、
前記電圧信号及び前記テストモード信号に応答してテスト動作モード間前記電圧信号より高いテスト電圧を発生する段階と、
前記ノーマル動作モード間前記テスト電圧より低いノーマル電圧を発生する段階と、
前記テストモード信号に応答して前記ノーマル電圧又は前記テスト電圧で前記ワードラインを駆動する段階とを含み、
前記電圧信号は、テスト信号を含んでおり、
前記テスト信号の電圧は可変され、
前記テスト電圧を発生する段階では、前記テスト信号の電圧の可変に対応して前記テスト電圧を可変させる段階を含むことを特徴とする集積回路装置の動作方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040073069A KR100626385B1 (ko) | 2004-09-13 | 2004-09-13 | 반도체 메모리 장치 및 그것을 포함하는 멀티칩 패키지 |
KR10-2004-0073069 | 2004-09-13 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006093692A JP2006093692A (ja) | 2006-04-06 |
JP5214846B2 true JP5214846B2 (ja) | 2013-06-19 |
Family
ID=36234316
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005255649A Expired - Fee Related JP5214846B2 (ja) | 2004-09-13 | 2005-09-02 | 集積回路装置、半導体メモリ装置及びそれらの動作方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7154790B2 (ja) |
JP (1) | JP5214846B2 (ja) |
KR (1) | KR100626385B1 (ja) |
DE (1) | DE102005045664B4 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100630761B1 (ko) * | 2005-08-23 | 2006-10-02 | 삼성전자주식회사 | 메모리 집적도가 다른 2개의 반도체 메모리 칩들을내장하는 반도체 멀티칩 패키지 |
KR100798797B1 (ko) | 2006-06-30 | 2008-01-29 | 주식회사 하이닉스반도체 | 내부전압 발생장치를 구비하는 반도체메모리소자 및 그의구동방법 |
KR100870433B1 (ko) | 2007-06-08 | 2008-11-26 | 주식회사 하이닉스반도체 | 반도체 소자 |
CN103229240B (zh) | 2010-11-23 | 2015-05-20 | 考文森智财管理公司 | 用于共享集成电路装置中的内部电源的方法和设备 |
JP6256718B2 (ja) * | 2013-02-19 | 2018-01-10 | パナソニックIpマネジメント株式会社 | 不揮発性半導体記憶装置 |
KR20170011289A (ko) * | 2015-07-22 | 2017-02-02 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그 동작 방법 |
KR20170036850A (ko) | 2015-09-18 | 2017-04-03 | 에스케이하이닉스 주식회사 | 멀티 칩 패키지, 멀티 칩 패키지 시스템 및 멀티 칩 패키지의 테스트 방법 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6212089B1 (en) * | 1996-03-19 | 2001-04-03 | Hitachi, Ltd. | Semiconductor memory device and defect remedying method thereof |
US5615159A (en) * | 1995-11-28 | 1997-03-25 | Micron Quantum Devices, Inc. | Memory system with non-volatile data storage unit and method of initializing same |
JPH09198899A (ja) | 1996-01-22 | 1997-07-31 | Mitsubishi Electric Corp | 半導体記憶装置 |
KR19990046939A (ko) * | 1997-12-01 | 1999-07-05 | 윤종용 | 반도체 메모리 장치 |
KR100365736B1 (ko) * | 1998-06-27 | 2003-04-18 | 주식회사 하이닉스반도체 | 테스트패드를이용한반도체장치의내부전압발생회로및방법 |
KR20000006766U (ko) * | 1998-09-21 | 2000-04-25 | 김영환 | 번인 테스트용 절환 스위치를 구비한 내부전압 발생회로 |
KR20010039045A (ko) * | 1999-10-28 | 2001-05-15 | 윤종용 | 플래시 메모리 장치의 고전압 발생기 |
KR20030008476A (ko) * | 2001-07-18 | 2003-01-29 | 삼성전자 주식회사 | 내부 승압 전압 발생 회로를 구비한 반도체 집적 회로 장치 |
KR100470997B1 (ko) * | 2002-04-26 | 2005-03-10 | 삼성전자주식회사 | 웨이퍼 번인 테스트에 사용하기 적합한 전압 발생기제어방법 및 전압 발생기의 동작제어를 위한 제어회로를갖는 반도체 메모리 장치 |
JP2004053276A (ja) * | 2002-07-16 | 2004-02-19 | Fujitsu Ltd | 半導体装置および半導体集積回路 |
US6963082B2 (en) | 2002-09-27 | 2005-11-08 | Oki Electric Industry Co., Ltd. | Multi-chip package device including a semiconductor memory chip |
JP2004253031A (ja) * | 2003-02-19 | 2004-09-09 | Renesas Technology Corp | 半導体集積回路及びそのテスト方法 |
KR100575882B1 (ko) * | 2003-11-26 | 2006-05-03 | 주식회사 하이닉스반도체 | 번인 테스트용 내부 전압 발생 장치 |
-
2004
- 2004-09-13 KR KR1020040073069A patent/KR100626385B1/ko not_active IP Right Cessation
- 2004-12-01 US US11/001,343 patent/US7154790B2/en not_active Expired - Fee Related
-
2005
- 2005-09-02 JP JP2005255649A patent/JP5214846B2/ja not_active Expired - Fee Related
- 2005-09-13 DE DE102005045664A patent/DE102005045664B4/de not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2006093692A (ja) | 2006-04-06 |
KR20060024183A (ko) | 2006-03-16 |
US7154790B2 (en) | 2006-12-26 |
DE102005045664A1 (de) | 2006-03-30 |
KR100626385B1 (ko) | 2006-09-20 |
DE102005045664B4 (de) | 2009-08-06 |
US20060056248A1 (en) | 2006-03-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5214846B2 (ja) | 集積回路装置、半導体メモリ装置及びそれらの動作方法 | |
US11867751B2 (en) | Wafer level methods of testing semiconductor devices using internally-generated test enable signals | |
US7420831B2 (en) | Semiconductor chip and semiconductor chip package comprising semiconductor chip | |
EP0585870B1 (en) | Dynamic random access memory with voltage stress applying circuit | |
US8000159B2 (en) | Semiconductor memory device having memory block configuration | |
JPH0855497A (ja) | 半導体メモリ装置のバーンインテスト回路 | |
JP2008059653A (ja) | 半導体メモリおよびシステム | |
CN107492392B (zh) | 半导体存储器件及其操作方法 | |
JP6482690B1 (ja) | 半導体記憶装置 | |
KR20170036884A (ko) | 리페어 회로, 이를 이용한 반도체 장치 및 반도체 시스템 | |
US5986917A (en) | Wafer burn-in test circuit for a semiconductor memory device | |
US8149633B2 (en) | Semiconductor memory device | |
JP2005276426A (ja) | メモリモジュール | |
US11264113B2 (en) | Memory system and operating method thereof | |
JP2008010070A (ja) | 半導体記憶装置 | |
JP2007157282A (ja) | ウェハ・バーンイン・テスト方法、ウェハ・バーンイン・テスト装置及び半導体記憶装置 | |
JP2010129120A (ja) | 半導体メモリ、半導体メモリの動作方法およびシステム | |
KR100346829B1 (ko) | 패키지 테스트시 내부전원전압을 모니터링할 수 있는 테스트 회로 | |
JP2001250398A (ja) | ウェハレベルバーンイン回路を備えた半導体集積回路装置およびウェハレベルバーンイン回路の機能判定方法 | |
KR20180128668A (ko) | 반도체 장치, 테스트 방법 및 이를 포함하는 시스템 | |
US6553520B1 (en) | Integrated circuit devices with mode-selective external signal routing capabilities and methods of operation therefor | |
US7684269B2 (en) | Semiconductor memory device | |
JP5157584B2 (ja) | 半導体記憶装置、半導体記憶装置の製造方法およびシステム | |
JP2004199835A (ja) | 半導体記憶装置及びその試験方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080826 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120116 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120124 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120420 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120828 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121226 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20130111 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130129 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130228 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20160308 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |