CN107492392B - 半导体存储器件及其操作方法 - Google Patents

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Abstract

一种半导体存储器件包括：弱单元控制器，用于：编程弱单元信息，响应于初始化信号或写入结束信号而输出弱单元信息，以及每当输出弱单元信息时输出读取结束信号；存储单元阵列区域，其包括用于响应于行激活信号和列选择信号来储存数据的存储单元，并且包括用于储存弱单元信息的第一单元区域；信息传输控制电路，用于响应于初始化信号而基于通过使用读取结束信号产生的列计数信号来产生列地址，并且每当列计数信号达到预定值时产生行地址；行电路，用于使能行激活信号；以及列电路，用于通过解码列地址来输出列选择信号。

Description

半导体存储器件及其操作方法
相关申请的交叉引用
本申请要求2016年6月10日提交的申请号为10-2016-0072335的韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
本发明的示例性实施例涉及一种半导体设计技术，更具体地，涉及一种用于检测和筛选半导体存储器件的弱单元的工艺。
背景技术
半导体存储器件(诸如动态随机存取存储(DRAM)器件)的每个存储单元通常包括发挥开关作用的晶体管和储存表示数据的电荷的电容器。数据是为逻辑“1”的“高”电平还是为逻辑“0”的“低”电平，取决于在存储单元的电容器内是否有电荷，即，电容器的终端电压是高还是低。
数据的保留表示电荷累积在电容器中的状态。理论上，在这个状态不消耗电能。然而，由于储存在电容器中的电荷的初始数量因金属氧化物半导体(MOS)晶体管的PN结导致的泄漏电流而可以消失，所以在电容器中储存的数据可以丢失。为了防止数据丢失，存储单元的数据必须在数据丢失以前被读取以产生读取信息，然后电容器必须根据读取信息再充电，以保持电荷的初始数量。这个操作必须定期执行以保留数据，这被称为“刷新操作”。
每当刷新命令被从存储器控制器输入存储器件时，执行刷新操作。考虑存储器件的数据保留时间而每当经过预定时间时存储器控制器将刷新命令输入到存储器件。例如，当存储器件的数据保留时间是约64ms以及存储器件的所有存储单元只有在刷新命令被输入约8000次以后才可以都被刷新时，存储器控制器在约64ms内将刷新命令输入到存储器件约8000次。
此外，在测试存储器件的过程中，当在存储器件中包括的一些存储单元的数据保留时间没有超过预定参考时间时，包括这种存储单元的存储器件被当作不合格的存储器件，然后被抛弃。
当包括了其数据保留时间比预定参考时间短的存储单元(被称为“弱单元”)的存储器件被抛弃时，会出现成品率恶化的问题。此外，即使存储器件通过了测试，当在以后的时间出现弱单元时，存储器件内还可以发生错误。
此外，由于超过数千万的存储单元以高密度集成在一个芯片中，因而尽管制造工艺有进步，但仍较可能出现弱单元。如果对弱单元不执行精确的测试，则损坏存储器件的可靠性。
因为这个原因，研究人员和业界正在开发用于检测和筛选弱单元的各种工艺。
发明内容
本发明的实施例涉及一种可以将弱单元信息从非易失性存储器传输到存储单元区域的半导体存储器件，以及操作所述半导体存储器件的方法。
根据本发明的一个实施例，半导体存储器件包括：弱单元控制电路，适用于内部编程弱单元信息，响应于初始化信号或写入结束信号输出被编程的弱单元信息，以及每当输出所述弱单元信息时输出读取结束信号；存储单元阵列区域，所述存储单元阵列区域包括适用于响应于行激活信号和列选择信号来储存数据的存储单元，以及包括适用于储存从所述弱单元控制电路输出的所述弱单元信息的第一单元区域；信息传输控制电路，适用于响应于所述初始化信号而基于通过使用所述读取结束信号产生的列计数信号来产生列地址，以及每当所述列计数信号达到预定值时产生行地址；行电路，适用于通过解码所述行地址来使能所述行激活信号；以及列电路，适用于通过解码所述列地址来输出所述列选择信号。
所述弱单元控制电路可以基于K*M比特位单元输出所述被编程的弱单元信息，K和M是正整数，以及所述半导体存储器件还可以包括写入驱动器，所述写入驱动器用于响应于写入信号将从所述弱单元控制电路传输来的所述弱单元信息储存在所述第一单元区域内，以及在将所述弱单元信息储存在所述第一单元区域内以后，用于输出所述写入结束信号。
所述第一单元区域可以包括K个单元矩阵，K个单元矩阵中的每个单元矩阵通过M根数据线耦接至所述弱单元控制电路，以及当所述初始化信号使能时，响应于所述行激活信号和所述列选择信号，在所述写入驱动器中储存的K*M比特位单元的所述弱单元信息可以按M比特位被分配到所述K个单元矩阵并且储存在所述K个单元矩阵内。
所述第一单元区域可以包括虚设矩阵。
所述信息传输控制电路可以包括：列控制器，用于通过计数所述读取结束信号来产生所述列计数信号、每当所述列计数信号达到所述预定值时输出满计数信号、响应于选择信号而在所述列计数信号和外部输入的列地址之间选择一个、以及将选中的一个输出为所述列地址；以及行控制器，用于响应于所述初始化信号或所述满计数信号来产生行计数信号、在所述行计数信号和外部输入的行地址之间选择一个、以及将所述选中的一个输出为所述行地址。
所述列控制器可以包括：列计数单元，用于通过计数所述读取结束信号来产生所述列计数信号，以及每当所述列计数信号达到所述预定值时输出所述满计数信号；以及列地址选择单元，用于响应于所述选择信号而在所述列计数信号和所述外部输入的列地址之间选择一个，以及将选中的一个输出为所述列地址。
所述列计数单元可以响应于所述满计数信号而初始化所述列计数信号。
所述行控制器可以包括：行计数单元，用于每当输入所述初始化信号或所述满计数信号时产生所述行计数信号；以及行地址选择单元，用于响应于所述选择信号而在所述行计数信号和所述外部输入的行地址之间选择一个，以及将选中的一个输出为所述行地址。
所述信息传输控制单元还可以包括：选择信号发生器，用于产生所述选择信号，所述选择信号响应于所述初始化信号而使能、以及当所述满计数信号被计数的次数达到与字线的数量相对应的预定数量时禁止。
所述弱单元控制电路可以包括非易失性存储器。
所述存储单元阵列区域的所述存储单元可以包括易失性存储单元。
根据本发明的另一个实施例，半导体存储器件包括：弱单元控制电路，适用于：内部编程弱单元信息、响应于初始化信号或写入结束信号输出被编程的弱单元信息、以及每当输出所述弱单元信息时输出读取结束信号；列控制器，适用于：通过使用所述读取结束信号来产生列计数信号，以及将所述列计数信号输出为列地址；行控制器，适用于：当所述列计数信号达到预定值时，响应于所述初始化信号来产生行计数信号，以及将所述行计数信号输出为行地址；以及存储单元阵列区域，所述存储单元阵列区域包括第一单元区域，所述第一单元区域适用于基于所述行地址和所述列地址而储存从所述弱单元控制电路输出的弱单元信息。
所述弱单元控制电路可以基于K*M比特位单元输出所述被编程的弱单元信息，K和M是正整数，以及所述半导体存储器件还可以包括写入驱动器，所述写入驱动器用于响应于写入信号将从所述弱单元控制电路传输来的所述弱单元信息储存在所述第一单元区域内，以及在将所述弱单元信息储存在所述第一单元区域内以后，输出所述写入结束信号。
所述第一单元区域可以包括虚设矩阵。
所述列控制器可以包括：列计数单元，用于通过计数所述读取结束信号来产生所述列计数信号，以及每当所述列计数信号达到所述预定值时输出满计数信号，以及所述列计数单元用于响应于所述满计数信号来初始化所述列计数信号。
所述行控制器可以包括：行计数单元，用于每当输入所述初始化信号或所述满计数信号时产生所述行计数信号。
根据本发明的又另一个实施例，用于操作半导体存储器件的方法，所述半导体存储器件包括提供有K个单元矩阵的第一单元区域，每个所述单元矩阵通过M根数据线耦接至弱单元控制电路，所述方法包括：在启动操作期间，使能与行地址相对应的字线；在启动操作期间，在基于K*M比特位单元而从所述弱单元控制电路读取弱单元信息以后，输出读取结束信号；基于通过使用读取结束信号而产生的列计数信号来产生列地址、响应于与所述列地址相对应的列选择信号而在所述K个单元矩阵内以M比特位编程所述弱单元信息、以及使能写入结束信号；响应于所述写入结束信号而基于所述K*M比特位单元再次读取储存在所述弱单元控制电路中的所述弱单元信息，以及输出所述读取结束信号；以及重复下述操作而直到所述列计数信号达到预定值为止：基于通过使用所述读取结束信号而产生的所述列计数信号来产生所述列地址、响应于与所述列地址相对应的所述列选择信号而在所述K个单元矩阵内以M比特位编程所述弱单元信息、以及使能所述写入结束信号的操作，和响应于所述写入结束信号而基于K*M比特位单元再次读取储存在所述弱单元控制电路内的所述弱单元信息、以及输出所述读取结束信号的操作。
在所述启动操作期间使能与所述行地址相对应的所述字线可以包括：响应于初始化信号而产生所述行地址；使能与所述行地址相对应的第一字线；以及当所述列计数信号达到所述预定值时，禁止所述第一字线而使能第二字线。
基于通过使用所述读取结束信号而产生的所述列计数信号来产生所述列地址、响应于与所述列地址相对应的所述列选择信号而在所述K个单元矩阵内以M比特位编程所述弱单元信息、以及使能所述写入结束信号的操作可以包括：通过计数所述读取结束信号来产生所述列计数信号；基于所述列计数信号来产生所述列地址；以及当所述列计数信号达到所述预定值时输出所述满计数信号。
所述方法还可以包括响应于所述满计数信号而初始化所述列计数信号。
附图说明
图1是图示常规半导体存储器件的框图。
图2是图示根据本发明的一个实施例的半导体存储器件的框图。
图3是图示在图2中所示的弱单元信息储存区域的框图。
图4是图示在图3中所示的信息传输控制电路的框图。
图5是图示在图4所示的信息传输控制电路的操作的波形图。
图6是图示在图2所示的半导体存储器件的操作的波形图。
图7A到图7D图示在图6所示的半导体存储器件的操作。
图8是图示在图2所示的半导体存储器件的操作的流程图。
具体实施方式
下面将参照附图来更详细地描述本发明的各种实施例。然而，本发明可以以不同的形式来实施，而不应当被解释为仅限于本文中所阐述的实施例。相反地，这些实施例被提供以使得本公开将彻底且完整，并且将本发明的精神充分传达给本领域技术人员。贯穿本公开，相同的附图标记在本发明的各种附图和实施例中始终指代相同的部分。
通常，半导体存储器件将经过不同种类的弱单元检测试验以后检测出的弱单元的信息储存在半导体存储器件内部提供的非易失性存储器中，使得即使切断电源仍可以保留储存的数据。
如果在非易失性存储器中储存的弱单元信息被读取并且被用于在供应电源以后立刻执行的正常操作，则由于降低的可靠性，在该操作中错误可能发生。为了防止这样的错误发生，储存在非易失性存储器中的弱单元信息可以在启动操作期间被传输和储存在储存电路(诸如锁存器)中，然后在正常操作期间可以通过使用储存在存储电路中的弱单元信息来可选择地执行刷新操作。
下面，参考图1描述常规半导体存储器件的结构。常规半导体存储器的结构将集中于与刷新操作有关的结构上来描述。此外，通过以一个存储体为例来描述半导体存储器件。
图1是图示常规半导体存储器件10的框图。
参考图1，半导体存储器件10包括存储单元阵列区域12、行电路14、列电路16、数据输入/输出电路18、非易失性存储器20、弱单元信息储存电路22以及刷新控制电路24。
存储单元阵列区域12可以包括用于储存数据的存储单元。存储单元可以通过字线WL耦接至行电路14，并且通过位线BL耦接至列电路16。在此，存储单元阵列区域12可以包括正常单元区域(未示出)和冗余单元区域(未示出)。当在正常单元区域检测到故障单元(为修复目标存储单元)时，耦接至修复目标存储单元的正常字线可以被设置在冗余单元区域中的冗余字线来代替，这被称为修复操作。在此将省略修复操作的详细描述。
行电路14可以响应于行激活信号RACT而将与从刷新控制电路24输出的目标行地址ATROW相对应的字线WL使能。
列电路16可以通过解码列地址YADD来产生用于访问特殊位线BL的数据的列选择信号YI。
数据输入/输出电路18可以包括感测放大器IOSA和写入驱动器WD。在读取操作期间，感测放大器IOSA响应于读取信号RD将从基于列地址YADD选择的位线BL传输来的数据输出到DQ焊盘。在写入操作期间，写入驱动器WD响应于写入信号WT将从DQ焊盘输入的数据传输并存储到与列地址YADD相对应的位线BL。
非易失性存储器20可以包括用于编程弱单元信息的多个熔丝(未示出)。非易失性存储器20可以响应于启动信号BOOTUP将被编程的弱单元信息INF_W1输出到弱单元信息储存电路22。弱单元信息储存电路22可以储存从非易失性存储器20传输来的弱单元信息INF_W1，并且将储存的弱单元信息INF_W2输出到刷新控制电路24。
刷新控制电路24可以选择行地址XADD或通过计数刷新信号REF产生的刷新地址，并且输出目标行地址ATROW。在刷新操作期间，刷新控制电路24可以选择通过计数刷新信号REF产生的刷新地址，并且将选中的刷新地址作为目标行地址ATROW输出。在此，刷新控制电路24可以以这种使得耦接至弱单元的字线的刷新周期基于弱单元信息INF_W2来被控制的方式来可选择地输出目标行地址ATROW。
在此，存储在非易失性存储器20中的弱单元信息INF_W1不直接使用，而是将弱单元信息INF_W1移动到弱单元信息储存电路22并储存在弱单元信息储存电路22内，然后使用。由于非易失性存储器20以阵列形式来形成，因此需要预定时间来调用在非易失性存储器20内部的数据。由于不能从非易失性存储器20中立即调用数据，所以立即使用储存在非易失性存储器20中的数据执行刷新操作是不可能的。因此，执行将储存在非易失性存储器20中的弱单元信息INF_W1传输到并储存在弱单元信息储存电路22内的启动操作，然后在执行启动操作以后，可以使用在弱单元信息储存电路22中储存的弱单元信息INF_W2来执行刷新操作。
此外，随着半导体存储器件的容量增加，弱单元的数量也增加了。这增加了以弱单元信息编程的非易失性存储器20和弱单元信息存储电路22的容量。结果，在半导体存储器件中被设置在弱单元信息储存电路22内部的单元锁存器所占用的面积也增加了。
此后，根据本发明的一个实施例，通过将存储单元阵列区域的一部分(诸如，虚设单元区域)用作弱单元信息存储电路来描述在不改变现有结构的情况下减少电路面积的方法。
图2是图示根据本发明的一个实施例的半导体存储器件100的框图。图2示出了半导体存储器件包括一个存储体、以及13比特位预设行地址XADD<0:12>和7比特位预设列地址YADD<0:6>被输入的情况。
参考图2，半导体存储器件100包括存储单元阵列区域110、行电路120、列电路130、数据输入/输出电路140、非易失性存储器150、信息传输控制电路160以及刷新控制电路170。
尽管在附图中未示出，半导体存储器件100还可以包括命令解码器(未示出)和激活信号发生器(未示出)。命令解码器可以响应于时钟信号CLK通过解码外部命令RST、/CS、/RAS、/CAS和/WE来产生刷新信号REF、写入信号WT、读取信号RD、激活信号ACT以及预充电信号PCG。激活信号发生器可以响应于激活信号ACT和预充电信号PCG来产生行激活信号RACT。半导体存储器件100还可以包括缓冲外部地址ADD并输出预设行地址XADD<0:12>和预设列地址YADD<0:6>的地址缓冲器(未示出)。
存储单元阵列区域110可以包括多个单元矩阵，其中每个单元矩阵包括用于储存数据的多个存储单元。存储单元可以通过字线WL耦接至行电路120，并且通过位线BL耦接至列电路130。可以将数据储存在基于从行电路120传输来的字线使能信号WL<1:M>和从列电路130传输来的列选择信号YI<1:128>所选择的存储单元中。根据本发明的一个实施例，存储单元阵列区域110可以包括易失性存储单元。根据本发明的另一个实施例，存储单元阵列区域110可以包括动态随机存取存储器(DRAM)的存储单元。
根据本发明的实施例，存储单元阵列区域110的一部分可以留作储存从非易失性存储器150读取的弱单元信息INF_W1的弱单元信息储存区域112。即，存储单元阵列区域110的一部分可以被分配作为用于储存从非易失性存储器150读取的弱单元信息INF_W1的弱单元信息储存区域112，而存储单元阵列区域110的其它部分可以被分配作为用于在正常操作期间储存数据的正常存储单元区域。根据本发明的另一个实施例，存储单元阵列区域110的虚设矩阵或虚设单元区域可以被分配用于弱单元信息储存区域112。
非易失性存储器150可以由弱单元控制电路形成，弱单元控制电路被提供用于编程弱单元信息INF_W1的多个熔丝(未示出)。非易失性存储器150可以响应于启动信号BOOTUP来开始用于读取被编程的弱单元信息INF_W1的读取操作。当启动信号BOOTUP使能时，非易失性存储器150可以基于K*m比特位单元读取被编程的弱单元信息INF_W1，然后响应于写入结束信号WT_END而基于K*m比特位单元依次读取弱单元信息INF_W1。此外，每当基于K*m比特位单元读取弱单元信息INF_W1的读取操作完成时，非易失性存储器150可以输出读取结束信号ARE_RD_DONE。在此，“K”是在存储单元阵列区域110的弱单元信息储存区域112中包括的单元矩阵的数量，而“M”是被分配给K个单元矩阵的每个单元矩阵的数据线的数量。下面，弱单元信息储存区域112包括8个单元矩阵，而8个单元矩阵的每个单元矩阵被分配给8根数据线，然而单元矩阵和数据线的数量不是每个限制为8。即，基于64比特位单元从非易失性存储器150依次输出弱单元信息INF_W1的情况是作为示例被提供的。
根据本发明的实施例，非易失性存储器150可以是从阵列电熔丝(ARE)电路、激光熔丝电路、NAND快闪存储器、NOR快闪存储器、磁性随机存取存储器(MRAM)、自旋转移力矩磁性随机存取存储器(STT-MRAM)、电阻式随机存取存储器(ReRAM)以及相变随机存取存储器(PC RAM)中选中的一个非易失性存储器。
尽管图2描述了非易失性存储器150包括用于编程弱单元信息INF_W1的多个熔丝(未示出)，本发明的范围并不仅限于此。根据本发明的另一个实施例，非易失性存储器150可以是能接收和储存来自外部测试设备的弱单元信息的电路。
行电路120可以响应于行激活信号RACT而产生字线使能信号WL<1:M>，用于将与从刷新控制电路170输出的目标行地址ATROW相对应的字线WL使能。
列电路130可以通过解码列地址YADD_F<0:6>来产生用于访问预定的位线BL的数据的列选择信号YI<1:128>。
数据输入/输出电路140可以包括感测放大器IOSA和写入驱动器WD。在读取操作期间，感测放大器IOSA响应于读取信号RD将从基于列地址YADD_F<0:6>选中的位线BL传输来的数据输出到DQ焊盘。在写入操作期间，写入驱动器WD响应于写入信号WT将从DQ焊盘输入的数据传输并储存到与列地址YADD_F<0:6>相对应的位线BL。
在启动操作期间，根据本发明的一个实施例的写入驱动器WD可以响应于写入信号WT而储存基于64比特位单元从非易失性存储器150读取的弱单元信息INF_W1，并且在储存弱单元信息INF_W1以后，写入驱动器WD可以输出写入结束信号WT_END。因此，在启动操作期间，从非易失性存储器150读出的弱单元信息INF_W1可以被储存在弱单元信息储存区域112的基于字线使能信号WL<1:M>和列选择信号YI<1:128>选中的存储单元中。
信息传输控制电路160可以响应于启动信号BOOTUP而基于列计数信号产生列地址YADD_F<0:6>，所述列计数信号是通过计数从非易失性存储器150输出的读取结束信号ARE_RD_DONE来产生的。每当列计数信号达到预定值(例如，最大值)时，信息传输控制电路160可以产生行地址XADD_F<0:12>。
刷新控制电路170可以在行地址XADD_F<0:12>和通过计数刷新信号REF产生的刷新地址之间选择一个地址，然后将选中的地址输出为目标行地址ATROW<0:12>。当执行非刷新操作的操作时，刷新控制电路170可以选择行地址XADD_F<0:12>，并将其输出为目标行地址ATROW<0:12>。此外，在刷新操作期间，刷新控制电路170可以选择通过计数刷新信号REF产生的刷新地址，并将其输出为目标行地址ATROW<0:12>。在此，刷新控制电路170可以以这种使得耦接至弱单元的字线的刷新周期可以基于储存在弱单元信息储存区域112中的弱单元信息INF_W2来被控制的方式来可选择地输出目标行地址ATROW<0:12>。
如上所述，在启动操作期间，半导体存储器件100可以将在非易失性存储器150中编程的弱单元信息INF_W1传输并储存到存储单元阵列区域110的可以是弱单元信息储存区域112的部分，然后通过使用储存在弱单元信息储存区域112中的弱单元信息来可选择地执行刷新操作。具体地，半导体存储器件100可以通过将存储单元阵列区域110内的虚设矩阵或虚设单元区域用作弱单元信息储存区域112而在不改变现有结构的情况下使得用于储存电路(诸如锁存器)以及用于产生与储存电路相关的控制信号的电路的区域减小。
下面，将参考附图详细描述实现本发明的概念和精神的半导体存储器件100的特征结构。
图3是图示在图2中所示的弱单元信息储存区域112的框图。
参考图3，图示的存储单元阵列区域110的弱单元信息储存区域112是放大的。在此，假定弱单元信息储存区域112包括8个单元矩阵(MAT)。
当启动信号BOOTUP使能时，非易失性存储器150可以将被编程的弱单元信息INF_W1基于64比特位单元输出到全局数据输入/输出线GIO<0:63>，然后响应于写入结束信号WT_END将弱单元信息INF_W1基于64比特位单元依次地输出到全局数据输入/输出线GIO<0:63>。每当将64比特位单元的弱单元信息INF_W1输出到全局数据输入/输出线GIO<0:63>时，非易失性存储器150可以输出读取结束信号ARE_RD_DONE。
信息传输控制电路160可以响应于启动信号BOOTUP而基于列计数信号来产生列地址YADD_F<0:6>，所述列计数信号是通过计数从非易失性存储器150输出的读取结束信号ARE_RD_DONE来产生的。每当列计数信号达到预定值(例如，最大值)时，信息传输控制电路160可以产生行地址XADD_F<0:12>。
刷新控制电路170(见图2)可以选择行地址XADD_F<0:12>并将其输出为目标行地址ATROW<0:12>。行电路120可以响应于行激活信号RACT产生字线使能信号WL<1:M>，所述字线使能信号WL<1:M>用于将与从刷新控制电路170输出的目标行地址ATROW<0:12>相对应的字线WL使能。列电路130可以通过解码列地址YADD_F<0:6>来产生用于访问预定位线BL的数据的列选择信号YI<1:128>。
在启动操作期间，数据输入/输出电路140的写入驱动器WD可以响应于写入信号WT而将基于64比特位单元从非易失性存储器150传输到全局数据输入/输出线GIO<0:63>的弱单元信息INF_W1储存在弱单元信息储存区域112内，以及在储存弱单元信息INF_W1以后，写入驱动器WD可以输出写入结束信号WT_END。
因此，在启动操作期间，从非易失性存储器150读出的弱单元信息INF_W1可以被储存在弱单元信息储存区域112的基于字线使能信号WL<1:M>和列选择信号YI<1:128>选中的存储单元内。
图4是图示在图3中所示的信息传输控制电路160的框图。
参考图4，信息传输控制电路160可以包括列控制器210和行控制器220。
列控制器210可以通过计数从非易失性存储器150输出的读取结束信号ARE_RD_DONE来产生列计数信号COUT<0:6>。列控制器210可以响应于选择信号SEL通过选择列计数信号COUT<0:6>或预设列地址YADD<0:6>来将选中的一个输出为列地址YADD_F<0:6>。在此，每当列计数信号COUT<0:6>达到预定值(例如，128)时，列控制器210可以输出满计数信号C_FULL。
行控制器220可以响应于启动信号BOOTUP或满计数信号C_FULL来产生行计数信号ROUT<0:12>。行控制器220可以响应于选择信号SEL而在行计数信号ROUT<0:12>和预设行地址XADD<0:12>之间选择一个，并将选中的一个输出为行地址XADD_F<0:12>。
信息传输控制电路160还可以包括产生选择信号SEL的选择信号发生器230。选择信号发生器230可以产生响应于启动信号BOOTUP而使能以及当满计数信号C_FULL被使能的次数达到与字线的数量(例如M)相对应的预定数量时禁止的选择信号SEL。尽管在图4中描述了通过包括在信息传输控制电路160中的选择信号发生器230来产生选择信号SEL，但是本发明的范围并不仅限于此。根据本发明的一个实施例，可以从外部控制器(未示出)直接传输选择信号SEL。
具体地，列控制器210可以包括列计数单元212和列地址选择单元214。列计数单元212可以通过计数读取结束信号ARE_RD_DONE来产生列计数信号COUT<0:6>，并且每当列计数信号COUT<0:6>达到预定值(例如，128)时输出满计数信号C_FULL。列计数单元212可以响应于满计数信号C_FULL来初始化列计数信号COUT<0:6>。列地址选择单元214可以响应于选择信号SEL而在列计数信号COUT<0:6>和预设列地址YADD<0:6>之间选择一个，并且将选中的一个输出为列地址YADD<0:6>。
行控制器220可以包括逻辑门单元222、行计数单元224和行地址选择单元226。逻辑门单元222可以通过接收启动信号BOOTUP和满计数信号C_FULL来执行或(OR)操作。根据本发明的一个实施例，逻辑门单元222可以是或(OR)门。行计数单元224可以通过计数逻辑门单元222的输出来产生行计数信号ROUT<0:12>。行地址选择单元226可以响应于选择信号SEL而在行计数信号ROUT<0:12>和预设行地址XADD<0:12>之间选择一个，并且将选中的一个输出为行地址XADD_F<0:12>。
图5是图示图4所示的信息传输控制电路160的操作的波形图。
参考图5，当启动信号BOOTUP使能时，选择信号发生器230使能选择信号SEL。行控制器220的行计数单元224响应于启动信号BOOTUP产生“0000000000001”的行计数信号ROUT<0:12>。行地址选择单元226响应于选择信号SEL来选择行计数信号ROUT<0:12>，并将其输出为行地址XADD_F<0:12>。
在启动信号BOOTUP使能以后，每当从非易失性存储器150输入读取结束信号ARE_RD_DONE时，列控制器210的列计数单元212通过计数读取结束信号ARE_RD_DONE来产生列计数信号COUT<0:6>。列地址选择单元214响应于选择信号SEL来选择列计数信号COUT<0:6>，并且将其输出为列地址YADD_F<0:6>。
随后，当列计数信号COUT<0:6>达到预定值(例如，128)时，列计数单元212使能并且输出满计数信号C_FULL。列计数单元212响应于满计数信号C_FULL而初始化列计数信号COUT<0:6>。行计数单元224通过计数满计数信号C_FULL来产生“0000000000010”的行计数信号ROUT<0:12>，并且行地址选择单元226将行计数信号ROUT<0:12>输出为行地址XADD_F<0:12>。
在执行上述过程M次以后，当满计数信号C_FULL被使能的次数达到与字线的数量(例如M)相对应的预定次数时，选择信号发生器230可以禁止选择信号SEL。
基于通过上述过程产生的行地址XADD_F<0:12>和列地址YADD_F<0:6>，在非易失性存储器150中被编程的弱单元信息INF_W1可以被储存在弱单元信息储存区域112。
下面，参考图2到图7D来描述根据本发明的一个实施例的半导体存储器件100的操作。
图6是图示图2所示的半导体存储器件100的操作的波形图。图7A到图7D图示图6所示的半导体存储器件100的操作。
参考图6，当启动信号BOOTUP使能时，非易失性存储器150开始用于读取被编程的弱单元信息INF_W1的读取操作。即，非易失性存储器150内部使能读取开始信号ARE_RD_START，并且基于64比特位单元输出被编程的弱单元信息INF_W1。响应于启动信号BOOTUP，行控制器220将行计数信号ROUT<0:12>输出为行地址XADD_F<0:12>。因此，刷新控制单元170选择行地址XADD_F<0:12>，并且将其输出为目标行地址ATROW<0:12>。行电路120响应于行激活信号RACT而使能与目标行地址ATROW<0:12>相对应的第一字线使能信号WL<1>。
随后，当读取64比特位单元的弱单元信息INF_W1的读取操作完成时，非易失性存储器150使能并且输出读取结束信号ARE_RD_DONE。列控制器210通过计数读取结束信号ARE_RD_DONE来产生列计数信号COUT<0:6>，并且将产生的列计数信号COUT<0:6>输出为列地址YADD_F<0:6>。列电路130通过解码列地址YADD_F<0:6>使能第一列选择信号YI<1>。数据输入/输出电路140的写入驱动器WD将从非易失性存储器中传输来的64比特位单元的弱单元信息INF_W1储存在弱单元信息储存区域112内。在弱单元信息INF_W1储存在弱单元信息储存区域112内以后，写入驱动器WD可以输出写入结束信号WT_END。(①操作)
图7A示出将从非易失性存储器150中输出的64比特位单元的弱单元信息INF_W1储存在基于第一字线使能信号WL＜1＞和第一列选择信号YI<1>选择的存储单元中的操作。由于弱单元信息储存区域112包括8个单元矩阵，所以64比特位单元的弱单元信息INF_W1通过全局数据输入/输出线GIO<0:63>来传输并且作为8比特位数据被储存在每个单元矩阵中。
随后，非易失性存储器150可以响应于写入结束信号WT_END而内部使能读取开始信号ARE_RD_START，并相应地基于64比特位单元输出被编程的弱单元信息INF_W1。在读取操作完成以后，非易失性存储器150使能并输出读取结束信号ARE_RD_DONE。列控制器210通过再次计数读取结束信号ARE_RD_DONE来再次产生列计数信号COUT<0:6>，并且将产生的列计数信号COUT<0:6>输出为列地址YADD_F<0:6>。列电路130通过解码列地址YADD_F<0:6>来使能第二列选择信号YI<2>。数据输入/输出电路140的写入驱动器WD将64比特位单元的弱单元信息INF_W1储存在弱单元信息储存区域112内。在4弱单元信息INF_W1储存在弱单元信息储存区域112内以后，写入驱动器WD可以输出写入结束信号WT_END。(②操作)
图7B示出用于将从非易失性存储器150输出的64比特位单元的弱单元信息INF_W1储存在基于第一字线使能信号WL<1>和第二列选择信号YI<2>选择的存储单元中的操作。
可以重复执行上述操作(②操作)直到最后的列选择信号YI<128>被使能为止。(③操作)图7C示出用于将从非易失性存储器150输出的64比特位单元的弱单元信息INF_W1储存在基于第一字线使能信号WL<1>和第128列选择信号YI<128>选择的存储单元中的操作。
在③操作完成以后，针对第一字线的写入操作结束，针对第二字线的写入操作开始。即，当列计数信号COUT<0:6>达到128时，列控制器210输出满计数信号C_FULL并且初始化列计数信号COUT<0:6>。行控制器220响应于满计数信号C_FULL产生行地址XADD_F<0:12>。结果，第一字线使能信号WL<1>可以被禁止而第二字线使能信号WL<2>可以被使能。
随后，当读取结束信号ARE_RD_DONE使能时，列控制器210再次计数读取结束信号ARE_RD_DONE，并且输出列地址YADD_F<0:6>。列电路130使能第一列选择信号YI<1>。数据输入/输出电路140的写入驱动器WD将64比特位单元的弱单元信息INF_W1储存在弱单元信息储存区域112。在弱单元信息INF_W1储存在弱单元信息储存区域112以后，写入驱动器WD可以输出写入结束信号WT_END。(④操作)
图7D示出用于将从非易失性存储器150输出的64比特位单元的弱单元信息INF_W1储存在基于第二字线使能信号WL<2>和第一列选择信号YI<1>选择的存储单元中的操作。
可以重复执行上述操作直到从非易失性存储器150输出的64比特位单元的弱单元信息INF_W1储存在基于最后的字线使能信号WL<M>和最后的列选择信号YI<128>选择的存储单元中。在完成所有的储存操作以后，当满计数信号C_FULL被使能的次数达到与字线的数量(即M)相对应的预定数量时，选择信号SEL可以被禁止而且将从非易失性存储器150输出的被编程的弱单元信息INF_W1储存在弱单元信息储存区域112内的操作可以结束。
图8是图示在图2所示的半导体存储器件100的操作的流程图。
参考图8，在步骤S810，使能启动信号BOOTUP，然后在步骤S820非易失性存储器150开始读取被编程的弱单元信息INF_W1的读取操作。即，非易失性存储器150可以内部使能读取开始信号ARE_RD_START，然后因此基于64比特位单元输出被编程的弱单元信息INF_W1。响应于启动信号BOOTUP，行控制器220将行计数信号ROUT<0:12>输出为行地址XADD_F<0:12>，因此在步骤S830使能第一字线使能信号WL<1>。
随后，在步骤S840，将基于64比特位单元从非易失性存储器150输出的弱单元信息INF_W1储存在基于被使能的字线使能信号和通过顺序地使能列选择信号YI<1:128>的被使能的列选择信号所选择的存储单元中的操作。
具体地，在步骤S841，当基于64比特位单元读取弱单元信息INF_W1的读取操作完成时，非易失性存储器150使能读取结束信号ARE_RD_DONE，然后输出被使能的读取结束信号ARE_RD_DONE。在步骤S842，列控制器210通过计数读取结束信号ARE_RD_DONE来产生列计数信号COUT<0:6>，并且将产生的列计数信号COUT<0:6>输出为列地址YADD_F<0:6>。作为步骤S842的结果，第一列选择信号YI<1>使能。在步骤S844，数据输入/输出电路140的写入驱动器WD将从非易失性存储器150传输来的64比特位单元的弱单元信息INF_W1储存在弱单元信息储存区域112内。在弱单元信息INF_W1储存在弱单元信息储存区域112内以后，写入驱动器WD可以输出写入结束信号WT_END。随后，在步骤S845，非易失性存储器150可以响应于写入结束信号WT_END而内部使能读取开始信号ARE_RD_START，然后因此再次基于64比特位单元读取被编程的弱单元信息INF_W1。
重复步骤S840(包括步骤S841、S842、S843、S844和S845)的操作直到最后的列选择信号YI<128>使能(步骤S843)。
当最后的列选择信号YI<128>使能(在步骤S843中“是”)时，在步骤S860针对下一个字线的写入操作开始。即，当列计数信号COUT<0:6>达到128时，列控制器210输出满计数信号C_FULL并且初始化列计数信号COUT<0:6>。行控制器220响应于满计数信号C_FULL产生行地址XADD_F<0:12>。因此，第一字线使能信号WL<1>被禁止，而第二字线使能信号WL<2>可以被使能。
可以重复执行步骤S840到步骤S860的上述操作直到最后的字线使能(S850)。当最后的字线使能(在步骤S850中“是”)(这表示满计数信号C_FULL被使能的次数达到与字线的数量(例如M)相对应的预定数量)时，将在非易失性存储器150中被编程的弱单元信息INF_W1储存在弱单元信息储存区域112内的操作可以结束。
根据本发明的实施例，半导体存储器件可以具有减少的用于储存弱单元信息的电路的区域。
根据本发明的实施例，半导体存储器件可以通过将弱单元信息从非易失性存储器传输到存储单元区域以及基于储存的弱单元信息可选择地执行刷新操作来保证芯片的可靠性。
根据本发明的实施例，在启动操作期间，被编程在非易失性存储器中的弱单元信息INF_W1被传输到并且被储存在存储单元区域的一部分内，然后基于储存在存储单元区域的一部分内的弱单元信息INF_W1可选择地执行刷新操作。以这种方式，在不改变现有结构的情况下，可以减少储存电路(诸如现有的锁存器)的面积以及用于产生与储存电路相关的控制信号的电路的面积。
此外，本发明的上述实施例中所示的逻辑门和晶体管可以根据输入信号的极性以他们的设置和种类来不同地实现。
虽然已经就特定的实施例对本发明进行了描述，但是对本领域技术人员明显的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以做出各种改变和修改。

Claims (20)

1.一种半导体存储器件，包括：
弱单元控制电路，适用于：内部编程弱单元信息、响应于初始化信号或写入结束信号输出被编程的弱单元信息、以及每当输出所述弱单元信息时输出读取结束信号；
存储单元阵列区域，所述存储单元阵列区域包括适用于响应于行激活信号和列选择信号来储存数据的存储单元，以及包括适用于储存从所述弱单元控制电路输出的所述弱单元信息的第一单元区域；
信息传输控制电路，适用于：响应于所述初始化信号，基于通过使用所述读取结束信号而产生的列计数信号来产生列地址、以及每当所述列计数信号达到预定值时产生行地址；
行电路，适用于：通过解码所述行地址来使能所述行激活信号；以及
列电路，适用于：通过解码所述列地址来输出所述列选择信号。
2.如权利要求1所述的半导体存储器件，
其中，所述弱单元控制电路基于K*M比特位单元输出所述被编程的弱单元信息，K和M是正整数，
还包括：
写入驱动器，其用于响应于写入信号将从所述弱单元控制电路传输来的所述弱单元信息储存在所述第一单元区域内，以及在将所述弱单元信息储存在所述第一单元区域内以后，用于输出所述写入结束信号。
3.如权利要求2所述的半导体存储器件，其中，所述第一单元区域包括K个单元矩阵，所述K个单元矩阵中的每个单元矩阵通过M根数据线耦接至所述弱单元控制电路，以及
当所述初始化信号使能时，响应于所述行激活信号和所述列选择信号，在所述写入驱动器中储存的K*M比特位单元的所述弱单元信息按M比特位被分配到所述K个单元矩阵并且储存在所述K个单元矩阵内。
4.如权利要求1所述的半导体存储器件，其中，所述第一单元区域包括虚设矩阵。
5.如权利要求1所述的半导体存储器件，其中，所述信息传输控制电路包括：
列控制器，用于：通过计数所述读取结束信号来产生所述列计数信号、每当所述列计数信号达到所述预定值时输出满计数信号、响应于选择信号而在所述列计数信号和外部输入的列地址之间选择一个、以及将选中的一个输出为所述列地址；以及
行控制器，用于：响应于所述初始化信号或所述满计数信号来产生行计数信号、在所述行计数信号和外部输入的行地址之间选择一个、以及将选中的一个输出为所述行地址。
6.如权利要求5所述的半导体存储器件，其中，所述列控制器包括：
列计数单元，用于：通过计数所述读取结束信号来产生所述列计数信号，以及每当所述列计数信号达到所述预定值时输出所述满计数信号；以及
列地址选择单元，用于：响应于所述选择信号而在所述列计数信号和所述外部输入的列地址之间选择一个，以及将选中的一个输出为所述列地址。
7.如权利要求6所述的半导体存储器件，其中，所述列计数单元响应于所述满计数信号而初始化所述列计数信号。
8.如权利要求5所述的半导体存储器件，其中，所述行控制器包括：
行计数单元，用于每当输入所述初始化信号或所述满计数信号时产生所述行计数信号；以及
行地址选择单元，用于响应于所述选择信号而在所述行计数信号和所述外部输入的行地址之间选择一个，以及将选中的一个输出为所述行地址。
9.如权利要求5所述的半导体存储器件，其中，所述信息传输控制单元还包括：
选择信号发生器，用于产生所述选择信号，所述选择信号响应于所述初始化信号而使能、以及当所述满计数信号被计数的次数达到与字线的数量相对应的预定数量时禁止。
10.如权利要求1所述的半导体存储器件，其中，所述弱单元控制电路包括非易失性存储器。
11.如权利要求1所述的半导体存储器件，其中，所述存储单元阵列区域的所述存储单元包括易失性存储单元。
12.一种半导体存储器件，包括：
弱单元控制电路，适用于：内部编程弱单元信息、响应于初始化信号或写入结束信号输出被编程的弱单元信息、以及每当输出所述弱单元信息时输出读取结束信号；
列控制器，适用于：通过使用所述读取结束信号来产生列计数信号，以及将所述列计数信号输出为列地址；
行控制器，适用于：当所述列计数信号达到预定值时，响应于所述初始化信号来产生行计数信号，以及将所述行计数信号输出为行地址；以及
存储单元阵列区域，所述存储单元阵列区域包括第一单元区域，所述第一单元区域适用于基于所述行地址和所述列地址而储存从所述弱单元控制电路输出的弱单元信息。
13.如权利要求12所述的半导体存储器件，
其中，所述弱单元控制电路基于K*M比特位单元输出所述被编程的弱单元信息，K和M是正整数，
还包括：
写入驱动器，所述写入驱动器用于：响应于写入信号将从所述弱单元控制电路传输来的所述弱单元信息储存在所述第一单元区域内，以及在将所述弱单元信息储存在所述第一单元区域内以后，输出所述写入结束信号。
14.如权利要求12所述的半导体存储器件，其中，所述第一单元区域包括虚设矩阵。
15.如权利要求12所述的半导体存储器件，其中，所述列控制器包括：
列计数单元，用于：通过计数所述读取结束信号来产生所述列计数信号，以及每当所述列计数信号达到所述预定值时输出满计数信号，以及
所述列计数单元用于响应于所述满计数信号而初始化所述列计数信号。
16.如权利要求15所述的半导体存储器件，其中，所述行控制器包括：
行计数单元，用于每当输入所述初始化信号或所述满计数信号时产生所述行计数信号。
17.一种用于操作半导体存储器件的方法，所述半导体存储器件包括提供有K个单元矩阵的第一单元区域，每个所述单元矩阵通过M根数据线耦接至弱单元控制电路，所述方法包括：
在启动操作期间，使能与行地址相对应的字线；
在启动操作期间，在基于K*M比特位单元而从所述弱单元控制电路读取弱单元信息以后，输出读取结束信号；
基于通过使用读取结束信号而产生的列计数信号来产生列地址、响应于与所述列地址相对应的列选择信号而在所述K个单元矩阵内以M比特位编程所述弱单元信息、以及使能写入结束信号；
响应于所述写入结束信号而基于K*M比特位单元再次读取储存在所述弱单元控制电路中的所述弱单元信息，以及输出所述读取结束信号；以及
重复下述操作而直到所述列计数信号达到预定值为止：基于通过使用所述读取结束信号而产生的所述列计数信号来产生所述列地址、响应于与所述列地址相对应的所述列选择信号而在所述K个单元矩阵内以M比特位编程所述弱单元信息、以及使能所述写入结束信号的操作，和响应于所述写入结束信号而基于K*M比特位单元再次读取储存在所述弱单元控制电路内的所述弱单元信息、以及输出所述读取结束信号的操作。
18.如权利要求17所述的方法，其中，在所述启动操作期间使能与所述行地址相对应的所述字线包括：
响应于初始化信号而产生所述行地址；
使能与所述行地址相对应的第一字线；以及
当所述列计数信号达到所述预定值时，禁止所述第一字线而使能第二字线。
19.如权利要求17所述的方法，其中，基于通过使用所述读取结束信号而产生的所述列计数信号来产生所述列地址、响应于与所述列地址相对应的所述列选择信号而在所述K个单元矩阵内以M比特位编程所述弱单元信息、以及使能所述写入结束信号的操作包括：
通过计数所述读取结束信号来产生所述列计数信号；
基于所述列计数信号来产生所述列地址；以及
当所述列计数信号达到所述预定值时输出满计数信号。
20.如权利要求19所述的方法，还包括：
响应于所述满计数信号而初始化所述列计数信号。
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