KR20170139852A - 반도체 메모리 장치 및 그의 동작 방법 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 메모리 장치는, 내부에 위크 셀 정보를 프로그램하고, 초기화 신호 혹은 저장 종료 신호에 응답하여 프로그램 된 위크 셀 정보를 K*M 비트 단위로 출력하고, 상기 K*M 비트 단위의 위크 셀 정보가 출력될 때마다 독출 완료 신호를 출력하는 위크 셀 회로 제어부; 로우 활성화 신호 및 컬럼 선택 신호에 응답하여 데이터를 저장하는 메모리 셀들을 포함하며, 상기 위크 셀 회로 제어부로부터 출력되는 상기 K*M 비트 단위의 위크 셀 정보를 저장하기 위한 제 1 셀 영역이 할당된 메모리 어레이 영역; 상기 독출 완료 신호를 카운팅하여 생성되는 컬럼 카운팅 신호를 토대로 컬럼 어드레스를 생성하고, 상기 초기화 신호에 응답하여, 상기 컬럼 카운팅 신호가 특정 값에 도달할 때마다 로우 어드레스를 생성하는 정보 전송 제어부; 상기 로우 어드레스를 디코딩하여 상기 로우 활성화 신호를 활성화시키는 로우 회로; 및 상기 컬럼 어드레스를 디코딩하여 상기 컬럼 선택 신호를 출력하는 컬럼 회로를 포함할 수 있다.

Description

반도체 메모리 장치 및 그의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 특허문헌은 반도체 설계 기술에 관한 것으로, 구체적으로는 반도체 메모리 장치의 위크 셀 정보를 전송하는 방법에 관한 것이다.
일반적으로 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 장치의 메모리 셀은 스위치 역할을 하는 트랜지스터와 전하(데이터)를 저장하는 캐패시터로 구성되어 있다. 메모리 셀 내의 캐패시터에 전하가 있는가 없는가에 따라, 즉, 캐패시터의 단자 전압이 높은가 낮은가에 따라 데이터의 '하이'(논리 1), '로우'(논리 0)를 구분한다.
데이터의 보관은 캐패시터에 전하가 축적된 형태로 되어 있는 것이므로 원리적으로는 전력의 소비가 없다. 그러나, MOS트랜지스터의 PN결합 등에 의한 누설 전류가 있어서 캐패시터에 저장된 초기의 전하량이 소멸 되므로 데이터가 소실될 수 있다. 이를 방지하기 위해서 데이터를 잃어버리기 전에 메모리 셀 내의 데이터를 읽어서 그 읽어낸 정보에 맞추어 다시금 정상적인 전하량을 재충전해 주어야 한다. 이러한 동작이 주기적으로 반복되어야 데이터의 기억이 유지되는데, 이러한 셀 전하의 재충전 과정을 리프레쉬(refresh) 동작이라 한다.
리프레쉬 동작은 메모리 컨트롤러로부터 메모리로 리프레쉬 커맨드가 입력될 때마다 수행되는데, 메모리 콘트롤러는 메모리의 데이터 유지 시간(data retention time)을 고려해 일정 시간마다 메모리로 리프레쉬 커맨드를 입력한다. 예를 들어, 메모리의 데이터 유지 시간(data retention time)이 64ms이고, 리프레쉬 커맨드가 8000번 입력되어야 메모리 내부의 전체 메모리 셀이 리프레쉬 될 수 있는 경우에, 메모리 콘트롤러는 64ms 동안에 8000번의 리프레쉬 커맨드를 메모리 장치로 입력한다.
한편, 메모리 장치의 테스트 과정에서 메모리 장치에 포함된 일부 메모리 셀들의 데이터 유지 시간(data retention time)이 규정된 기준 시간을 초과하지 못하는 경우 해당 메모리 장치는 페일로 처리되는데, 이렇게 페일로 처리된 메모리 장치는 버려져야 한다.
데이터 유지 시간이 기준시간에 미치지 못하는 메모리 셀(즉, 위크 셀)을 포함하는 메모리 장치를 모두 페일로 처리하는 경우 수율이 하락하는 문제점이 있다. 또한 테스트를 통과한 메모리 장치라도 사후적인 요인에 의해 위크 셀이 발생하면 오류를 일으킬 수 있다.
더욱이, 하나의 칩에 집적되는 셀(cell)의 수가 수천 만개 이상으로 초고집적화 되어감에 따라 제조 공정의 발달에도 불구하고 위크 셀의 존재 가능성은 더욱 커지고 있다고 할 수 있다. 만일 이러한 위크 셀에 대하여 정확한 테스트가 이루어지지 않는다면 반도체 메모리 장치의 신뢰성을 확보할 수 없게 된다.
따라서, 위크 셀을 검출하여 스크린하는 스킴이 다양한 방법으로 연구되고 있다.
본 발명의 실시예가 해결하고자 하는 기술적 과제는 위크 셀 정보를 비휘발성 메모리로부터 메모리 셀 영역으로 전송할 수 있는 반도체 메모리 장치 및 이의 동작 방법을 제공하는 데 있다.
본 발명의 일 실시예에 따르면, 반도체 메모리 장치는, 내부에 위크 셀 정보를 프로그램하고, 초기화 신호 혹은 저장 종료 신호에 응답하여 프로그램 된 위크 셀 정보를 K*M 비트 단위로 출력하고, 상기 K*M 비트 단위의 위크 셀 정보가 출력될 때마다 독출 완료 신호를 출력하는 위크 셀 회로 제어부; 로우 활성화 신호 및 컬럼 선택 신호에 응답하여 데이터를 저장하는 메모리 셀들을 포함하며, 상기 위크 셀 회로 제어부로부터 출력되는 상기 K*M 비트 단위의 위크 셀 정보를 저장하기 위한 제 1 셀 영역이 할당된 메모리 어레이 영역; 상기 독출 완료 신호를 카운팅하여 생성되는 컬럼 카운팅 신호를 토대로 컬럼 어드레스를 생성하고, 상기 초기화 신호에 응답하여, 상기 컬럼 카운팅 신호가 특정 값에 도달할 때마다 로우 어드레스를 생성하는 정보 전송 제어부; 상기 로우 어드레스를 디코딩하여 상기 로우 활성화 신호를 활성화시키는 로우 회로; 및 상기 컬럼 어드레스를 디코딩하여 상기 컬럼 선택 신호를 출력하는 컬럼 회로를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 반도체 메모리 장치는, 내부에 위크 셀 정보를 프로그램하고, 초기화 신호 혹은 저장 종료 신호에 응답하여 프로그램 된 위크 셀 정보를 K*M 비트 단위로 출력하고, 상기 K*M 비트 단위의 위크 셀 정보가 출력될 때마다 독출 완료 신호를 출력하는 위크 셀 회로 제어부; 상기 독출 완료 신호를 카운팅하여 컬럼 카운팅 신호를 생성하고, 상기 컬럼 카운팅 신호를 선택하여 컬럼 어드레스로 출력하는 컬럼 제어부; 상기 초기화 신호에 응답하여, 상기 컬럼 카운팅 신호가 특정 값에 도달할 때 로우 카운팅 신호를 생성하고, 상기 로우 카운팅 신호를 로우 어드레스로 출력하는 로우 제어부; 및 상기 로우 어드레스 및 상기 컬럼 어드레스를 토대로, 상기 위크 셀 회로 제어부로부터 출력되는 상기 K*M 비트 단위의 위크 셀 정보를 저장하기 위한 제 1 셀 영역이 할당된 메모리 어레이 영역을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 반도체 메모리 장치의 동작 방법은, 각각이 M 개의 데이터 라인을 통해 위크 셀 회로 제어부와 연결되는 K 개의 셀 매트들을 포함하는 제 1 셀 영역이 구비된 반도체 메모리 장치에 있어서, A-1) 부트업 동작 시, 로우 어드레스에 대응하는 워드 라인을 활성화시키는 단계; A-2) 상기 부트업 동작 시, 상기 위크 셀 회로 제어부에 저장된 위크 셀 정보를 K*M 비트 단위로 독출한 후 독출 완료 신호를 출력하는 단계; A-3) 상기 독출 완료 신호를 카운팅하여 생성되는 컬럼 카운팅 신호를 토대로 컬럼 어드레스를 생성하고, 상기 컬럼 어드레스에 대응하는 컬럼 선택 신호에 응답하여 독출된 K*M 비트 단위의 위크 셀 정보를 상기 K 개의 셀 매트들에 M 비트 씩 라이트한 후 저장 종료 신호를 활성화 하는 단계; A-4) 상기 저장 종료 신호에 응답하여, 상기 위크 셀 회로 제어부에 저장된 위크 셀 정보를 K*M 비트 단위로 재독출한 후 상기 독출 완료 신호를 출력하는 단계; 및 A-5) 상기 컬럼 카운팅 신호가 특정 값에 도달할 때까지, 상기 A-3) 및 A-4) 단계를 반복 수행하는 단계를 포함할 수 있다.
제안된 실시예에 따른 반도체 메모리 장치는 위크 셀 정보를 저장하기 위한 회로의 면적을 감소할 수 있다는 효과가 있다.
제안된 실시예에 따른 반도체 메모리 장치는 위크 셀 정보를 비휘발성 메모리로부터 메모리 셀 영역으로 전송한 후 저장된 위크 셀 정보를 이용하여 리프레쉬 동작을 선택적으로 수행함으로써 칩의 신뢰성을 보장할 수 있다는 효과가 있다.
도 1 은 일반적인 반도체 메모리 장치의 블록 구성도 이다.
도 2 는 본 발명의 실시 예에 따른 반도체 메모리 장치의 블록 구성도 이다.
도 3 은 도 2 의 위크 셀 정보 저장 영역을 확대 도시한 블록 구성도 이다.
도 4 는 도 3 의 정보 전송 제어부의 상세 구성을 도시한 블록도 이다.
도 5 는 도 4 의 정보 전송 제어부의 동작을 설명하기 위한 파형도 이다.
도 6 은 도 2 의 반도체 메모리 장치의 동작을 설명하기 위한 파형도 이다.
도 7a 내지 도 7d 는 도 6 에 도시된 반도체 메모리 장치의 각 동작을 설명하기 위한 도면 이다.
도 8 은 도 2 의 반도체 메모리 장치의 동작을 설명하기 위한 순서도 이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예들을 첨부 도면을 참조하여 설명하고자 한다.
일반적으로, 반도체 메모리 장치는, 위크 셀에 대해 다양한 방법으로 테스트를 수행한 후에, 검출된 위크 셀에 대한 정보(이하, '위크 셀 정보'라 한다)를 내부에 구비된 비휘발성 메모리에 저장하여 전원 공급이 차단되더라도 저장된 데이터를 유지할 수 있도록 한다.
전원이 공급된 후에, 비휘발성 메모리에 저장된 위크 셀 정보를 노멀 동작에서 바로 독출하여 사용하게 된다면 신뢰성 저하로 인해 동작에 오류가 발생하게 된다. 따라서, 부트업 동작 시 비휘발성 메모리에 저장된 위크 셀 정보를 래치 등의 저장 회로에 저장한 후, 노멀 동작 시에 저장 회로에 저장된 위크 셀 정보를 이용하여 리프레쉬 동작을 선택적으로 수행할 수 있다.
이하, 도 1 을 참조하여 일반적인 반도체 메모리 장치의 구성을 설명하기로 한다. 설명의 편의를 위해, 리프레쉬 관련 구성 위주로 설명하기로 한다. 또한, 반도체 메모리 장치는 하나의 메모리 뱅크를 구비하는 경우를 예로 들어 설명한다.
도 1 은 일반적인 반도체 메모리 장치(10)의 블록 구성도이다.
도 1 을 참조하면, 반도체 메모리 장치(10)는 메모리 어레이 영역(12), 로우 회로(14), 컬럼 회로(16), 데이터 입출력 회로(18), 비휘발성 메모리(20), 위크 셀 정보 저장 회로(22) 및 리프레쉬 제어부(24)를 포함한다.
메모리 어레이 영역(12)은, 데이터를 저장할 수 있는 메모리 셀들을 포함할 수 있다. 메모리 셀들은 워드 라인(WL)을 통해 로우 회로(14)와 연결되고, 비트 라인(BL)을 통해 컬럼 회로(16)와 연결될 수 있다. 참고로, 메모리 어레이 영역(12)에는 노멀 셀 영역(미도시) 및 리던던시 셀 영역(미도시)이 포함되고, 노말 셀 영역에 결함 셀, 즉, 리페어 대상 메모리 셀이 발견되면 리페어 대상 메모리 셀이 위치한 노말 워드 라인은 리던던시 셀 영역의 리던던시 워드 라인과 대체될 수 있다. 이러한 리페어 동작에 대한 상세한 설명은 생략하기로 한다.
로우 회로(14)는, 로우 액티브 신호(RACT)에 응답하여, 리프레쉬 제어부(24)로부터 출력되는 타겟 로우 어드레스(ATROW)에 대응되는 워드 라인(WL)을 활성화 시킬 수 있다.
컬럼 회로(16)는, 컬럼 어드레스(YADD)를 디코딩하여, 특정 비트 라인(BL)의 데이터를 억세스 하기 위한 컬럼 선택 신호(YI)를 생성할 수 있다.
데이터 입출력 회로(18)는, 리드 동작 시에, 리드 신호(RD)에 응답하여 컬럼 어드레스(YADD)에 의해 선택된 비트 라인(BL)으로부터 전달되는 데이터를 DQ 패드로 출력하는 센스 앰프(IOSA) 및 라이트 동작 시에, 라이트 신호(WT)에 응답하여 컬럼 어드레스(YADD) 대응되는 비트 라인(BL)으로 DQ 패드를 통해 입력되는 데이터를 전달하여 저장하는 라이트 드라이버(WD)를 포함할 수 있다.
비휘발성 메모리(20)는, 위크 셀 정보를 프로그래밍하기 위한 다수의 퓨즈들(미도시)를 포함할 수 있다. 비휘발성 메모리(20)는, 부트업 신호(BOOTUP)에 응답하여 프로그래밍된 위크 셀 정보(INF_W1)를 위크 셀 정보 저장 회로(22)로 출력할 수 있다. 위크 셀 정보 저장 회로(22)는 비휘발성 메모리(20)로부터 제공되는 위크 셀 정보(INF_W1)를 저장하고, 저장된 위크 셀 정보(INF_W2)를 리프레쉬 제어부(24)로 출력한다.
리프레쉬 제어부(24)는, 리프레쉬 신호(REF)를 카운팅하여 생성된 리프레쉬 어드레스 혹은 로우 어드레스(XADD)를 선택하여 타겟 로우 어드레스(ATROW)를 출력한다. 리프레쉬 동작 시에, 리프레쉬 제어부(24)는 리프레쉬 신호(REF)를 카운팅하여 생성된 리프레쉬 어드레스를 선택하여 이를 타겟 로우 어드레스(ATROW)로 출력할 수 있다. 이 때, 리프레쉬 제어부(24)는, 위크 셀 정보(INF_W2)를 토대로 위크 셀과 연결된 워드 라인의 리프레쉬 주기가 조절되도록 타겟 로우 어드레스(ATROW)를 선택적으로 출력할 수 있다.
참고로, 비휘발성 메모리(20)에 저장된 위크 셀 정보(INF_W1)를 바로 이용하지 않고, 위크 셀 정보(INF_W1)를 위크 셀 정보 저장 회로(22)에 옮겨 저장한 후 이용하는 이유는 다음과 같다. 비휘발성 메모리(20)는 어레이 형태로 구성되므로, 내부에 저장된 데이터를 호출하기 위해서는 일정 시간이 소요된다. 즉각적인 데이터의 호출이 불가능하기 때문에, 비휘발성 메모리(20)에 저장된 데이터를 바로 이용하여 리프레쉬 동작을 수행하는 것은 불가능하다. 따라서, 비휘발성 메모리(20)에 저장된 위크 셀 정보가 위크 셀 정보 저장 회로(22)로 전송되어 저장되는 부트업 동작이 수행되고, 부트업 동작의 수행 이후에 위크 셀 정보 저장 회로(22)에 저장된 위크 셀 정보(INF_W2)를 이용해 리프레쉬 동작이 수행될 수 있다.
한편, 반도체 메모리 장치의 용량이 증가하면서 위크 셀도 함께 증가하고 있고 이에 따라 위크 셀 정보를 프로그램하는 비휘발성 메모리(20) 및 위크 셀 정보 저장 회로(22)의 용량도 함께 증가하고 있다. 따라서, 전체 반도체 메모리 장치에서 위크 셀 정보 저장 회로(22) 내에 구비된 단위 래치가 차지하는 면적 또한 증가하고 있다.
이하, 본 발명의 실시예에서는, 메모리 어레이 영역 내의 일부 영역(예를 들어, 더미 셀 영역)을 위크 셀 정보 저장 회로로 이용하여, 기존 구성의 변경 없이도 회로 면적을 감소시킬 수 있는 방법에 대해 논의하고자 한다.
도 2 는 본 발명의 실시 예에 따른 반도체 메모리 장치(100)를 설명하기 위한 블록도 이다. 설명의 편의를 위해, 도 2 에는, 반도체 메모리 장치가 하나의 메모리 뱅크를 구비하는 경우가 도시되어 있으며, 12 비트의 프리 로우 어드레스(XADD<0:12>)와 7 비트의 프리 컬럼 어드레스(YADD<0:6>)가 입력되는 경우가 도시되어 있다.
도 2 를 참조하면, 반도체 메모리 장치(100)는 메모리 어레이 영역(110), 로우 회로(120), 컬럼 회로(130), 데이터 입출력 회로(140), 비휘발성 메모리(150), 정보 전송 제어부(160) 및 리프레쉬 제어부(170)를 포함한다.
참고로, 도면에 도시되지 않았지만, 클럭 신호(CLK)에 응답하여 외부로부터 입력되는 명령어(RST, /CS, /RAS, /CAS, /WE)를 디코딩하여 리프레쉬 신호(REF), 라이트 신호(WT), 리드 신호(RD), 액티브 신호(ACT) 및 프리차지 신호(PCG) 등을 생성하기 위한 커맨드 디코더(미도시)와, 액티브 신호(ACT) 및 프리차지 신호(PCG)에 응답하여 로우 액티브 신호(RACT)를 생성하기 위한 액티브 신호 생성부(미도시)도 구비될 수 있다. 또한, 외부 어드레스(ADD)를 버퍼링하여 프리 로우 어드레스(XADD<0:12>) 및 프리 컬럼 어드레스(YADD<0:6>)를 출력하기 위한 어드레스 버퍼(미도시)가 추가로 구비될 수 있다.
메모리 어레이 영역(110)은, 각각이 데이터를 저장할 수 있는 메모리 셀들을 포함하는 다수 개의 셀 매트들을 포함할 수 있다. 메모리 셀들은 워드 라인(WL)을 통해 로우 회로(120)와 연결되고, 비트 라인(BL)을 통해 컬럼 회로(130)와 연결될 수 있다. 로우 회로(120)로부터 제공되는 워드 라인 활성화 신호(WL<1:M>) 및 컬럼 회로(130)로부터 제공되는 컬럼 선택 신호(YI<1:128>)에 따라 선택된 메모리 셀들에 데이터가 저장될 수 있다. 본 발명의 실시 예에 따른 메모리 어레이 영역(110)은 휘발성 메모리 셀들로 구성될 수 있다. 바람직하게는, 메모리 어레이 영역(110)은 DRAM 메모리 셀들로 구성될 수 있다.
본 발명의 실시 예에서는, 메모리 어레이 영역(110)의 일부 영역은 비휘발성 메모리(150)로부터 독출되는 위크 셀 정보(INF_W1)를 저장하기 위한 위크 셀 정보 저장 영역(112)으로 할당될 수 있다. 즉, 메모리 어레이 영역(110)의 일부 영역은 위크 셀 정보(INF_W1)를 저장하기 위한 위크 셀 정보 저장 영역(112)으로 할당되고, 나머지 영역은 노멀 동작 시에 데이터를 저장하기 위한 노멀 메모리 셀 영역으로 할당될 수 있다. 바람직하게는, 위크 셀 정보 저장 영역(112)은, 메모리 어레이 영역(110)의 더미 매트 혹은 더미 셀 영역으로 할당될 수 있다.
비휘발성 메모리(150)는, 위크 셀 정보(INF_W1)를 프로그래밍하기 위한 다수의 퓨즈들(미도시)를 포함하는 위크 셀 제어 회로로 구성될 수 있다. 비휘발성 메모리(150)는, 부트업 신호(BOOTUP)에 응답하여 프로그래밍된 위크 셀 정보(INF_W1)의 독출 동작을 개시할 수 있다. 비휘발성 메모리(150)는, 부트업 신호(BOOTUP)가 활성화되면, 프로그래밍된 위크 셀 정보(INF_W1)를 K*M 비트 단위로 독출 하고, 이후 라이트 종료 신호(WT_END)에 응답하여 위크 셀 정보(INF_W1)를 K*M 비트 단위로 순차적으로 독출 할 수 있다. 또한, 비휘발성 메모리(150)는, K*M 비트 단위의 위크 셀 정보(INF_W1)의 독출 동작이 완료될 때마다 독출 완료 신호(ARE_RD_DONE)를 출력할 수 있다. 참고로, K는 메모리 어레이 영역(110)의 위크 셀 정보 저장 영역(112)에 구비된 셀 매트의 개수이고, M은 K 개의 셀 매트들 각각에 할당된 데이터 라인의 개수를 의미한다. 설명의 편의를 위해, 이하, 위크 셀 정보 저장 영역(112)에는 8 개의 셀 매트들이 구비되고, 8 개의 셀 매트들 각각에 할당된 데이터 라인의 개수는 8 개인 경우, 즉, 비휘발성 메모리(150)로부터 64 비트 단위의 위크 셀 정보(INF_W1)를 순차적으로 출력하는 경우를 예로 들어 설명한다.
일 실시 예에서, 비휘발성 메모리(150)는, 어레이 이-퓨즈 (ARE) 회로, 레이저 퓨즈(LASER FUSE) 회로, NAND 플래쉬 메모리, NOR 플래쉬 메모리, MRAM(Magnetic Random Access Memory), STT-MRAM(Spin Transfer magnetic Random Access Memory), ReRAM(Resistive Random Access Memory) 및 PC RAM(Phase Change Random Access Memory)과 같은 비휘발성 메모리(Non-Volatile Memory) 중 하나로 구성될 수 있다.
한편, 도 2 에서는 위크 셀 정보(INF_W1)를 프로그래밍하기 위해 다수의 퓨즈들(미도시)를 포함하는 비휘발성 메모리(150)가 구비되어 있지만, 본 발명은 이에 한정되지 않는다. 즉, 다른 실시예에서는, 외부의 테스트 장비에 저장된 위크 셀 정보를 입력받아 저장할 수 있는 회로로 구현될 수 있다.
로우 회로(120)는, 로우 액티브 신호(RACT)에 응답하여, 리프레쉬 제어부(170)로부터 출력되는 타겟 로우 어드레스(ATROW<0:12>)에 대응되는 워드 라인(WL)을 활성화 시키기 위한 워드 라인 활성화 신호(WL<1:M>)를 생성할 수 있다.
컬럼 회로(130)는, 컬럼 어드레스(YADD_F<0:6>)를 디코딩하여, 특정 비트 라인(BL)의 데이터를 억세스 하기 위한 컬럼 선택 신호(YI<1:128>)를 생성할 수 있다.
데이터 입출력 회로(140)는, 리드 동작 시에, 리드 신호(RD)에 응답하여 컬럼 어드레스(YADD_F<0:6>)에 의해 선택된 비트 라인(BL)으로부터 전달되는 데이터를 DQ 패드로 출력하는 센스 앰프(IOSA) 및 라이트 동작 시에, 라이트 신호(WT)에 응답하여 컬럼 어드레스(YADD_F<0:6>)에 대응되는 비트 라인(BL)으로 DQ 패드를 통해 입력되는 데이터를 전달하여 저장하는 라이트 드라이버(WD)를 포함할 수 있다.
본 발명의 라이트 드라이버(WD)는, 부트업 동작 시 라이트 신호(WT)에 응답하여 비휘발성 메모리(150)로부터 독출되는 64 비트 단위의 위크 셀 정보(INF_W1)를 위크 셀 정보 저장 영역(112)에 저장하고, 저장이 완료되면 라이트 종료 신호(WT_END)를 출력할 수 있다. 따라서, 부트업 동작 시, 비휘발성 메모리(150)로부터 독출되는 위크 셀 정보(INF_W1)는, 워드 라인 활성화 신호(WL<1:M>) 및 컬럼 선택 신호(YI<1:128>)에 따라 선택된 위크 셀 정보 저장 영역(112)의 메모리 셀들에 저장될 수 있다.
정보 전송 제어부(160)는, 부트업 신호(BOOTUP)에 응답하여, 비휘발성 메모리(150)로부터 출력되는 독출 완료 신호(ARE_RD_DONE)를 카운팅하여 생성된 컬럼 카운팅 신호를 토대로 컬럼 어드레스(YADD_F<0:6>)를 생성하고, 컬럼 카운팅 신호가 특정 값(예를 들어, 최대 값)에 도달할 때마다 로우 어드레스(XADD_F<0:12>)를 생성할 수 있다.
리프레쉬 제어부(170)는, 리프레쉬 신호(REF)를 카운팅하여 생성된 리프레쉬 어드레스 혹은 로우 어드레스(XADD_F<0:12>)를 선택하여 타겟 로우 어드레스(ATROW<0:12>)를 출력할 수 있다. 리프레쉬 제어부(170)는, 리프레쉬 동작 이외의 동작 시, 로우 어드레스(XADD_F<0:12>)를 선택하여 타겟 로우 어드레스(ATROW<0:12>)로 출력할 수 있다. 또한, 리프레쉬 동작 시, 리프레쉬 제어부(170)는 리프레쉬 신호(REF)를 카운팅하여 생성된 리프레쉬 어드레스를 선택하여 타겟 로우 어드레스(ATROW<0:12>)로 출력할 수 있다. 이 때, 리프레쉬 제어부(170)는, 위크 셀 정보 저장 영역(112)에 저장된 위크 셀 정보(INF_W2)를 토대로 위크 셀과 연결된 워드 라인의 리프레쉬 주기가 조절되도록 타겟 로우 어드레스(ATROW<0:12>)를 선택적으로 출력할 수 있다.
상기와 같이, 본 발명의 실시 예에 따른 반도체 메모리 장치는, 부트업 동작 시에, 비휘발성 메모리(150)에 프로그램 된 위크 셀 정보(INF_W1)를 메모리 셀 영역의 일부 영역(즉, 위크 셀 정보 저장 영역(112))으로 전송하여 저장한 후, 위크 셀 정보 저장 영역(112)에 저장된 위크 셀 정보를 이용하여 리프레쉬 동작을 선택적으로 수행할 수 있다. 특히, 메모리 어레이 영역(110)에 구비된 더미 매트 혹은 더미 셀 영역을 위크 셀 정보 저장 영역(112)으로 이용함으로써, 기존 구성의 변경 없이도 기존의 래치 등의 저장 회로의 면적 및 그와 관련된 제어 신호들을 생성하기 위한 회로의 면적을 감소시킬 수 있다.
이하, 도면을 참조하여, 본 발명의 구현을 위한 구체적인 구성에 대해 알아보기로 한다.
도 3 은 도 2 의 위크 셀 정보 저장 영역(112)을 확대 도시한 블록 구성도 이다.
도 3 을 참조하면, 메모리 어레이 영역(110) 중 위크 셀 정보 저장 영역(112)이 확대 도시되어 있다. 이하, 위크 셀 정보 저장 영역(112)에 8 개의 셀 매트가 구비된 경우를 예로 들어 설명하기로 한다.
비휘발성 메모리(150)는, 부트업 신호(BOOTUP)가 활성화되면, 프로그래밍된 위크 셀 정보(INF_W1)를 64 비트 단위로 글로벌 데이터 입출력 라인(GIO<0:64>)으로 출력 하고, 이후 라이트 종료 신호(WT_END)에 응답하여 위크 셀 정보(INF_W1)를 64 비트 단위로 글로벌 데이터 입출력 라인(GIO<0:64>)으로 순차적으로 출력할 수 있다. 또한, 비휘발성 메모리(150)는, 64 비트 단위의 위크 셀 정보(INF_W1)가 글로벌 데이터 입출력 라인(GIO<0:64>)으로 출력될 때마다 독출 완료 신호(ARE_RD_DONE)를 출력할 수 있다.
정보 전송 제어부(160)는, 부트업 신호(BOOTUP)에 응답하여, 비휘발성 메모리(150)로부터 출력되는 독출 완료 신호(ARE_RD_DONE)를 카운팅하여 생성된 컬럼 카운팅 신호를 토대로 컬럼 어드레스(YADD_F<0:6>)를 생성하고, 컬럼 카운팅 신호가 특정 값(예를 들어, 최대 값)에 도달할 때마다 로우 어드레스(XADD_F<0:12>)를 생성할 수 있다.
리프레쉬 제어부(도 1 의 170)는, 로우 어드레스(XADD_F<0:12>)를 선택하여 타겟 로우 어드레스(ATROW<0:12>)로 출력하고, 로우 회로(120)는, 로우 액티브 신호(RACT)에 응답하여, 리프레쉬 제어부(170)로부터 출력되는 타겟 로우 어드레스(ATROW<0:12>)에 대응되는 워드 라인(WL)을 활성화 시키기 위한 워드 라인 활성화 신호(WL<1:M>)를 생성할 수 있다. 컬럼 회로(130)는, 컬럼 어드레스(YADD_F<0:6>)를 디코딩하여, 특정 비트 라인(BL)의 데이터를 억세스 하기 위한 컬럼 선택 신호(YI<1:128>)를 생성할 수 있다.
데이터 입출력 회로(140)의 라이트 드라이버(WD)는, 부트업 동작 시 라이트 신호(WT)에 응답하여 비휘발성 메모리(150)로부터 글로벌 데이터 입출력 라인(GIO<0:64>)으로 전달되는 64 비트 단위의 위크 셀 정보(INF_W1)를 위크 셀 정보 저장 영역(112)에 저장하고, 저장이 완료되면 라이트 종료 신호(WT_END)를 출력할 수 있다.
도 4 는 도 3 의 정보 전송 제어부(160)의 상세 구성을 도시한 블록도 이다.
도 4 를 참조하면, 정보 전송 제어부(160)는, 컬럼 제어부(210) 및 로우 제어부(220)를 포함할 수 있다.
컬럼 제어부(210)는, 비휘발성 메모리(150)로부터 출력되는 독출 완료 신호(ARE_RD_DONE)를 카운팅하여 컬럼 카운팅 신호(COUT<0:6>)를 생성하고, 선택 신호(SEL)에 응답하여 컬럼 카운팅 신호(COUT<0:6>)와 프리 컬럼 어드레스(YADD<0:6>) 중 하나를 선택하여 컬럼 어드레스(YADD_F<0:6>)로 출력할 수 있다. 이 때, 컬럼 제어부(210)는, 컬럼 카운팅 신호(COUT<0:6>)가 특정 값(예를 들어, 128)에 도달할 때마다 풀 카운트 신호(C_FULL)를 출력할 수 있다.
로우 제어부(220)는, 부트업 신호(BOOTUP) 혹은 풀 카운트 신호(C_FULL)에 응답하여 로우 카운팅 신호(ROUT<0:12>)를 생성하고, 선택 신호(SEL)에 응답하여 로우 카운팅 신호(ROUT<0:12>)와 프리 로우 어드레스(XADD<0:12>) 중 하나를 선택하여 로우 어드레스(XADD_F<0:12>)로 출력할 수 있다.
또한, 정보 전송 제어부(160)는, 선택 신호(SEL)를 생성하기 위한 선택 신호 생성부(230)를 추가로 구비할 수 있다. 선택 신호 생성부(230)는, 부트업 신호(BOOTUP)에 응답하여 활성화되고, 풀 카운트 신호(C_FULL)의 활성화 횟수가 워드 라인의 개수(예를 들어, M 개)에 대응하는 소정 횟수에 도달할 때 비활성화되는 선택 신호(SEL)를 생성할 수 있다. 도 4 에서는, 선택 신호(SEL)가 정보 전송 제어부(160)에 포함된 선택 신호 생성부(230)에 의해 생성되는 것으로 도시되어 있지만, 본 발명은 이에 한정되지 않는다. 즉, 선택 신호(SEL)는 외부의 컨트롤러(미도시)로부터 직접 전송되는 신호일 수 있다.
보다 자세하게, 컬럼 제어부(210)는, 컬럼 카운터(212) 및 컬럼 어드레스 선택부(214)를 포함할 수 있다. 컬럼 카운터(212)는, 독출 완료 신호(ARE_RD_DONE)를 카운팅하여 컬럼 카운팅 신호(COUT<0:6>)를 생성하고, 컬럼 카운팅 신호(COUT<0:6>)가 특정 값(예를 들어, 128)에 도달할 때마다 풀 카운트 신호(C_FULL)를 출력할 수 있다. 컬럼 카운터(212)는, 풀 카운트 신호(C_FULL)에 응답하여 컬럼 카운팅 신호(COUT<0:6>)를 초기화할 수 있다. 컬럼 어드레스 선택부(214)는, 선택 신호(SEL)에 응답하여 컬럼 카운팅 신호(COUT<0:6>)와 프리 컬럼 어드레스(YADD<0:6>) 중 하나를 선택하여 컬럼 어드레스(YADD_F<0:6>)로 출력할 수 있다.
로우 제어부(220)는, 로직 게이트(222), 로우 카운터(224) 및 로우 어드레스 선택부(226)를 포함할 수 있다. 로직 게이트(222)는, 부트업 신호(BOOTUP)와 풀 카운트 신호(C_FULL)를 입력받아 오아 연산을 수행할 수 있다. 일 실시 예에서, 로직 게이트(222)는 오아 게이트로 구현될 수 있다. 로우 카운터(224)는, 로직 게이트(222)의 출력을 카운팅하여 로우 카운팅 신호(ROUT<0:12>)를 생성할 수 있다. 로우 어드레스 선택부(226)는, 선택 신호(SEL)에 응답하여 로우 카운팅 신호(ROUT<0:12>)와 프리 로우 어드레스(XADD<0:12>) 중 하나를 선택하여 로우 어드레스(XADD_F<0:12>)로 출력할 수 있다.
도 5 는 도 4 의 정보 전송 제어부(160)의 동작을 설명하기 위한 파형도 이다.
도 5 를 참조하면, 부트업 신호(BOOTUP)가 활성화되면, 선택 신호 생성부(230)는 선택 신호(SEL)를 활성화 시킨다. 로우 제어부(220)의 로우 카운터(224)는, 부트업 신호(BOOTUP)에 응답하여 '0000000000001'의 로우 카운팅 신호(ROUT<0:12>)를 생성하고, 로우 어드레스 선택부(226)는, 선택 신호(SEL)에 응답하여 로우 카운팅 신호(ROUT<0:12>)를 선택하여 로우 어드레스(XADD_F<0:12>)로 출력한다.
컬럼 제어부(210)의 컬럼 카운터(212)는, 부트업 신호(BOOTUP)가 활성화된 이후 비휘발성 메모리(150)로부터 독출 완료 신호(ARE_RD_DONE)가 입력될 때마다 이를 카운팅하여 컬럼 카운팅 신호(COUT<0:6>)를 생성하고, 컬럼 어드레스 선택부(214)는, 선택 신호(SEL)에 응답하여 컬럼 카운팅 신호(COUT<0:6>)를 선택하여 컬럼 어드레스(YADD_F<0:6>)로 출력한다.
이 후, 컬럼 카운터(212)는, 컬럼 카운팅 신호(COUT<0:6>)가 특정 값(예를 들어, 128)에 도달할 때 풀 카운트 신호(C_FULL)를 활성화시켜 출력한다. 컬럼 카운터(212)는, 풀 카운트 신호(C_FULL)에 응답하여 컬럼 카운팅 신호(COUT<0:6>)를 초기화한다. 또한, 로우 카운터(224)는, 풀 카운트 신호(C_FULL)를 카운팅하여 '0000000000010'의 로우 카운팅 신호(ROUT<0:12>)를 생성하고, 로우 어드레스 선택부(226)는, 로우 카운팅 신호(ROUT<0:12>)를 로우 어드레스(XADD_F<0:12>)로 출력한다.
상기의 과정이 M번 반복 수행된 후, 풀 카운트 신호(C_FULL)의 활성화 횟수가 워드 라인의 개수(예를 들어, M 개)에 대응하는 소정 횟수에 도달하면, 선택 신호 생성부(230)는 선택 신호(SEL)를 비활성화시킬 수 있다.
상기의 과정을 통해 생성된 로우 어드레스(XADD_F<0:12>) 및 컬럼 어드레스(YADD_F<0:6>)를 토대로, 비휘발성 메모리(150)에 프로그램 된 위크 셀 정보(INF_W1)를 위크 셀 정보 저장 영역(112)에 저장할 수 있다.
이하, 도 2 내지 도 7d 를 참조하여, 본 발명의 실시 예에 따른 반도체 메모리 장치(100)의 동작을 설명하기로 한다.
도 6 은 도 2 의 반도체 메모리 장치(100)의 동작을 설명하기 위한 파형도 이다. 도 7a 내지 도 7d 는 도 6 에 도시된 반도체 메모리 장치의 각 동작을 설명하기 위한 블록도 이다.
도 6 을 참조하면, 부트업 신호(BOOTUP)가 활성화되면, 비휘발성 메모리(150)는 프로그래밍된 위크 셀 정보(INF_W1)의 독출 동작을 개시한다. 즉, 비휘발성 메모리(150)는 내부적으로 독출 시작 신호(ARE_RD_START)를 활성화시키고, 이에 따라 프로그래밍된 위크 셀 정보(INF_W1)를 64 비트 단위로 출력한다. 또한, 부트업 신호(BOOTUP)에 응답하여, 로우 제어부(220)는 로우 카운팅 신호(ROUT<0:12>)를 로우 어드레스(XADD_F<0:12>)로 출력하고, 이에 따라 리프레쉬 제어부(170)는, 로우 어드레스(XADD_F<0:12>)를 선택하여 타겟 로우 어드레스(ATROW<0:12>)로 출력하고, 로우 회로(120)는, 로우 액티브 신호(RACT)에 응답하여, 타겟 로우 어드레스(ATROW<0:12>)에 대응되는 제 1 워드 라인 활성화 신호(WL<1>)를 활성화시킨다.
이 후, 64 비트 단위의 위크 셀 정보(INF_W1)의 독출 동작이 완료되면, 비휘발성 메모리(150)는 독출 완료 신호(ARE_RD_DONE)를 활성화시켜 출력한다. 컬럼 제어부(210)는, 독출 완료 신호(ARE_RD_DONE)를 카운팅하여 컬럼 카운팅 신호(COUT<0:6>)를 생성하고, 이를 컬럼 어드레스(YADD_F<0:6>)로 출력한다. 컬럼 회로(130)는, 컬럼 어드레스(YADD_F<0:6>)를 디코딩하여, 제 1 컬럼 선택 신호(YI<1>)를 활성화시킨다. 라이트 드라이버(WD)는, 비휘발성 메모리(150)로부터 전달되는 64 비트 단위의 위크 셀 정보(INF_W1)를 위크 셀 정보 저장 영역(112)에 저장하고, 저장이 완료되면 라이트 종료 신호(WT_END)를 출력할 수 있다. (① 동작) 도 7a 를 참조하면, 비휘발성 메모리(150)로부터 출력되는 64 비트 단위의 위크 셀 정보(INF_W1)가, 제 1 워드 라인 활성화 신호(WL<1>) 및 제 1 컬럼 선택 신호(YI<1>)에 따라 선택된 메모리 셀들에 저장되는 동작이 도시되어 있다. 위크 셀 정보 저장 영역(112)에는 8 개의 셀 매트들이 구비되므로, 64 비트 단위의 위크 셀 정보(INF_W1)는 글로벌 데이터 입출력 라인(GIO<0:64>)을 통해 각 셀 매트에 8 비트 데이터로 저장된다.
이 후, 라이트 종료 신호(WT_END)에 응답하여, 비휘발성 메모리(150)는, 내부적으로 독출 시작 신호(ARE_RD_START)를 활성화시키고, 이에 따라 프로그래밍된 위크 셀 정보(INF_W1)를 64 비트 단위로 출력한다. 독출 동작이 완료되면, 비휘발성 메모리(150)는 독출 완료 신호(ARE_RD_DONE)를 활성화시켜 출력한다. 컬럼 제어부(210)는, 독출 완료 신호(ARE_RD_DONE)를 다시 카운팅하여 컬럼 카운팅 신호(COUT<0:6>)를 생성하고, 이를 컬럼 어드레스(YADD_F<0:6>)로 출력한다. 컬럼 회로(130)는, 컬럼 어드레스(YADD_F<0:6>)를 디코딩하여, 제 2 컬럼 선택 신호(YI<2>)를 활성화시킨다. 라이트 드라이버(WD)는, 64 비트 단위의 위크 셀 정보(INF_W1)를 위크 셀 정보 저장 영역(112)에 저장하고, 저장이 완료되면 라이트 종료 신호(WT_END)를 출력할 수 있다. (② 동작) 도 7b 를 참조하면, 비휘발성 메모리(150)로부터 출력되는 64 비트 단위의 위크 셀 정보(INF_W1)가, 제 1 워드 라인 활성화 신호(WL<1>) 및 제 2 컬럼 선택 신호(YI<2>)에 따라 선택된 메모리 셀들에 저장되는 동작이 도시되어 있다.
마지막 컬럼 선택 신호(YI<128>)가 활성화될 때까지 상기의 동작(② 동작)이 반복 수행될 수 있다. (③ 동작) 즉, 도 7c 를 참조하면, 비휘발성 메모리(150)로부터 출력되는 64 비트 단위의 위크 셀 정보(INF_W1)가, 제 1 워드 라인 활성화 신호(WL<1>) 및 제 2 컬럼 선택 신호(YI<128>)에 따라 선택된 메모리 셀들에 저장되는 동작이 도시되어 있다.
③ 동작이 완료된 후에, 제 1 워드 라인에 대한 라이트 동작이 완료되고, 제 2 워드 라인에 대한 라이트 동작이 개시된다. 즉, 컬럼 제어부(210)는, 컬럼 카운팅 신호(COUT<0:6>)가 128에 도달할 때 풀 카운트 신호(C_FULL)를 출력하고, 컬럼 카운팅 신호(COUT<0:6>)를 초기화 한다. 로우 제어부(220)는, 풀 카운트 신호(C_FULL)에 응답하여 로우 어드레스(XADD_F<0:12>)를 생성한다. 이에 따라 제 1 워드 라인 활성화 신호(WL<1>)는 비활성화되고, 제 2 워드 라인 활성화 신호(WL<2>)이 활성화될 수 있다.
이 후, 독출 완료 신호(ARE_RD_DONE)가 활성화되면, 컬럼 제어부(210)는, 독출 완료 신호(ARE_RD_DONE)를 다시 카운팅하여 컬럼 어드레스(YADD_F<0:6>)로 출력하고, 컬럼 회로(130)는, 제 1 컬럼 선택 신호(YI<1>)를 활성화시킨다. 라이트 드라이버(WD)는, 64 비트 단위의 위크 셀 정보(INF_W1)를 위크 셀 정보 저장 영역(112)에 저장하고, 저장이 완료되면 라이트 종료 신호(WT_END)를 출력할 수 있다. (④ 동작) 도 7d 를 참조하면, 비휘발성 메모리(150)로부터 출력되는 64 비트 단위의 위크 셀 정보(INF_W1)가, 제 2 워드 라인 활성화 신호(WL<2>) 및 제 1 컬럼 선택 신호(YI<1>)에 따라 선택된 메모리 셀들에 저장되는 동작이 도시되어 있다.
상기의 과정은, 비휘발성 메모리(150)로부터 출력되는 64 비트 단위의 위크 셀 정보(INF_W1)가 마지막 워드 라인 활성화 신호(WL<M>) 및 마지막 컬럼 선택 신호(YI<128>)에 따라 선택된 메모리 셀들에 저장될 때까지 반복 수행된다. 모든 저장 동작이 완료된 후에, 풀 카운트 신호(C_FULL)의 활성화 횟수가 워드 라인의 개수(M 개)에 대응하는 소정 횟수에 도달하면, 선택 신호(SEL)는 비활성화되고, 비휘발성 메모리(150)에 프로그램 된 위크 셀 정보(INF_W1)를 위크 셀 정보 저장 영역(112)에 저장하는 동작이 종료될 수 있다.
도 8 은 도 2 의 반도체 메모리 장치(100)의 동작을 설명하기 위한 순서도 이다.
도 8 을 참조하면, 부트업 신호(BOOTUP)가 활성화되면(S810), 비휘발성 메모리(150)는 프로그래밍된 위크 셀 정보(INF_W1)의 독출 동작을 개시한다(S820). 즉, 비휘발성 메모리(150)는 내부적으로 독출 시작 신호(ARE_RD_START)를 활성화시키고, 이에 따라 프로그래밍된 위크 셀 정보(INF_W1)를 64 비트 단위로 출력한다. 또한, 부트업 신호(BOOTUP)에 응답하여, 로우 제어부(220)는 로우 카운팅 신호(ROUT<0:12>)를 로우 어드레스(XADD_F<0:12>)로 출력하고, 이에 따라 제 1 워드 라인 활성화 신호(WL<1>)가 활성화된다(S830).
이 후, 컬럼 선택 신호(YI<1:128>)를 순차적으로 활성화시켜, 비휘발성 메모리(150)로부터 64 비트 단위로 출력되는 위크 셀 정보(INF_W1)를, 활성화된 워드 라인 활성화 신호 및 활성화된 컬럼 선택 신호에 따라 선택된 메모리 셀들에 저장되는 동작이 반복 수행된다(S840).
보다 상세하게, 64 비트 단위의 위크 셀 정보(INF_W1)의 독출 동작이 완료되면, 비휘발성 메모리(150)는 독출 완료 신호(ARE_RD_DONE)를 활성화시켜 출력한다(S841). 컬럼 제어부(210)는, 독출 완료 신호(ARE_RD_DONE)를 카운팅하여 컬럼 카운팅 신호(COUT<0:6>)를 생성하고, 이를 컬럼 어드레스(YADD_F<0:6>)로 출력하고, 이에 따라 제 1 컬럼 선택 신호(YI<1>)가 활성화된다(S842). 라이트 드라이버(WD)는, 비휘발성 메모리(150)로부터 전달되는 64 비트 단위의 위크 셀 정보(INF_W1)를 위크 셀 정보 저장 영역(112)에 저장하고, 저장이 완료되면 라이트 종료 신호(WT_END)를 출력할 수 있다(S844). 이 후, 라이트 종료 신호(WT_END)에 응답하여, 비휘발성 메모리(150)는, 내부적으로 독출 시작 신호(ARE_RD_START)를 활성화시키고, 이에 따라 프로그래밍된 위크 셀 정보(INF_W1)를 64 비트 단위로 재독출한다(S845).
상기의 동작(S840)은 마지막 컬럼 선택 신호(YI<128>)이 활성화 될 때(S843)까지 반복 수행된다.
마지막 컬럼 선택 신호(YI<128>)이 활성화 되면 (S843의 YES), 다음 워드 라인에 대한 라이트 동작이 개시된다(S860). 즉, 컬럼 제어부(210)는, 컬럼 카운팅 신호(COUT<0:6>)가 128에 도달할 때 풀 카운트 신호(C_FULL)를 출력하고, 컬럼 카운팅 신호(COUT<0:6>)를 초기화 한다. 로우 제어부(220)는, 풀 카운트 신호(C_FULL)에 응답하여 로우 어드레스(XADD_F<0:12>)를 생성한다. 이에 따라 제 1 워드 라인 활성화 신호(WL<1>)는 비활성화되고, 제 2 워드 라인 활성화 신호(WL<2>)이 활성화될 수 있다.
상기의 동작(S840~S860)은 마지막 워드 라인이 활성화될 때까지(S850) 반복 수행된다. 마지막 워드 라인이 활성화 된 경우(S850의 YES), 즉, 풀 카운트 신호(C_FULL)의 활성화 횟수가 워드 라인의 개수(M 개)에 대응하는 소정 횟수에 도달하면, 비휘발성 메모리(150)에 프로그램 된 위크 셀 정보(INF_W1)를 위크 셀 정보 저장 영역(112)에 저장하는 동작이 종료될 수 있다.
상기와 같이, 본 발명의 실시예에 따르면, 부트업 동작 시에, 비휘발성 메모리에 프로그램 된 위크 셀 정보(INF_W1)를 메모리 셀 영역의 일부 영역으로 전송하여 저장한 후, 이를 이용하여 리프레쉬 동작을 선택적으로 수행함으로써 기존 구성의 변경 없이도 기존의 래치 등의 저장 회로의 면적 및 그와 관련된 제어 신호들을 생성하기 위한 회로의 면적을 감소시킬 수 있다.
또한, 본 발명의 실시예에 따르면, 위크 셀 정보를 이용하여 리프레쉬 동작을 선택적으로 수행함으로써 칩의 신뢰성을 보장할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
110: 메모리 어레이 영역 112: 위크 셀 정보 저장 영역
120: 로우 회로 130: 컬럼 회로
140: 데이터 입출력 회로 150: 비휘발성 메모리
160: 정보 전송 제어부 170: 리프레쉬 제어부

Claims (20)

  1. 내부에 위크 셀 정보를 프로그램하고, 초기화 신호 혹은 저장 종료 신호에 응답하여 프로그램 된 위크 셀 정보를 K*M 비트 단위로 출력하고, 상기 K*M 비트 단위의 위크 셀 정보가 출력될 때마다 독출 완료 신호를 출력하는 위크 셀 회로 제어부;
    로우 활성화 신호 및 컬럼 선택 신호에 응답하여 데이터를 저장하는 메모리 셀들을 포함하며, 상기 위크 셀 회로 제어부로부터 출력되는 상기 K*M 비트 단위의 위크 셀 정보를 저장하기 위한 제 1 셀 영역이 할당된 메모리 어레이 영역;
    상기 독출 완료 신호를 카운팅하여 생성되는 컬럼 카운팅 신호를 토대로 컬럼 어드레스를 생성하고, 상기 초기화 신호에 응답하여, 상기 컬럼 카운팅 신호가 특정 값에 도달할 때마다 로우 어드레스를 생성하는 정보 전송 제어부;
    상기 로우 어드레스를 디코딩하여 상기 로우 활성화 신호를 활성화시키는 로우 회로; 및
    상기 컬럼 어드레스를 디코딩하여 상기 컬럼 선택 신호를 출력하는 컬럼 회로
    를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    라이트 신호에 응답하여 상기 위크 셀 회로 제어부로부터 전달되는 상기 K*M 비트 단위의 위크 셀 정보를 상기 제 1 셀 영역에 저장하고, 저장이 완료되면 상기 저장 종료 신호를 출력하는 라이트 드라이버
    를 더 구비하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 1 셀 영역은,
    각각이 M 개의 데이터 라인을 통해 상기 위크 셀 회로 제어부와 연결되는 K 개의 셀 매트들을 포함하며,
    상기 초기화 신호가 활성화되면, 상기 로우 활성화 신호 및 상기 컬럼 선택 신호에 응답하여, 상기 라이트 드라이버에 저장된 상기 K*M 비트 단위의 위크 셀 정보가 상기 K 개의 셀 매트들에 M 비트 씩 각각 할당되어 저장되는 것
    을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제 1 셀 영역은,
    더미 매트를 포함하는 것
    을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 정보 전송 제어부는,
    상기 독출 완료 신호를 카운팅하여 상기 컬럼 카운팅 신호를 생성하고, 상기 컬럼 카운팅 신호가 특정 값에 도달할 때마다 풀 카운트 신호를 출력하고, 선택 신호에 응답하여 상기 컬럼 카운팅 신호와 외부 입력 컬럼 어드레스 중 하나를 선택하여 상기 컬럼 어드레스로 출력하는 컬럼 제어부; 및
    상기 초기화 신호 혹은 상기 풀 카운트 신호에 응답하여 로우 카운팅 신호를 생성하고, 상기 선택 신호에 응답하여 상기 로우 카운팅 신호와 외부 입력 로우 어드레스 중 하나를 선택하여 상기 로우 어드레스로 출력하는 로우 제어부
    를 포함하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 컬럼 제어부는,
    상기 독출 완료 신호를 카운팅하여 상기 컬럼 카운팅 신호를 생성하고, 상기 컬럼 카운팅 신호가 특정 값에 도달할 때마다 상기 풀 카운트 신호를 출력하는 컬럼 카운터; 및
    상기 선택 신호에 응답하여 상기 컬럼 카운팅 신호와 상기 외부 입력 컬럼 어드레스 중 하나를 선택하여 상기 컬럼 어드레스로 출력하는 컬럼 어드레스 선택부
    를 포함하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 컬럼 카운터는,
    상기 풀 카운트 신호에 응답하여 상기 컬럼 카운팅 신호를 초기화 하는 것
    을 특징으로 하는 반도체 메모리 장치.
  8. 제 5 항에 있어서,
    상기 로우 제어부는,
    상기 초기화 신호 혹은 상기 풀 카운트 신호가 입력될 때마다 상기 로우 카운팅 신호를 생성하는 로우 카운터; 및
    상기 선택 신호에 응답하여 상기 로우 카운팅 신호와 상기 외부 입력 로우 어드레스 중 하나를 선택하여 상기 로우 어드레스로 출력하는 로우 어드레스 선택부
    를 포함하는 반도체 메모리 장치.
  9. 제 5 항에 있어서,
    상기 정보 전송 제어부는,
    상기 초기화 신호에 응답하여 활성화되고, 상기 풀 카운트 신호의 카운팅 횟수가 워드 라인의 개수에 대응하는 소정 횟수에 도달할 때 비활성화되는 상기 선택 신호를 생성하는 선택 신호 생성부
    를 더 포함하는 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 위크 셀 회로 제어부는,
    비휘발성 메모리를 포함하는 것
    을 특징으로 하는 반도체 메모리 장치.
  11. 제 1 항에 있어서,
    상기 메모리 어레이 영역의 상기 메모리 셀들은,
    휘발성 메모리 셀들로 구성되는 것
    을 특징으로 하는 반도체 메모리 장치.
  12. 내부에 위크 셀 정보를 프로그램하고, 초기화 신호 혹은 저장 종료 신호에 응답하여 프로그램 된 위크 셀 정보를 K*M 비트 단위로 출력하고, 상기 K*M 비트 단위의 위크 셀 정보가 출력될 때마다 독출 완료 신호를 출력하는 위크 셀 회로 제어부;
    상기 독출 완료 신호를 카운팅하여 컬럼 카운팅 신호를 생성하고, 상기 컬럼 카운팅 신호를 선택하여 컬럼 어드레스로 출력하는 컬럼 제어부;
    상기 초기화 신호에 응답하여, 상기 컬럼 카운팅 신호가 특정 값에 도달할 때 로우 카운팅 신호를 생성하고, 상기 로우 카운팅 신호를 로우 어드레스로 출력하는 로우 제어부; 및
    상기 로우 어드레스 및 상기 컬럼 어드레스를 토대로, 상기 위크 셀 회로 제어부로부터 출력되는 상기 K*M 비트 단위의 위크 셀 정보를 저장하기 위한 제 1 셀 영역이 할당된 메모리 어레이 영역
    을 포함하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    라이트 신호에 응답하여 상기 위크 셀 회로 제어부로부터 전달되는 상기 K*M 비트 단위의 위크 셀 정보를 상기 제 1 셀 영역에 저장하고, 저장이 완료되면 상기 저장 종료 신호를 출력하는 라이트 드라이버
    를 더 구비하는 반도체 메모리 장치.
  14. 제 12 항에 있어서,
    상기 제 1 셀 영역은,
    더미 매트를 포함하는 것
    을 특징으로 하는 반도체 메모리 장치.
  15. 제 12 항에 있어서,
    상기 컬럼 제어부는,
    상기 독출 완료 신호를 카운팅하여 상기 컬럼 카운팅 신호를 생성하고, 상기 컬럼 카운팅 신호가 특정 값에 도달할 때마다 풀 카운트 신호를 출력하는 컬럼 카운터
    를 포함하며, 상기 컬럼 카운터는, 상기 풀 카운트 신호에 응답하여 상기 컬럼 카운팅 신호를 초기화 하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 로우 제어부는,
    상기 초기화 신호 혹은 상기 풀 카운트 신호가 입력될 때마다 상기 로우 카운팅 신호를 생성하는 로우 카운터
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 각각이 M 개의 데이터 라인을 통해 위크 셀 회로 제어부와 연결되는 K 개의 셀 매트들을 포함하는 제 1 셀 영역이 구비된 반도체 메모리 장치에 있어서,
    A-1) 부트업 동작 시, 로우 어드레스에 대응하는 워드 라인을 활성화시키는 단계;
    A-2) 상기 부트업 동작 시, 상기 위크 셀 회로 제어부에 저장된 위크 셀 정보를 K*M 비트 단위로 독출한 후 독출 완료 신호를 출력하는 단계;
    A-3) 상기 독출 완료 신호를 카운팅하여 생성되는 컬럼 카운팅 신호를 토대로 컬럼 어드레스를 생성하고, 상기 컬럼 어드레스에 대응하는 컬럼 선택 신호에 응답하여 독출된 K*M 비트 단위의 위크 셀 정보를 상기 K 개의 셀 매트들에 M 비트 씩 라이트한 후 저장 종료 신호를 활성화 하는 단계;
    A-4) 상기 저장 종료 신호에 응답하여, 상기 위크 셀 회로 제어부에 저장된 위크 셀 정보를 K*M 비트 단위로 재독출한 후 상기 독출 완료 신호를 출력하는 단계; 및
    A-5) 상기 컬럼 카운팅 신호가 특정 값에 도달할 때까지, 상기 A-3) 및 A-4) 단계를 반복 수행하는 단계
    를 포함하는 반도체 메모리 장치의 동작 방법.
  18. 제 17 항에 있어서,
    상기 A-1) 부트업 동작 시, 로우 어드레스에 대응하는 워드 라인을 활성화시키는 단계는,
    초기화 신호에 응답하여, 상기 로우 어드레스를 생성하는 단계;
    상기 로우 어드레스에 대응하는 제 1 워드 라인을 활성화시키는 단계; 및
    상기 컬럼 카운팅 신호가 특정 값에 도달할 때, 상기 제 1 워드 라인을 비활성화 시키고, 제 2 워드 라인을 활성화 시키는 단계
    를 포함하는 반도체 메모리 장치의 동작 방법.
  19. 제 17 항에 있어서,
    상기 독출 완료 신호를 카운팅하여 생성되는 컬럼 카운팅 신호를 토대로 컬럼 어드레스를 생성하는 단계는,
    상기 독출 완료 신호를 카운팅하여 상기 컬럼 카운팅 신호를 생성하는 단계;
    상기 컬럼 카운팅 신호를 토대로 컬럼 어드레스를 생성하는 단계; 및
    상기 컬럼 카운팅 신호가 특정 값에 도달할 때 풀 카운트 신호를 출력하는 단계
    를 포함하는 반도체 메모리 장치의 동작 방법.
  20. 제 19 항에 있어서,
    상기 풀 카운트 신호에 응답하여 상기 컬럼 카운팅 신호를 초기화 하는 단계
    를 더 포함하는 반도체 메모리 장치의 동작 방법.
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US10515689B2 (en) * 2018-03-20 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit configuration and method
KR20200119613A (ko) * 2019-04-10 2020-10-20 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
KR20210113841A (ko) * 2020-03-09 2021-09-17 에스케이하이닉스 주식회사 리페어 회로 및 이를 포함하는 메모리 장치
CN116741223A (zh) * 2022-03-03 2023-09-12 长鑫存储技术有限公司 数据读出电路、数据读出方法和存储器
CN116092564B (zh) * 2023-03-14 2023-06-23 长鑫存储技术有限公司 一种存储器以及测试方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9274939B2 (en) * 2013-08-09 2016-03-01 SK Hynix Inc. Memory system

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE602004006848T2 (de) * 2003-03-12 2008-02-07 Koninklijke Philips Electronics N.V. Test für schwache sram-zellen
US7095669B2 (en) * 2003-11-07 2006-08-22 Infineon Technologies Ag Refresh for dynamic cells with weak retention
KR20120119441A (ko) * 2011-04-21 2012-10-31 에스케이하이닉스 주식회사 레이턴시 조절 회로, 이를 포함하는 반도체 메모리 장치 및 레이턴시 조절 방법
DE102012203610A1 (de) * 2011-05-25 2012-11-29 Samsung Electronics Co., Ltd. Verfahren zum Auffrischen eines Speicherbauelements, Auffrisch-adressengenerator und Speicherbauelement
KR20130042079A (ko) * 2011-10-18 2013-04-26 에스케이하이닉스 주식회사 반도체 장치의 리프레쉬 제어회로 및 방법
KR101893895B1 (ko) * 2011-12-16 2018-09-03 삼성전자주식회사 메모리 시스템 및 그 동작 제어 방법
KR101966858B1 (ko) * 2012-04-24 2019-04-08 삼성전자주식회사 휘발성 메모리 장치의 동작 방법, 휘발성 메모리 장치 및 메모리 시스템의 제어 방법
US9349433B2 (en) * 2013-03-13 2016-05-24 Inphi Corporation Hidden refresh of weak memory storage cells in semiconductor memory
KR20140113191A (ko) * 2013-03-15 2014-09-24 삼성전자주식회사 반도체 메모리 장치 및 이의 리프레쉬 방법
US20140379978A1 (en) * 2013-06-24 2014-12-25 Qualcomm Incorporated Refresh scheme for memory cells with weak retention time
KR20150017276A (ko) * 2013-08-06 2015-02-16 삼성전자주식회사 리프레쉬 레버리징 효율을 향상시키는 휘발성 메모리 장치의 리프레쉬 방법
KR102252376B1 (ko) * 2014-12-08 2021-05-14 삼성전자주식회사 셀 특성 플래그를 이용하여 리프레쉬 동작을 제어하는 메모리 장치
KR20160138690A (ko) * 2015-05-26 2016-12-06 에스케이하이닉스 주식회사 메모리 장치
KR102362605B1 (ko) * 2015-08-06 2022-02-15 에스케이하이닉스 주식회사 메모리 장치
KR20170034176A (ko) * 2015-09-18 2017-03-28 에스케이하이닉스 주식회사 반도체 장치
KR102389259B1 (ko) * 2015-10-15 2022-04-22 에스케이하이닉스 주식회사 메모리 장치 및 메모리 장치의 동작 방법
KR102501651B1 (ko) * 2016-03-02 2023-02-21 에스케이하이닉스 주식회사 리프레쉬 제어 장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9274939B2 (en) * 2013-08-09 2016-03-01 SK Hynix Inc. Memory system

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