DE602004006848T2 - Test für schwache sram-zellen - Google Patents

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Description

  • Die Erfindung betrifft allgemein einen statischen Schreib-Lese-Speicher (SRAM) und insbesondere ein Verfahren und eine Vorrichtung zum Nachweisen schwacher SRAM-Zellen.
  • Ein statischer RAM ist ein Speicherchip, der zum Halten seines Inhalts eine Stromversorgung benötigt, d.h., er behält Daten-Bits in seinem Speicher solange ihm Leistung zugeführt wird. Er wird von einer Flip-Flop-Schaltung gebildet, die basierend darauf, welcher der beiden Auswahltransistoren aktiviert ist, einen Strom durch eine oder die andere Seite fließen lässt. Abweichend von einem dynamischen RAM (DRAM) erfordert ein statischer RAM keine Auffrischschaltungen zum periodischen Auffrischen der Zellen. Ein SRAM stellt ebenso einen schnelleren Zugriff zu den Daten bereit als ein DRAM. Jedoch benötigen sie mehr Platz, verbrauchen mehr Leistung und neigen dazu, teurer zu sein. SRAM wird gewöhnlich zum Beispiel für einen Cachespeicher eines Computers und als Teil des Schreib-Lese-Speicher-Digital/Analog-Wandlers einer Videokarte benutzt.
  • 1 der Zeichnungen veranschaulicht eine gewöhnlich benutzte sechs-Transistor-(6T)-SRAM-Zelle. Ein erster, einen P-Kanal-Transistor 102 und einen N-Kanal-Transistor 104 umfassender Inverter 100 und ein zweiter, einen P-Kanal-Transistor 202 und einen N-Kanal-Transistor 204 umfassender Inverter 200 sind auf bekannte Art verbunden, um ein Latch zu bilden. Ein erster N-Kanal-Auswahltransistor 106 koppelt das Latch mit einer ersten Bitleitung BLB, und ein zweiter N-Kanal-Auswahltransitor (108) koppelt das Latch mit einer zweiten Bitleitung BL. Die Steuerelektroden der N-Kanal-Auswahltransistoren 106, 108 sind mit einer Wortleitung WL gekoppelt.
  • Die oben beschriebene sechs-Transistor-(6T)-CMOS-SRAM-Zelle bietet viele Vorteile gegenüber der herkömmlichen vier-Transistor-(4T)-SRAM-Zelle für Mikroprozessor- oder Mikrocontroller-Designs einschließlich des Potentials zum perfekten Behalten von Daten wegen ihrer aktiven Hochzieh(Pull-up)-PMOS- Transistoren. Dieses Potential zum perfekten Behalten von Daten ist jedoch zuvor nicht realisiert worden, weil einige Leerlaufdefekte, häufig schwache Defekte genannt, als Haltefehler verursachend bekannt sind. Diese typischerweise von Faktoren wie Widerstandsdefekten, übermäßigen Prozess-Verschiebungen, einer Transistor-Fehlanpassung, ohmschen Spannungsabfällen etc. verursachte Art von Defekt kann unvorhersehbare Datenhalte-Fehler verursachen, die Prozess-, temperatur- und zeitabhängig sind. Haltefehler treten als solche zufällig auf, weil Zellen nicht vollständig geschädigt sind und ein Haltefehler (gekennzeichnet durch ein Zustandskippen) lediglich unter gewissen Betriebsbedingungen wie einer elektrischen Störung (z.B. Stromversorgungs-Rauschen), Lese/Schreib-Zellenstörung etc. während eines normalen Betriebs des SRAMs ausgelöst wird. Als ein Ergebnis können die herkömmliche Haltenachweis-Technik des Hochtemperaturausheizens und der Testalgorithmen wie N-March diese Art von Fehler nicht nachweisen.
  • Für den Zweck des Folgenden können wir schwache Zellen als solche Zellen definieren, deren statische Rauschspanne (SNM) nahe bei Null liegt und somit können solche Zellen ihren Zustand unbeabsichtigt kippen. SNM ist ein Maß der Toleranz von logischen Schaltkreisen gegenüber Rauschen in jedem der Zustände, d.h. um wie viel die Eingangsspannung ohne Störung des vorhandenen logischen Zustands geändert werden kann. Mit anderen Worten stellt die SNM ein Maß der Zellen-Robustheit dar. Bezugnehmend auf 2 der Zeichnungen ist eine Transferfunktion einer Speicher-Zelle mit hervorgehobenen Spannen statischen Rauschens veranschaulicht. Die SNM ist definiert als der Schenkel des maximalen Quadrates, das zwischen der Transfercharakteristik der zwei Zellen-Inverter eingebettet werden kann. Punkte X und Y auf der Charakteristik stellen zwei stabile Zustände dar und der Kreuzungspunkt Z stellt den metastabilen Punkt dar. Eine kleine Störung um Z auf X oder Y zu wird ein Kippen der Zelle in Zustand X beziehungsweise Y verursachen.
  • Die Arten von Defekten, auf die oben Bezug genommen worden ist, haben die Tendenz, bei einem oder mehreren Transistoren zu unerwünschten Verschiebungen elektrischer Parameter zu führen, d.h. verschobene Schwellenwertspannung, verringerte effektive Transistorlänge etc. sowie "schwach-ohmige" elektrische Unterbrechungen und Kurzschlüsse in Folge von Widerstandsdefekten. Auf diese Defekte wird hiernach als "schwache Defekte" Bezug genommen. US-Patent Nr. 5,034,923 beschreibt drei Verfahren zum Nachweis von schwachen Defekten, um die Inverter einer SRAM-Schaltung auf die Gegenwart von schwachen Defekten vollständig zu untersuchen.
  • Das erste Nachweisverfahren eines schwachen Defekts kann mit Rückbezug auf 1 der Zeichnungen wie folgt zusammengefasst werden. Zuerst wird eine Bitleitung BLB auf einen geringen logischen Zustand vorgeladen (d. h. ihre Spannung wird auf einen Wert unterhalb der Schwellenwert-Spannungen der Transistoren gebracht). Dann wird der Ausgang der zu untersuchenden Inverter (nehmen wir an 100) durch Steuern der Wortleitung WL auf einen hohen logischen Zustand (d. h. ihre Spannung wird auf einen Wert oberhalb der Schwellenwert-Spannungen der Transistoren gesteuert) mit Bitleitungen BLB und BL gekoppelt, was die Transistoren 106, 108 leitend macht. Dann wird Bitleitung BL auf einen niedrigen logischen Zustand gesteuert. Schließlich wird der logische Zustand der Bitleitung BLB abgetastet.
  • Das zweite schwache Nachweisverfahren ist ähnlich dem ersten, aber der logische Sinn der Zustände von BLB und BL ist umgekehrt. Mit anderen Worten wird BLB auf einen hohen logischen Zustand vorgeladen, WL dann auf einen hohen Zustand gesteuert, BL dann auf einen hohen logischen Zustand gesteuert und der Zustand von BLB abgetastet.
  • Wie offensichtlich ist, wird das Ergebnis jedes der ersten beiden Verfahren sein, dass der logische Zustand von BLB sich von dem vorgeladenen Zustand ändern wird, wenn der Inverter 100 richtig funktioniert. Mit anderen Worten sollte BLB nach dem ersten Verfahren in einem hohen Zustand und nach dem zweiten in einem niedrigen Zustand sein.
  • Das dritte in US-Patent Nr. 5,034,923 beschriebene Verfahren zum Nachweis eines schwachen Defekts ist ausgebildet, um verschiedene Gelegenheiten von schwachen, mit den ersten beiden Verfahren nicht nachweisbaren Defekten nachzuweisen. Dieses Verfahren schließt ein Hochhalten des Zustands von BL und ein Nachweisen des Betrags des durch den Inverter 100 abgeleiteten Stromes ein. Ein in die Vdd-Zuführleitung für die SRAM-Zelle gekoppelter Stromsen sor weist nach, wenn der Verluststrom einen vorausgewählten Grenzwert übersteigt, in welchem Fall die Zelle als defekt identifiziert wird.
  • Bezugnehmend auf 3 der Zeichnungen wird eine Transfercharakteristik einer guten SRAM-Zelle (durchgezogene Linie) und eine schwache SRAM-Zelle (unterbrochene Linie) veranschaulicht. Die Achsen stellen die Knotenspannungen dar, die der Reihe nach proportional den Bitleitungs-Spannungen sind. VMgut und VMschwach stellen die Metastabilitätspunkte einer guten und einer schwachen Zelle dar. Wenn ein interner Knoten einer SRAM-Zelle auf das Niveau von VM gebracht wird, dann wird eine kleine Spannungserhöhung die Zelle in Richtung dieser Erhöhung kippen. Punkte X1, Y1 (X2, Y2) auf der Transfercharakteristik stellen die stabilen Zustände Z1 (Z2) dar – die metastabilen Zustände der guten beziehungsweise (schwachen) Zelle. Wie aus 3 offensichtlich wird, weist die schwache Zelle eine bedeutend kleinere SNM als die gute Zelle auf.
  • Jedoch weisen nicht alle Zellen die gleiche Transfercharakteristik auf, die metastabilen Punkte können nämlich zwischen Zellen variieren. Die metastabilen Punkte können sich auch infolge einer Technologie und eines Schaltungsentwurfs ändern. Noch weiter können sich Kundenanforderungen abhängig von der Zielanwendung ändern. Die in US-Patent Nr. 5,034,923 beschriebenen Untersuchungsverfahren sind etwas unhandlich, weil die Untersuchungsspannungen nicht geändert werden können, um diese Gesichtspunkte zu berücksichtigen. Dies schränkt das Anwendungsfeld der beschriebenen Methoden erheblich ein. Darüber hinaus enthalten die in US-Patent Nr. 5,034,923 beschriebenen Techniken ein individuelles Aktivieren jeder Wortleitung in einer Anordnung, so dass die zur Durchführung der Nachweisverfahren für eine schwache Zelle benötigte Zeit proportional zu der Anzahl der Wortleitungen in einer Anordnung ist, d.h. Untersuchungszeiten sind relativ lang.
  • US-Patent Nr. 6,501,692 , auf das sich der Oberbegriff des Anspruchs 1 gründet, offenbart eine SRAM-Vorrichtung, die eine zusätzliche Schaltungsanordnung in der Form einer zwischen den jeweiligen Bitleitungen einer Spalte von SRAM-Zellen gekoppelten Belastungstest-Schaltung enthält, um schwache SRAM-Zellen in der Spalte nachzuweisen. Die Belastungstest-Schaltung umfasst einen Transistor zum Kurzschließen der Bitleitungen, was zu einem Stromfluss aus Durchschaltungsteilen einer ausgewählten SRAM-Zelle führt. Dieser Strom verursacht einen Spannungsabfall an diesen Teilen der SRAM-Zelle, was dazu führen kann, dass das Inverterpaar der SRAM-Zelle im Fall einer schwachen Zelle einen Zustand kippt. Die Stromstärke kann durch eine Veränderung der an den Transistor der Belastungsschaltung angelegten Steuerelektrodenspannung gesteuert werden. Dieses stellt eine Steuerung über den Betrag eines Spannungsabfalls, dem die zu testenden Knoten der SRAM-Zelle ausgesetzt sind, bereit. Die zusätzliche Schaltungsanordnung trägt zu den Gesamtkosten des SRAM-Bauelementes bei.
  • Wir haben nun eine Anordnung erfunden, welche die oben umrissenen Probleme beseitigt.
  • Folglich ist gemäß einem ersten Aspekt der vorliegenden Erfindung eine Vorrichtung zum Testen einer statischen Schreib-Lese-Speicher-(SRAM)-Zelle aus einer Vielzahl von SRAM-Zellen auf das Vorhandensein eines schwachen Defekts vorgesehen, wobei die SRAM-Zelle einen anfänglichen logischen Zustand aufweist und eine zwischen zwei Bitleitungen angeschlossene und mit einer Wortleitung gekoppelte Flip-Flop-Schaltung umfasst, welche Vorrichtung umfasst:
    • a) Mittel zum Vorab-Aufladen wenigstens einer der Bitleitungen auf ein vorbestimmtes Niveau;
    • b) Mittel zum Aktivieren der Wortleitung; und
    • c) Mittel zum Bestimmen des logischen Zustands der SRAM-Zelle, nachdem die Wortleitung aktiviert worden ist, um zu bestimmen, ob der logische Zustand gegenüber dem anfänglichen logischen Zustand geändert worden ist,
    • d) Mittel zum Programmieren einer auf einem spezifischen Zellenkriterium und/oder -eigenschaften basierenden Auslösespannung, wobei die Auslösespannung eine Testspannung (VTEST) ist, bei der eine Zelle mit einem schwachen Defekt den Zustand ändert, und
    • e) Mittel zum Ansteuern wenigstens einer der Bitleitungen oder zum Steuern einer dazu proportionalen Knotenspannung auf die Auslösespannung, nachdem die Wortleitung aktiviert worden ist und bevor der logische Zustand bestimmt wird, dadurch gekennzeichnet, dass die Mittel zum Programmieren der Auslösespannung ausgebildet sind, die Auslösespannung durch Programmierung der jeweiligen anfänglichen logischen Zustände in der Form eines Verhältnisses von 0'en und 1'en in den SRAM-Zellen, die zwischen den zwei Bitleitungen angeschlossen sind, zu programmieren.
  • Gemäß dem ersten Aspekt der vorliegenden Erfindung ist ebenso ein Verfahren zum Testen einer statischen Schreib-Lese-Speicher-(SRAM)-Zelle aus einer Vielzahl von SRAM-Zellen auf das Vorhandensein eines schwachen Defekts vorgesehen, wobei die SRAM-Zelle einen anfänglichen logischen Zustand aufweist und eine zwischen zwei Bitleitungen angeschlossene und mit einer Wortleitung gekoppelte Flip-Flop-Schaltung umfasst, welches Verfahren die Schritte umfasst:
    • a) Vorab-Aufladen wenigstens einer der Bitleitungen auf ein vorbestimmtes Niveau;
    • b) Aktivieren der Wortleitung; und
    • c) Bestimmen des logischen Zustandes der SRAM-Zelle, nachdem die Wortleitung aktiviert worden ist, um festzulegen, ob sich der logische Zustand gegenüber dem anfänglichen logischen Zustand geändert hat;
    • d) Programmieren einer auf einem spezifischen Zellenkriterium und/oder -eigenschaften basierenden Auslösespannung, wobei die Auslösespannung eine Testspannung (VTEST) ist, bei der eine Zelle mit einem schwachen Defekt den Zustand ändert, und
    • e) Ansteuern wenigstens einer der Bitleitungen oder einer dazu proportionalen Knotenspannung auf die Auslösespannung, nachdem die Wortleitung aktiviert worden ist und bevor der logische Zustand bestimmt wird, dadurch gekennzeichnet, dass der Schritt des Programmierens der Auslösespannung ein Programmieren der jeweiligen anfänglichen logischen Zustände in der Form eines Verhältnisses von 0'en und 1'en in die SRAM-Zellen, die zwischen den zwei Bitleitungen angeschlossen sind, umfasst.
  • Die Programmierbarkeit des Nachweis-Schwellenwertes (oder Auslösespannung) der Vorrichtung und das Verfahren gemäß dem ersten Aspekt der vorliegenden Erfindung ermöglichen eine Variation des Nachweis-Schwellenwertes, um unterschiedliche Durchlasskriterien zu erfüllen. Als ein Ergebnis ist das Verfahren gemäß dem ersten Aspekt der Erfindung erheblich anpassungsfähiger als diejenigen des Standes der Technik.
  • Für die Zwecke dieser Beschreibung kann eine schwache Zelle als mit einer deutlich geringeren statischen Rauschspanne als die einer guten SRAM-Zelle definiert betrachtet werden.
  • Diese und andere Aspekte der Erfindung werden aus den hiernach beschriebenen Ausführungsformen offensichtlich und in Bezug auf die hiernach beschriebenen Ausführungsformen erläutert werden.
  • Ausführungsformen der vorliegenden Erfindung werden nun mittels von Beispielen lediglich und mit Bezug auf die begleitenden Zeichnungen beschrieben werden, in denen:
  • 1 ein die Konfiguration einer herkömmlichen Sechs-Transistor-SRAM-Zelle veranschaulichendes Schaltungsdiagramm ist,
  • 2 eine Transferfunktion einer Speicher-Zelle mit hervorgehobenen Spannen statischen Rauschens veranschaulicht,
  • 3 die Transferfunktionen einer guten beziehungsweise einer schwachen SRAM-Zelle veranschaulicht,
  • 4 VTEST als eine Funktion von R für BL und BLB veranschaulicht,
  • 5 ein schematisches, ein Verfahren gemäß einer exemplarischen Ausführungsform der vorliegenden Erfindung veranschaulichendes Flussdiagramm,
  • 6 ein die Vorrichtung gemäß einer ersten exemplarischen Ausführungsform der vorliegenden Erfindung veranschaulichendes Schaltungsdiagramm,
  • 7 eine die Simulationsergebnisse des Betriebs der Vorrichtung der 6 veranschaulichende graphische Darstellung,
  • 8 ein eine Vorrichtung gemäß einer zweiten exemplarischen Ausführungsform der vorliegenden Erfindung veranschaulichendes Schaltungsdiagramm,
  • 9 eine das Verhalten von Bitleitungs-Spannungen während des Betriebs der Vorrichtung der 8 veranschaulichende graphische Darstellung und
  • 10 eine das korrekte Verhalten der Vorrichtung der 8 veranschaulichende graphische Darstellung, wenn ein Signal WD rechtzeitig herausgegeben wird.
  • Bezugnehmend auf 1 und 3 der Zeichnungen wird angenommen, dass Knoten 1 einer SRAM-Zelle einen logischen Zustand "1" aufweist und dass die Bitleitungen auf einen bekannten Wert (angenommen Vdd/2) geladen sind. Nun wird angenommen, dass durch eine gewisse Manipulation an der Bitleitungsschienenspannung VKnoten1 von einem stabilen Zustand „X" auf VTEST mittels des Verfahrens gemäß einer exemplarischen Ausführungsform der vorliegenden Erfindung heruntergebracht wird, während die Bitleitung erdfrei gelassen wird. VTEST stellt die programmierbare Nachweisschwelle einer schwachen Zelle dar. Wie aus 3 der Zeichnungen offensichtlich ist, fällt die schwache Zelle aus, wenn (Vdd – VTEST) < (Vdd – VMschwach), wohingegen die gute Zelle in ihrem Zustand verbleibt.
  • Ein Spannungsniveau VTEST kreuzt die Transfercharakteristik einer guten Zelle an Punkten "1" und "2" und kreuzt die Transfercharakteristik einer schwachen Zelle bei Punkten "3" und "4" wie in 3 gezeigt. Knoten 1 der guten Zelle wird seinen Wert (Zustand "1") behalten, während Knoten 1 der schwachen Zelle auf den Zustand "0" kippen wird. Die Pfeile in 3 zeigen die Richtung der Dynamik der Transfercharakteristik in diesem Fall.
  • Das oben beschriebene Prinzip wird bei dem Verfahren gemäß der folgenden exemplarischen Ausführungsformen der vorliegenden Erfindung nutzbar gemacht, d.h. all die Zellen, die bei der Knotenspannung oberhalb VTEST kippen, werden als schwach angenommen und werden aussortiert.
  • Nun wird das Verhältnis
    Figure 00090001
    definiert.
  • In dieser Definition wird angenommen, dass die Zellen, die einen Zustand "1" nicht haben, in einen Zustand "0" geschrieben werden, wie aus der Definition von R, R ∈ [0,1] gesehen werden kann.
  • Es wird angenommen, dass ein vorbestimmtes 0/1-Muster R in eine Speicheranordnung von SRAM-Zellen geschrieben wird. Wenn all die Wortleitungen zu der gleichen Zeit aktiviert werden, kann nun eine programmierbare VTEST-Spannung auf den Bitleitungen erreicht werden. Unterschiedliche VTEST-Spannungen und daher die Nachweisschwellenwerte einer schwachen Zelle können durch eine Änderung des Verhältnisses R erhalten werden. Die Abhängigkeit von VTEST von R für BL und BLB ist in 4 der Zeichnungen veranschaulicht.
  • Bezugnehmend auf 5 der Zeichnungen wird eine Ausführung eines Verfahrens gemäß der vorliegenden Erfindung lediglich beispielhaft beschrieben werden. Bei Schritt 100 wird ein 0/1-Verhältnis in die Speicheranordnung geschrieben. Bei Schritt 102 werden die Bitleitungen BL und BLB vorgeladen und auf VTEST ausgeglichen. VTEST ist ausgewählt oder gemäß des 0/1-Verhältnisses von Zellen programmiert, wie oben unter Bezug auf 4 der Zeichnungen beschrieben. Bei Schritt 104 werden die mit allen SRAM-Zellen verbundenen Wortleitungen in der Anordnung parallel aktiviert und bei Schritt 106 werden die Bitleitungen BL und BLB kurzgeschlossen. Die Wortleitungen werden dann deaktiviert (bei Schritt 108) und die Bitleitungen werden freigegeben (bei Schritt 110). Die Inhalte der SRAM-Anordnung werden dann gelesen und mit dem bei Schritt 100 (Schritt 112) in die Anordnung geschriebenen Strom-0/1-Verhältnis verglichen. Jegliche Zellen, deren Inhalte nicht dem anfänglichen 0/1-Verhältnis entsprechen (d.h. deren Zustände gekippt worden sind) werden markiert oder andersartig als "schwach" ausgewiesen (bei Schritt 114). Das 0/1-Verhältnis wird invertiert (bei Schritt 116) und Schritte 100 und 114 werden für das invertierte 0/1-Verhältnis wiederholt. Dieses invertierte 0/1-Verhältnis wird benutzt, um schwache Zellen nachzuweisen, die in die umgekehrte Richtung kippen können. Dieses Verfahren wird für alle 0/1-Verhältnisse, die zu untersuchen erforderlich ist, wiederholt.
  • Bezugnehmend auf 6 der Zeichnungen wird nun eine Vorrichtung gemäß einer ersten exemplarischen Ausführungsform der vorliegenden Erfindung beschrieben werden. Die veranschaulichte Vorrichtung umfasst eine Spalte von Speicher-Zellen 600 mit zwei kreuzgekoppelten PMOS-Transistoren 601, 602, um die Bitleitungen hochzuziehen, drei anderen PMOS-Transistoren 603, 604, 605, um die Bitleitungen auf Vdd vorzuladen, einen NMOS-Transistor 606, um die Bitleitungen miteinander kurzzuschließen, eine geeignete Logik 607, um das Schwach-Nachweis(WT)-Signal auszugeben, einen Wortleitungs-Decoder 608 für simultane Aktivierung der Wortleitungen.
  • Die Nachweisphase einer schwachen Zelle beginnt durch Programmieren des Auslösepunktes VTEST, der notwendig ist, um Zellen mit einer geringen SNM nachzuweisen. Dies wird durch Schreiben einer vorbestimmten Anzahl von Zellen mit entweder einem "1"- oder einem "0"-Zustand. Die Bitleitungen werden dann durch die Transistoren 603, 604, 605 auf Vdd vorgeladen. Nachdem dieses Vorladen der Bitleitungen beendet ist, werden alle Wortleitungen simultan aktiviert, wodurch alle Zellen 600 derselben Spalte parallel verbunden werden. Unter dieser Konfiguration teilen sich Zugriffstransistoren eine gemeinsame Steuerelektrode und einen gemeinsamen Bitleitungsknoten. Der andere Zugriffstransistoranschluss ist durch die entsprechenden NMOS- oder PMOS-Steuer-Transistoren der Speicher-Zelle entweder mit dem Erdpotential oder Vdd verbunden. Die Zugriffstransistoren wirken als Widerstände, wobei die Versorgungsspannung auf jeder Bitleitung zwischen Vdd und Erdpotential abhängig von dem äquivalenten DC-Pfadwiderstand unterteilt wird. Zum Beispiel wird ein Bitleitungsknoten auf Vdd/2 gehalten, wenn 50% der Zellen in dem Zustand "0" sind, weil der Pfadwiderstand zum Erdpotential und zu Vdd der gleiche ist, d.h. R = 0,5.
  • Die graphische Darstellung der 7 veranschaulicht Simulationsergebnisse der zuvor beschriebenen Ausführung. Die Kurven entsprechen den Bitleitungen BL (702), BLB (704), dem schwachen Nachweissignal WD (706) und den Zustandsspannungen der Zellen (708). Die obere Kurve 700a veranschaulicht die Situation, in der die Bitleitungen rechtzeitig miteinander kurzgeschlossen werden, wohingegen die untere Kurve 700b die Situation veranschaulicht, in der die Bitleitungen zu spät kurzgeschlossen werden. In dem letztgenannten Fall kann man sehen, wie der interne Zustand der Zelle auf einen Zustand "0" kippt. Man beachte, dass sich die Bitleitungskapazität gemäß der durch den äquivalenten Pfadwiderstand erzeugten Zeitkonstante entlädt, wenn die Wortleitungen aktiviert werden. Ferner werden sogar die guten Zellen kippen, wenn die Entladungsspannung unter Vdd/2 (was auch der metastabile Punkt sein könnte) fällt, was dazu führen kann, dass eine der Bitleitungen auf Erdpotential heruntergezogen wird und die andere Bitleitung auf Vdd zurückgesetzt wird. Um ein Erreichen des metastabilen Punktes der Zellen zu verhindern, werden die Bitleitungen somit durch einen NMOS-Durchlass-Transistor 606 unter Benutzung eines Signals WD miteinander kurzgeschlossen. Dies führt dazu, dass die Spannungen auf den Bitleitungen um ungefähr Vdd/2 konstant bleiben, während die Zellendynamik ein neues Gleichgewicht findet. Mit anderen Worten werden die Bitleitungen nicht auf komplementäre logische Werte hoch gesetzt. Eine Bit-Leitungsspannung um Vdd/2 ist jedoch ausreichend, um schwache Zellen zu kippen. Für ein Verhältnis R ≠ 0,5 sind die entsprechenden Pfadwiderstände auf Vdd und Erdpotential auch unterschiedlich und somit wird die Bitleitungsspannung einfach eher über oder unter Vdd/2 gezogen.
  • Bezugnehmend auf 8 der Zeichnungen umfasst eine Vorrichtung gemäß einer zweiten exemplarischen Ausführungsform der Erfindung eine Spalte von Speicher-Zellen 800, Hoch(Pull-up)- und Herunterzieh(Pull-down)-MOS-Transistoren 803, 804, die mit den Bitleitungen verbunden sind, einen CMOS-Schalter 807, umfassend Transistoren 805, 806, um die Bitleitungen miteinander kurzzuschließen, und eine geeignete Logik 808, um alle Wortleitungen simultan zu aktivieren und ein Vorladen der Bitleitungen zu testen.
  • Im Gegensatz zu der unter Bezug auf 6 beschriebenen Vorrichtung werden die Bitleitungen in dieser Ausführungsform eher als lediglich auf Vdd auf Vdd und auf Erdpotential vorgeladen. Wenn die Wortleitungen aktiviert werden, arbeitet die Bitleitungs-Vorladung auf eine zu der mit Bezug auf 6 beschriebenen ähnliche Art, um einen all die Zellen in den gleichen Zustand zwingenden Betrieb zu schreiben. Obwohl das Vorladen und Aktivierungsstufen einer Wortleitung hier als gegenseitig ausschließlich beschrieben worden sind, existiert in der Praxis eine kleine Überlappung zwischen ihnen. Wenn diese Überlappung ausreichend lang ist, werden die guten Zellen sogar kippen. 9 veranschaulicht dieses Verhalten in der Abwesenheit der WD-Pulse. Die obere Kurve 900a zeigt den Fall, wenn eine gute Zelle infolge einer Überlappung zwischen Vorladung und WL-Signalen von ungefähr 120 ps kippen. Die untere Kurve 900d zeigt das erwartete Verhalten, wenn die Überlappung 60 ps beträgt. Das Zeitfenster der Überlappung kann zum Glück durch rechtzeitiges gemeinsames Kurzschließen der Bitleitungen, wie in der Kurve der 10 gezeigt, kompensiert werden.
  • Ausführungsformen der vorliegenden Erfindung sind hier lediglich über einen exemplarischen Weg beschrieben worden, und es wird den Fachleuten offensichtlich werden, dass Modifikationen und Veränderungen an den beschriebenen Ausführungsformen ohne ein Abweichen von dem Umfang der in den angehängten Ansprüchen definierten Erfindung gemacht werden können. Ferner schließt der Ausdruck "umfassend" andere Elemente oder Schritte nicht aus, "eine" oder "ein" schließt eine Vielzahl nicht aus und ein einzelnes Element oder eine einzelne Einheit kann die Funktionen mehrerer in den Ansprüchen erwähnter Mittel erfüllen.

Claims (8)

  1. Vorrichtung zum Testen einer statischen Schreib-Lese-Speicher (SRAM)-Zelle (600, 800) aus einer Vielzahl von SRAM-Zellen auf das Vorhandensein eines schwachen Defektes, wobei die SRAM-Zelle (600, 800) einen anfänglichen logischen Zustand hat und eine Flip-Flop-Schaltung aufweist, die zwischen zwei Bitleitungen (BL, BLB) angeschlossen ist und an eine Wortleitung (WL) gekoppelt ist, wobei die Vorrichtung umfasst: a) Mittel (603; 604; 605, 803; 804) zum Vorab-Aufladen wenigstens einer der Bitleitungen (BL, BLB) auf ein vorbestimmtes Niveau; b) Mittel (608, 808) zum Aktivieren der Wortleitung (WL); und c) Mittel (607, 807) zum Bestimmen des logischen Zustandes der SRAM-Zelle (600, 800), nachdem die Wortleitung (WL) aktiviert worden ist, um zu bestimmen, ob sich der logische Zustand gegenüber dem anfänglichen logischen Zustand geändert hat; d) Mittel zum Programmieren einer Auslösespannung auf Basis eines spezifischen Zellenkriteriums und/oder Eigenschaften, wobei die Auslösespannung eine Testspannung (VTEST) ist, bei der eine Zelle mit schwachem Defekt den Zustand ändert; und e) Mittel zum Ansteuern wenigstens einer der Bitleitungen (BL, BLB) mit der Auslösespannung oder zum Steuern einer proportionalen Knotenspannung auf die Auslösespannung, nachdem die Wortleitung (WL) aktiviert worden ist und bevor der logische Zustand bestimmt wird, dadurch gekennzeichnet, dass die Mittel zum Programmieren der Auslösespannung ausgebildet sind, die Auslösespannung durch Programmierung der jeweiligen anfänglichen logischen Zustände in der Form eines Verhältnisses von Nullen und Einsen in den SRAM-Zellen (600, 800), die zwischen den zwei Bitleitungen angeschlossen sind, zu programmieren.
  2. Vorrichtung nach Anspruch 1 zum Testen eines SRAM-Feldes auf das Vorhandensein von schwachen Zellen, bei der die Vielzahl von SRAM-Zellen (600, 800) alle zwischen den gleichen zwei Bitleitungen (BL, BLB) angeschlossen sind und wobei jede an eine jeweilige Wortleitung (WL) gekoppelt ist.
  3. Vorrichtung nach Anspruch 1 oder 2, bei der die Mittel (608, 808) zum Aktivieren der Wortleitung (WL) Mittel zum im Wesentlichen simultanen Aktivieren aller derjenigen Wortleitungen umfasst, an die die Vielzahl von SRAM-Zellen (600, 800) jeweils gekoppelt sind.
  4. Vorrichtung nach Anspruch 1, 2 oder 3, ferner umfassend Mittel (807) zum Bestimmen des logischen Zustands aller SRAM-Zellen (800), nachdem die Wortleitungen (WL) aktiviert worden sind, und zum Kennzeichnen oder zum anderweitigen Identifizieren solcher Zellen als schwach, von deren logischem Zustand festgestellt wird, dass er sich gegenüber dem anfänglichen logischen Zustand geändert hat.
  5. Vorrichtung nach Anspruch 4, bei der eine schwache Zelle derart definiert ist, dass sie einen signifikant geringeren statischen Rauschabstand als eine gute Zelle aufweist.
  6. Vorrichtung nach einem der vorhergehenden Ansprüche, enthaltend Mittel (606, 807) zum Kurzschließen der Bitleitungen (BL, BLB) nachdem die Wortleitung/en (WL) aktiviert worden ist/sind.
  7. Verfahren zum Testen einer statischen Schreib-Lese-Speicher (SRAM)-Zelle (600, 800) aus einer Vielzahl von SRAM-Zellen auf das Vorhandensein eines schwachen Defektes, wobei die SRAM-Zelle (600, 800) einen anfänglichen logischen Zustand aufweist und eine Flip-Flop-Schaltung umfasst, die zwischen zwei Bitleitungen (BL, BLB) angeschlossen und mit einer Wortleitung (WL) gekoppelt ist, wobei das Verfahren die Schritte umfasst: a) Vorab-Aufladen (102) wenigstens einer der Bitleitungen auf ein vorgegebenes Niveau; b) Aktivieren (104) der Wortleitung; und c) Bestimmen (112) des logischen Zustandes der SRAM-Zelle, nachdem die Wortleitung aktiviert worden ist, um zu bestimmen, ob sich der logische Zustand gegenüber dem anfänglichen logischen Zustand geändert hat; d) Programmieren (100) einer Auslösespannung auf Basis eines spezifischen Zellenkriteriums und/oder Eigenschaften, wobei die Auslösespannung eine Testspannung (VTEST) ist, bei der eine Zelle mit schwachem Defekt den Zustand ändert; und e) Ansteuern wenigstens einer der Bitleitungen (BL, BLB) mit der Auslösespannung oder Steuern einer proportionalen Knotenspannung auf die Auslösespannung, nachdem die Wortleitung (WL) aktiviert worden ist und bevor der logische Zustand bestimmt wird, dadurch gekennzeichnet, dass: der Schritt des Programmierens der Auslösespannung die Programmierung der jeweiligen anfänglichen logischen Zustände in der Form eines Verhältnisses von Nullen und Einsen in den SRAM-Zellen (600, 800) umfasst, die zwischen den zwei Bitleitungen angeschlossen sind.
  8. Verfahren nach Anspruch 7, bei dem die Vielzahl von SRAM-Zellen (600, 800) ein SRAM-Feld bildet, in dem jede SRAM-Zelle mit einer jeweiligen Wortleitung gekoppelt ist, und bei dem der Schritt des Aktivierens der Wortleitung das im Wesentlichen simultane Aktivieren aller der Wortleitungen in dem Speicherfeld umfasst.
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100437834C (zh) * 2003-03-12 2008-11-26 Nxp股份有限公司 用于弱sram单元的检测装置和方法
US7298659B1 (en) * 2004-06-07 2007-11-20 Virage Logic Corporation Method and system for accelerated detection of weak bits in an SRAM memory device
GB0426005D0 (en) * 2004-11-26 2004-12-29 Koninkl Philips Electronics Nv Sram test method and sram test arrangement
US20070025167A1 (en) * 2005-07-27 2007-02-01 Marco Ziegelmayer Method for testing a memory device, test unit for testing a memory device and memory device
EP2011123B1 (de) 2006-04-13 2015-03-04 Nxp B.V. Verfahren zur erzeugung eines halbleiterbauelementidentifikators und halbleiterbauelement
US7613067B2 (en) * 2006-10-20 2009-11-03 Manoj Sachdev Soft error robust static random access memory cells
US7606092B2 (en) * 2007-02-01 2009-10-20 Analog Devices, Inc. Testing for SRAM memory data retention
JP4411443B2 (ja) 2007-03-31 2010-02-10 国立大学法人九州工業大学 Ｓｒａｍメモリセルの評価方法及びｓｒａｍメモリセルの評価プログラム
US7480192B1 (en) * 2007-04-06 2009-01-20 Xilinx, Inc. Pull-up voltage circuit
US7646203B2 (en) * 2007-07-16 2010-01-12 United Microelectronics Corp. Defect detection system with multilevel output capability and method thereof
DE102008007029B4 (de) * 2008-01-31 2014-07-03 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Betrieb einer elektronischen Schaltung mit körpergesteuertem Doppelkanaltransistor und SRAM-Zelle mit körpergesteuertem Doppelkanaltransistor
US7715260B1 (en) 2008-12-01 2010-05-11 United Microelectronics Corp. Operating voltage tuning method for static random access memory
TWI423362B (zh) * 2008-12-09 2014-01-11 United Microelectronics Corp 靜態隨機存取記憶體的操作電壓的調整方法
US9842631B2 (en) * 2012-12-14 2017-12-12 Nvidia Corporation Mitigating external influences on long signal lines
US8976574B2 (en) 2013-03-13 2015-03-10 Qualcomm Incorporated Process corner sensor for bit-cells
US9959912B2 (en) 2016-02-02 2018-05-01 Qualcomm Incorporated Timed sense amplifier circuits and methods in a semiconductor memory
KR102471601B1 (ko) * 2016-05-17 2022-11-29 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 위크 셀 검출 방법
KR102517700B1 (ko) * 2016-06-10 2023-04-05 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
US10950296B2 (en) 2018-07-16 2021-03-16 Taiwan Semiconductor Manufacturing Company, Ltd. Latch circuit formed from bit cell
CN111986719B (zh) * 2020-09-10 2022-11-29 苏州兆芯半导体科技有限公司 电流确定方法
US20230409237A1 (en) * 2022-06-17 2023-12-21 Western Digital Technologies, Inc. Data Storage Device With Weak Bits Handling
CN115641903A (zh) * 2022-10-19 2023-01-24 深圳市紫光同创电子有限公司 Fpga存储单元失效分析方法、装置、电子设备以及存储介质
CN115938456B (zh) * 2023-03-09 2023-07-25 长鑫存储技术有限公司 半导体存储装置的测试方法、装置、设备及介质

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0756759B2 (ja) * 1990-12-27 1995-06-14 株式会社東芝 スタティック型半導体記憶装置
US5559745A (en) * 1995-09-15 1996-09-24 Intel Corporation Static random access memory SRAM having weak write test circuit
US6501692B1 (en) * 2001-09-17 2002-12-31 Cirrus Logic, Inc. Circuit and method for stress testing a static random access memory (SRAM) device
CN100437834C (zh) * 2003-03-12 2008-11-26 Nxp股份有限公司 用于弱sram单元的检测装置和方法
KR100518579B1 (ko) * 2003-06-05 2005-10-04 삼성전자주식회사 반도체 장치 및 그 테스트 방법
US7133319B2 (en) * 2003-06-20 2006-11-07 Hewlett-Packard Development Company, L.P. Programmable weak write test mode (PWWTM) bias generation having logic high output default mode

Also Published As

Publication number Publication date
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