DE2527486B2 - Verfahren zur Prüfung bistabiler Speicherzellen - Google Patents

Description

— normales Einschreiben eines ersten Binänvertes in die zur Prüfung ausgewählte Speicherzelle, welcher Binärwert unabhängig von dem zu prüfenden Lastelement als Spannungswert in dem einen Referenzpunkt einprägbar ist;

— Einschreiben des dazu komplementären Binärwertes in dieselbe Speicherzelle, wobei die Zeitdauer dieses zweiten Einschreibevorgangs wesentlich länger gewählt wird als für den ersten Einschreibevorgang und wobei der komplementäre Binärwert u.a. die Aufladung des einen Referenzpunktes übei das zu prüfende Lastelement voraussetzt;

— Auslesen der Speicherzelle.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß vor dem Auslesevorgang zur Feststellung des tatsächlichen Inhalts der ausgewählten Speicherzelle ein Lesesteuersignal an die Speicherzelle angelegt wird, das wesentlich länger andauert als ein normalerweise zum Auslesen einer Speicherzelle benötigtes Steuersignal und eine Nicht-Einschreibeperiode zur Einstellung und Erreichung annähernd konstanter Aufladepotentiale an den Referenzpunkten erlaubt.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Zeitdauer des zweiten Einschreibevorgangs zum Einschreiben des komplementären Binärwertes in aufeinanderfolgenden Prüfvorgängen verändert, vorzugsweise verkürzt wird, um die Stabilität der betreffenden Speicherzelle in Abhängigkeit von dieser Zeitdauer festzustellen.

4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß folgende Schritte nacheinander ausgeführt werden:

— Anlegen eines von zwei binären Potentialen an beide Zugriffsleitungen,

— Leitendmachen der beiden Schalterelemente,

— Anlegen des komplementären Potentials an eine der beiden Zugriffsleitungen für die Dauer eines normalen Einschreibevorgangs,

— Anlegen des komplementären Potentials an die andere der beiden Zugriffsleitungen für eine wesentlich längere Dauer als die eines normalen Einschreibevorgangs,

— freies Einstellenlassen der Referenzpunkte ohne Zuführung eines besonderen Potentials an die Zugriffsleitungen,

— Sperren der beiden Schalterelemente und

nochmaliges Anlegen des einen der beiden Potentiale an beide Zugriffsleitungen,
— nochmaliges Leitendmachen der beiden Schalterelemente und Feststellung an mindestens einer der beiden Zugriffsleitungen, welches Potential sich eingestellt hat

Die Erfindung betrifft ein Verfahren zur Prüfung bistabiler Speicherzellen in einer Speicheranordnung nach dem Oberbegriff des Anspruchs 1.

Halbleiterspeicheranordnungen, die aus bistabilen Speicherzellen bestehen und in integrierter Schaltkreistechnik hergestellt werden, sind allgemein bekannt Auf einem einzigen Halbleiterplättchen können hunderte oder tausende solcher bistabiler Speicherzellen untergebracht werden. Die Anzahl der Anschlüsse, über die elektrische Signale mit den auf dem Plättchen befindlichen Schaltungen ausgetauscht werden können, ist aber begrenzt Durch die große Packungsdichte mit relativ wenigen Anschlußverbindungen ergeben sich

Problei, e bei der Ausprüfung solcher Speicherschaltungen.

Ein mögliches Prüfverfahren besteht darin, einen Binärwert in eine ausgewählte Speicherzelle einzuschreiben, dann eine Zeitlang zu warten, und anschließend die in der Speicherzelle vorhandene Information auszulesen und mit der eingeschriebenen Information zu vergleichen. Dieses als »Warteprüfung« bezeichnete Verfahren benötigt sehr viel Zeit. Normalerweise kann man nur eine bestimmte Anzahl von Speicherzellen auf einem Plättchen zur Prüfung adressieren, wenn man eine gegenseitige Beeinflussung und Verfälschung der Prüfergebnisse vermeiden will. Deshalb müssen viele »Warteprüfungs«-Vorgänge hintereinander ausgeführt werden, um jeweils ein Plättchen vollständig auszuprüfen.

Man könnte auch zusätzliche Prüfanschlüsse auf jedem Plättchen vorsehen. Durch solche zusätzlichen Anschlußverbindungen wird aber die Packungsdichte herabgesetzt und die Leistungsfähigkeit der Schaltun-

gen eines Plättchens verringert. Es ist allgemein nicht erwünscht zusätzliche Anschlüsse für Prüfzwecke vorzusehen. Leistungsfähige Prüfverfahren dürfen keine zusätzlichen Einrichtungen an einem Produkt bedingen, um dieses prüfbar zu machen.

Der Erfindung liegt die Aufgabe zugrunde, ein Prüfverfahren für binäre Speicherzellen in einer Speicheranordnung anzugeben, das keine besonderen Elemente oder Vorrichtungen in der Anordnung erfordert, die speziell für die Ausprüfung vorgesehen

sind. Weiterhin soll durch die Erfindung das Ausprüfen schneller als mit bisher bekannten Verfahren möglich sein. Schließlich soll das Verfahren auch eine Prüfung bedingt funktionsfähiger Speicherzellen ermöglichen.

Zur Lösung dieser Aufgabe(n) sieh Jie Erfindung die

im Patentanspruch 1 gekennzeichneten Maßnahmen

vor. Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind in den Unteransprüchen bezeichnet

Die Erfindung wird im folgenden anhand von

Ausführungsbeispielen unter Zuhilfenahme der Zeichnungen näher erläutert Es zeigt

F i g. 1 eine Speicherzelle, die durch das erfindungsgemäße Verfahren geprüft werden soll,

F i g. 2 eine Speicheranordnung aus Speicherzellen,

die durch das erfindungsgemäße Verfahren geprüft werden kann,

Fig.3A bis 3C Spannungsverläufe zur Erläuterung des erfindungsgemäßen Verfahrens.

Fig. 1 zeigt eine Speicherzelle, die mit dem erfindungsgemäßen Verfahren geprüft werden kann. Die gesamte Schaltung ist aus N-Kanal-Feldeffekttransistoren aufgebaut, deren jeder eine Quellen-, eine Senken- und eine Torelektrode aufweist und dann leitend wird, wenn an der Torelektrode der hohe Pegel eines Binärsignals anliegt Die vorliegende Erfindung ist jedoch ebensogut geeignet für Schaltungen mit P-Kanal-Feldetfekttransistoren, die dann leitend sind, wenn der niedrige Pegel eines Binärsignals an ihrer Torelektrode anliegt Die Bezeichnungen hoher Pegel, niedriger Pegel, sowie Ladung bzw. Entladung von Kapazitäten sind relativ und müssen jeweils gegeneinander ausgetauscht werden, wenn man die Transistoren eines Leitungstyps durch Transistoren des anderen Leitungstyps ersetzt

Die Schaltung der F i g. 1 enthält kreuzweir*; gekoppelte Transistoren Q 3 und Q 4, deren Quellenelektroden gemeinsam mit Masse verbunden sind. Die Last Q 1 liegt mit Q 3 Ln Reihe zwischen einer Versorgungsspannung + V2 und Massepotential. Der Knotenpunkt A, welcher der Verbindungspunkt zwischen den Transistoren Qi und Q 3 ist, hat eine parasitäre Kapazität CX gegen das Substrat SS. Die Last Q 2 liegt mit dem kreuzgekoppelten Transistor Q 4 in Reihe zwischen der Versorgungsspannung + V2 und Massepotential. Der Knotenpunkt B zwischen den Transistoren Q 2 und Q 4 hat eine parasitäre Kapazität C2 gegen das Substrat.

Quellen- und Senkenelektrode des Transistors Q 5 sind mit der Bitleitung 1 (BL X) bzw. dem Knotenpunkt A verbunden, und Quellen- und Senkenelektrode des Transistors Q6 sind mit dem Knotenpunkt B bzw. der Bitleitung 2 (BL 2) verbunden. Die Torelektroden der Transistoren Q 5 und Q 6 sind gemeinsam an einen Signalausgang des Wortleitungstreibers 10 angeschlossen. Die Torelektroden der Transistoren Q1 und Q 2 sind mit einer Verscrgungsspannung + V3 verbunden. Die hier beschriebene Schaltung ist an sich nicht neu; sie ist nur beschrieben worden, um an ihr das erfindungsgemäße Prüfverfahren zu erklären. Das US-Patent 35 48 388 zeigt z. B. eine ähnliche strukturelle Anordnung wie die soeben beschriebene Schaltung mit den Transistoren Q1 bis Q 6.

In F i g. 1 ist weiter zu sehen, daß Transistoren Q 7 und Qi mit ihren Quellen- und Senkenelektroden in Reihe zwischen der Bitleitung 1 und der Bitleitung 2 geschaltet sind, wobei der gemeinsame Knotenpunkt zwischen beiden Transistoren mit einer Versorgungsspannung + V 1 verbunden ist. Die Torelektroden dieser beiden Transistoren sind gemeinsam mit der Torelektrode des Transistors ζ) 9 verbunden, und außerdem mit einem Anschluß R, über den ein Rückstellimpuls zugeführt werden kann. Transistor Q S ist mit seiner Quellen- und seiner Senkenelektrode in Reihe zwischen Bitleitung 1 und Bitleitung 2 geschaltet. Transistor Q\Q ist mit seiner Quellen- und seiner Senkenelektrode in Reihe zwischen Bitleitung 1 und Knotenpunkt BO geschaltetFie Torelektrode von Q10 ist mit der Torelektrode von QW verbunden. Beide erhalten zu einer vorgegebenen Zeit ein Eingangssignal vom Bitdecodierer 12. Quellen- und Senkenelektrode des Transistors QW sind in Reihe zwischen Bitleitung BL2 und Knotenpunkt öl geschaltet. Quellen- und Senkenelektrode des Transistors Q\2 sind in Reihe zwischen Knotenpunkt BQ und der Senkenelektrode von Q14 geschaltet Quellen- und Senkenelektrode des Transistors Q13 sind in Reihe zwischen Knotenpunkt B1 und der Senkenelektrode von Q14 geschaltet
Quellen- und Senkenelektrode von Q14 schließlich sind in Reihe zwischen den Quellenelektroden von Q12 und ζ) 13 einerseits und Massepotential andererseits geschal :et.

Transistor Q12 ist mit seiner Torelektrode mit einem ίο Eingang für ein Datensignal Dl verbunden, während . Q i3 mit seiner Torelektrode mit einem Eingang für das komplementäre Datensignal DI verbunden ist. Die Torelektrode des Transistors (?14 ist mit einem Schreib/Lese-Eingang S/L verbunden, über den ein Schreib/Lese-Steuersignal zugeführt werden kann. Ein niedriger Pegel dieses Signals sperrt Q14 und legt damit einen Lesezyklus fest während ein hoher Pegel dieses Signals ζ) 14 öffnet und damit ein Einschreiben von Information in die Speicherzelle ermöglicht Gespeicherte Information wird normalerweise dargestellt durch die jeweiligen binären Pegelwerte in den Knotenpunkten A und B; sie kann in den beiden Knotenpunkten 30 und B1, aber auch an je einem von diesen beiden abgefragt werden. Im vorliegenden Ausführungsbeispie! wurde eine einseitige Abfrage im Knotenpunkt B1 vorgesehen, was durch den Abfrageverstärker 14 dargestellt ist.

Es sei darauf hingewiesen, daß in einer Speichereinrichtung die du;ch die Transistoren Q1 — Qddargestellte Speicherzelle nur eine von vielen solchen Speicherzellen ist, die in Zeilen und Spalten angeordnet sind. Der Wortleitungstreiber 10 gibt ein Treibersignal auf jeweils eine von einer großen Anzahl von Wortleitungen WL, und der Bitdecodierer 12 gibt ein Treibersignal auf jeweils eine von einer großen Anzahl von Spaltenleitungen, die zu den Torelektroden, z. B. der Transistoren ClO und QW führen. Eine Kombination solcher Speicherzellen in einer matrixartigen Anordnung ist in F i g. 2 gezeigi. Es sind m Spalten und η Zeilen von Speicherzeilen gezeigt. Soweit möglich, sind einander entsprechende Elemente in Fig. 1 und 2 mit den gleichen Bezugszeichen versehen. So ist z. B. gezeigt, daß der Wortleitungstreiber 10 Treibersignale auf die Wortleitungen WLX, WL2 WLn gibt, und daß der Bitdecodierer 12 Treibersignale an die Torelektroden der Transistoren Q10-4 bis Q XON und QUA bis QXXN abgibt. Die Knotenpunkte ß0 und BX sind interne Schaltungsknotenpunkte ohne Zugriffsmöglichkeit. Sie entsprechen den Knotenpunkten SO und BX in Fig. 1. Das erfindungsgemäße Verfahren wird nun anhand der F i g. 3A bis 3C beschrieben, wobei auch auf F i g. 1 Bezug genommen wird. Ein Vorteil der vorliegenden Erfindung ist, daß die ohnehin bei den fertiggestellten Halbleiterspeicherzellen vorhandenen Einheiten Wortleitungstreiber, Bitdecodierer und Leseverstärker zum Prüfen der Speicherzelle benutzt werden können.

Vor Erläuterung des erfindungsgemäßen Prüfverfahrens sei hier noch kurz die normale Arbeitsweise der Speicherzelle beschrieben. Zuerst wird ein Rückstellimpuls an den Anschluß R gegeben; dadurch werden die Transistoren Q7, Q8 und Q9 eingeschaltet und die Bitleitungen BL 1 und BL 2 auf den hohen Signalpegel gebracht, wobei Q9 dafür sorgt, daß beide Leitungen gleiches Potential haben. Nach Beendigung des Rückstellimpulses (d. h. wenn das Signal am Anschluß R auf niedriges Potential geht) werden die Transistoren Q7, QS und Q9 gesperrt. Um eine bestimmte Speicherzelle (wie die in Fig. 1 gezeigte) auszuwählen,

bringt der Wortleitungstreiber 10 die entsprechende Wortleitung auf den hohen Signalpegel, wodurch die Transistoren Q5 und Q% eingeschaltet werden. Weiterhin bringt der Bitdecodierer 12 die entsprechende Spaltenleitung auf den hohen Signalpegel, wodurch die Transistoren Q 10 und Q It eingeschaltet werden.

Zur Durchführung einer Leseoperation erhält der Transistor Q14 ein Signal niedrigen Pegels, wodurch er gesperrt bleibt; als Folge davon können sich die Potentiale der Knotenpunkte SO und B 1 frei einstellen. Diese Knotenpunkte nehmen deshalb das gleiche Potential an wie die Knotenpunkte A bzw. B innerhalb der Speicherzelle. Der Abfrageverstärker 14 stellt fest, welcher Signalpegel am Knotenpunkt B1 vorliegt, und gibt ein entsprechendes Ausgangssignal ab.

Zur Durchführung einer Schreiboperation wird der Transistor Q14 sowie einer der beiden Transistoren Q12 und Q13 eingeschaltet. Dadurch wird entweder Knotenpunkt BO oder Knotenpunkt ßl auf Massepotential gebracht; als Folge davon nimmt der zugeordnete Knotenpunkt in der Speicherzelle, also entweder A oder B, auch Massepotential an, wodurch die Speicherzelle in den gewünschten Zustand kommt. Nachdem so das einzuschreibende Datenbit gespeichert wurde, wird die Wortleitung durch den Wortleitungstreiber 10 auf niedrigen Signalpegel gebracht und die Transistoren Q 5 und Q 6 gesperrt. Von da ab ist es Aufgabe des Lasttransistors Q1 (bzw. Q 2), den zugeordneten Knotenpunkt A (bzw. B) mittels eines Laststroms auf dem hohen Signalpegel zu halten. Wenn also der Zustand der Speicherzelle bedingt, daß Knotenpunkt A auf hohem Signalpegel gehalten wird, geschieht dies mit einem Laststrom durch Q1. Wenn Knotenpunkt A auf hohem Signalpegel ist, bleibt Q 4 eingeschaltet, wodurch Knotenpunkt B auf Massepotential gehalten wird unabhängig vom Laststrom durch Q 2.

Die Spannungen + Vl, + V2 und + V3 können alle den gleichen Wert haben, z. B. +8,5 Volt, obwohl auch drei etwas voneinander verschiedene Spannungswerte vorgesehen werden können. Die Gründe und Bedingungen für die Wahl unterschiedlicher Spannungen für die drei betreffenden Anschlüsse sind Fachleuten auf dem Gebiet der Feldeffekttransistoren bekannt.

Nunmehr wird das erfindungsgemäße Verfahren mit Bezug auf die Fig. 1, 2 und 3A bis 3C genauer beschrieben. Beim erfindungsgemäßen Verfahren wird eine Halbleiter-Speicherzelle geprüft durch Änderung der Zeitdauer verwendeter Zeitgebersignale. Es wird z. B. zunächst ein Auswahlsignal (nicht gezeigt) an das Halbleiterplättchen angelegt um eine darauf befindliche Anordnung zur Prüfung auszuwählen. Ein Rückstellsignal, das im vorangegangenen Zyklus dem Anschluß R zugeführt wurde, brachte die Bitleitungen 1 und 2 auf den hohen Signalpegel. Das Signal am Anschluß R geht dann auf den niedrigen PegeL so daß die Transistoren QT, QS und Q9 gesperrt werden. Za diesem Zeitpunkt geben der Wortleitungstreiber 10 und der Bitdecodierer 12 auf die ausgewählten Leitungen einen hohen Signalpegel, wie es der mittlere Signalverlauf in F i g. 3A am linken Ende zeigt Aus Fig.3A ist auch ersichtlich, daß für eine Schreiboperatiön zuerst ein hoher Signalpegel an die Torelektrode des Transistors Q14 gegeben wird. Die Zuführung eines Dateneingabesignals (DI) an die Torelektroden von <?12 und Q13 in Form einer binären »0« oder einer binären »1« hängt von der Art der durchzuführenden Prüfung ab.

Es sei angenommen, daß zuerst der Lasttransistor Q1 geprüft werden soll, um festzustellen, ob er intakt {gut) oder defekt (unterbrochen) ist. QI hat im normalen Betrieb die Aufgabe, den Knotenpunkt A auf dem hohen Signalpegel zu halten, wenn der gespeicherte Binärwert dies erfordert. Zur Durchführung der erfindungsgemäßen Prüfung wird eine »1« in die Speicherzelle geschrieben, indem Transistor Q 12 eingeschaltet und Q 13 gesperrt wird. Dadurch kommt Bitleitung 1 auf den niedrigen Signalpegel, während Bitleitung 2 auf dem vorher eingestellten Signalpegel bleibt. Entsprechend der vorliegenden Erfindung folgt auf ein normales Schreibintervall ein außergewöhnlich langes Schreibintervall für den entgegengesetzten (komplementären) Binärwert. Im vorliegenden Fall wird eine binäre 0 eingeschrieben, indem während eines Zeitintervalles von ca. 10 Mikrosekunden der Transistor Q12 gesperrt und Q 13 eingeschaltet wird. Dadurch kommt Bitleitung 2 auf Massepotential, weil QW, (?13 und Q) 14 leitend (eingeschaltet) sind. Für die Zeitbeziehungen von F i g. 3A und 3B gilt, daß die Signale auf der Wortleitung und der Bitdecodierleitung sowie das Schreibsignal zur Torelektrode von Q14 immer noch alle auf dem hohen Pegel sind. Wenn beim Einschreiben einer binären 0 die Bitleitung 2 auf niedrigen Signalpegel gebracht wird, kommt der Knotenpunkt B auch auf den niedrigen Signalpegel. Falls Qi intakt (gut) ist, lädt es den Knotenpunkt A langsam auf den hohen Signalpegel, wodurch auch Bitleitung 1 auf den hohen Signalpegel gelangt. Falls aber Ql defekt (schlecht) ist und infolgedessen den Knotenpunkt A nicht auflädt bleiben beide Knotenpunkte und beide Bitleitungen während des langen Schreibintervalls auf dem niedrigen Signalpegel. Auf das lange Schreibintervall folgt ein langes Leseintervall oder ein langes »Nicht-schreiben«-Intervall, das auch etwa 10 Mikrcsekunden dauert Dies wird erreicht indem man den Anschluß L/S bei der Torelektrode von Q14 auf niedrigen Signalpegel bringt wodurch Q14 gesperrt wird. Falls Q1 intakt ist, ergibt sich anschließend keine Änderung der Zustände in den Knotenpunkten und auf den Bitleitungen; dies entspricht den durchgezogenen Linien in Fig.3B. Der Leseverstärker 14 kann dann im Knotenpunkt B1 die korrekte Information abnehmen. Falls jedoch Ql defekt ist, können Knotenpunkt A und Bitleitung 1 nach Abschaltung (Sperrung) von Q14 nicht auf den hohen Signalpegel gebracht werden; dies ist durch die gestrichelten Linien in Fig.3B dargestellt Als Folge davon wird Knotenpunkt B unerwünschterweise auf den hohen Signalpegel gebracht und zwar infolge eines Stromes durch den Lasttransistor Q 2, wodurch auch Bitleitung 2 auf den hohen Signalpegel gelangt. Während eines nachfolgenden normalen Rückstellintervalls (siehe Fig.3B) werden beide Bitleitungen auf einen hohen Signalpegel gebracht während der Wortleitungstreiber 10 und der Bitdecodierer 12 Signale mit niedrigem Pegel an die entsprechende Leitungen abgeben. Während des Nachfolgenden normalen Leseintervalls stellt der Leseverstärker 14 den Zustand des Knotenpunktes B fiber die Bitleitung 2 fest Wenn Q i einwandfrei arbeitet wird eine Null ausgelesen, wie es die durchgezogene linie darstellt Wenn dagegen Q1 defekt (unterbrochen) ist wird eine Eins ausgelesen; dies ist durch die gestrichelten Linien dargestellt

Der Prüfung des Lasttransistors <?2, die in entsprechender Weise ausgeführt wird, entspricht F i g. 3C Bei dieser Prüfung wird jedoch zuerst eine Null eingeschrieben, worauf ein langes Schreibintervall für eine »1« folgt mit einem anschließenden langen Intervall »Nicht schreiben« einer binären »1«. Zuerst wird also eine Null

eingeschrieben durch Zuführung eines niedrigen Signalpegels an die Torelektrode von Q 12 und eines hohen Signalpegels an die Torelektrode von Q13. Das nachfolgende lange Schreiben einer binären »1« wird erreicht, indem man die Torelektrode von Q12 auf den hohen Signalpegel bringt, während man die Torelektrode von Q 13 auf den niedrigen Signalpegel bringt. Im letzten Schritt der Prüfoperation, der einem normalen Leseintervall entspricht, wird eine binäre »1« ausgelesen, falls der Lasttransistor Q 2 intakt ist; dies entspricht den durchgezogenen Linien in Fig. 3C. Bei defektem (unterbrochenem) Lasttransistor ζ>2 ergibt sich dagegen beim Auslesen eine »0«, wie dies durch die gestrichelten Linien für die Bitleitung 2 in Fig. 3C dargestellt ist.

Außer der eben beschriebenen Prüfung, ob die Transistoren Qi und Q 2 nichtleitend (defekt) sind, ermöglicht das vorliegende Prüfverfahren auch eine Ausscheidung von Speicherzellen, die nicht stabil genug sind wegen verschiedener möglicher Mangel, wie z. B. Leckströme oder nicht angepaßte Schwellenwertspannungen. Im beschriebenen Ausführungsbeispiel waren insgesamt 20 Mikrosekunden für das lange Schreibintervall und das lange Nichtschreibintervall des Prüfzyklus vorgesehen. Wenn man das lange Schreibintervall auf eine Zeit verkürzt, die kleiner als 20 Minkrosekunden ist (also kürzer als das in F i g. 33 gezeigte Intervall von IO Mikrosekunden), hat der Knotenpunkt A nicht genügend Zeil, sich ganz auf den hohen Signalpegel aufzuladen, auch wenn Transistor Q1 gut (intakt) ist. In ähnlicher Weise ergibt es sich bei einer Verkürzung des langen Nichtschreibintervalls, daß Knotenpunkt B nicht die Möglichkeit hat, sich ganz auf den hohen Signalpegel aufzuladen, auch wenn Q 1 offen (nichtleitend) ist. Durch die Verkürzung der Zeitintervalle kann es also vorkommen, daß intakte (gute) Q 1-Transistoren schließlich auch ein negatives Prüfresultat ergeben. Das gleiche gilt selbstverständlich auch für Q2 (Fig.3C). Durch Einbeziehung der Aufladungsgeschwindigkeit in die Prüfung wird schließlich auch die Stabilität der gesamten Speicherzelle geprüft und nicht nur die Last transistoren Q1 und Q2. Es könnten beispielsweise dadurch, daß man die Prüfintervalle verkürzt, bis schließlich eine oder mehrere Speicherzellen versagen, die schwächsten »guten« Speicherzellen in der Anordnung ermittelt werden.

Es muß hier betont werden, daß das lange Nichtschreibintervall für das erfindungsgemäße Prüf-

K) verfahren nicht erforderlich ist. Es wurde festgestellt, daß das normale Rückstellintervall unmittelbar auf das lange Schreibintervall folgen kann. Während des normalen Rückstellintervalls entsteht eine ausreichende Potentialdiffcrenz zwischen den Knotenpunkten A und B, um eine mangelhafte Speicherzelle während eines normalen Lesezyklus auszulesen. Für eine Stabilitätsprüfung der Speicherzelle könnte die Dauer ues normalen Rückstellintervalls so verändert werden, daß man das lange Nichtschreibintervall auslassen kann. In einem solchen Fall wird die Dauer des Rückstellintervalls länger als normal gemacht (während die Signale aus dem WL-Treiber und dem Bit-Decodierer auf dem niedrigen Pegel sind) und so variiert, daß man zu einem optimalen Zeitintervall kommt, bei dem die schwächeren Speicherzellen zu versagen beginnen.

Das beschriebene Prüfverfahren erlaubt somit die Prüfung einer Halbleiter-Speicherzellenanordnung in einem Bruchteil der Zeit, die für die in der Einleitung beschriebene Warteprüfung benötigt wird. Es werden

Ji) keine besonderen Prüfanschlüsse benötigt, und die Prüfung kann sowohl an einzelnen Plättchen (Chips) als auch an ganzen Baueinheiten (Moduln) vorgenommen werden. Außerdem werden keine zusätzlichen Schaltungen benötigt, und die Prüfungen können in einfacher

J5 Weise bei verschiedenen Temperaturen und Feuchtigkeitswerten durchgeführt werden. Das Prüfverfahren ermöglicht die sicherere Prüfung von defekten Lastelementen in kürzerer Zeit, und darüber hinaus eine gründliche Stabilitätsprüfung der Speicherzellen.

Hierzu 3 Blatt Zeichnungen

Claims (1)

Patentansprüche;

1. Verfahren zur Prüfung insbesondere der Lastelemente sowie der Stabilität bistabiler Speicherzellen in einer Speicheranordnung, in der jede Speicherzelle zwei kreuzgekoppelte Transistoren enthält, die mit zwei Referenzpunkten verbunden sind, sowie zwei Lastelemente, welche die beiden Referenzpunkte mit einer Versorgungsspannung verbinden, und zwei Schalterelemente, welche die beiden Referenzpunkte mit je einer von zwei komplementären Zugriffsleitungen verbinden, wobei ein bestimmter Binärwert eingeschrieben und anschließend durch Auslesen festgestellt wird, ob er zutreffend in der betreffenden Speicherzelle enthalten ist gekennzeichnet durch folgende Schritte: