DE2635028A1 - Auf einem halbleiterplaettchen integriertes speichersystem - Google Patents

Auf einem halbleiterplaettchen integriertes speichersystem

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DE2635028A1 DE19762635028 DE2635028A DE2635028A1 DE 2635028 A1 DE2635028 A1 DE 2635028A1 DE 19762635028 DE19762635028 DE 19762635028 DE 2635028 A DE2635028 A DE 2635028A DE 2635028 A1 DE2635028 A1 DE 2635028A1
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Description

ru-fr
Anmelderin: International Business Machines
Corporation, Armonk, N.Y. 10504
Amtliches Aktenzeichen: Neuanmeldung
Aktenzeichen der Anmelderin: FI 975 032
Auf einem Halbleiterplättchen integriertes Speichersystem
Die Erfindung betrifft ein auf einem Halbleiterplättchen integriertes Speichersystem nach dem Oberbegriff des Patentanspruchs 1.
Hochintegrierte Speichersysteme auf nur einem Halbleiterplättchen sind z.B. aus der DBP 2 163 342 bekannt. Hier wird eine hierarchische Speichervorrichtung aus einem monolithischen Speicher mit großer Speicherkapazität und relativ langer Zugriffszeit und einem monolithischen Speicher mit sehr schnellem Zugriff und relativ kleiner Speicherkapazität beschrieben, der dadurch charakterisiert ist, daß beide Speicher zusammen mit einer ersten Wahleinrichtung zur Erregung der Worttreiberleitungen und einer zweiten Wahleinrichtung zur Erregung der Bitleitungen auf einem gemeinsamen Halbleiterplättchen angeordnet sind. Der Vorteil einer derartig völligen Integration zweier Speicher mit unterschiedlichen Charakteristika sowie den zugehörigen Treiber-, Decodierund Verbindungsschaltungen besteht darin, daß ein Speicherbaustein geschaffen wird, der bei einer sehr hohen Speicherdichte und sehr hohe Speicherkapazität eine äußerst kurze Zugriffszeit gewährleistet und der sich außerdem durch diese Organisation zur weiteren Zusammenschaltung mehrerer solcher Speicherbausteine zu einem Großspeicher mit bisher nicht erreichbarer kurzer Zugriffszeit bei extrem hoher Speicherkapazität eignet. Der Nachteil
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eines derartig strukturierten Speichersystems besteht jedoch darin, daß Daten, die immer im Speicher verbleiben müssen, gegen ungewolltes überschreiben und Löschen geschützt werden müssen. j Eine derartige Steuerung bedingt einen relativ hohen Aufwand und ist auf dem Halbleiterplättchen nicht mitintegriert.
Um diesen Nachteil bis zu einem gewissen Grade zu beseitigen, ist ein Speicher durch die US-Patentschrift 3 820 086 bekannt geworden, der sowohl als Lese-/Schreibspeicher als auch als Festwertspeicher arbeiten kann. Dieses Speichersystem ist ebenfalls mit seinen Decodier- und Ansteuerschaltungen auf einem gemeinsamen Halbleiterplättchen integriert.
Obwohl es hier nun möglich ist, einen Speicherteil als Festwertspeicher zu betreiben, tritt immer noch der entscheidende Nachteil auf, daß ein ungewolltes Löschen verhindert werden muß, weil die betreffenden Zellen hier auch als Lese-/Schreibspeicher betrieben werden können. Außerdem ist der Aufwand für eine derartige Speicherzelle relativ hoch, so daß die fest zu speichernden Daten, die einen sehr beträchtlichen Anteil bei derartig organisierten Speichersystemen einnehmen, wertvollen Speicherplatz in einem Speicher besetzen, der an und für sich zum Lesen und Schreiben fähig ist.
Der Erfindung liegt deshalb die Aufgabe zugrunde, ein auf einem Halbleiterplättchen integriertes Speichersystem, bestehend aus einem Lese-/Schreibspeicher und einem Festwertspeicher zu schaffen, das trotz vorhandener völlig unterschiedlicher Charakteristika die Verwendung der Decodierschaltkreise und Steuerschaltkreise für beide Speicher auf dem Halbleiterplättchen sowie eine einwandfreie Betriebsweise beider völlig verschiedenartigen Speicher ermöglicht.
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Die erfindungsgemäße Lösung ergibt sich aus dem Kennzeichen des Patentanspruchs 1.
Der Vorteil der vorgeschlagenen Lösung ergibt sich vor allem daraus, daß die Bitdecodierschaltungen und die Abfühl- und Leseschaltungen für beide Speicher auf dem Halbleiterplättchen, die das Speichersystem bilden, benutzt werden können, ohne daß sich die beiden Speicher beim Lesen oder Schreiben gegenseitig stören. Dies wird vor allem erreicht durch die Integration der Trennschalter auf dem Halbleiterplättchen, auf dem sich sowohl der Lese-/Schreibspeicher als auch der Festwertspeicher befinden.
Die Erfindung wird nun anhand eines Ausführungsbeispiels näher beschrieben.
Es zeigen:
Fig. 1 ein detailliertes Schaltbild einer einzelnen
.Bitleitung eines hochintegrierten Speichersystems ;
Fig. 2 eine Anordnung der Speicher-, Decodier- und
Steuerschaltungen sowie der Trennschalter und
Fig. 3 ein Zeitdiagramm.
Gemäß Fig. 1 ist jede Bitleitung eines integrierten Speichersystems in drei Sektionen unterteilt. Die Sektionen 1 und 2 enthalten dabei mehrere dynamische Speicherzellen, die in Fig. 1 durch die Speicherzellen 4 und 5 repräsentiert werden. Eine Speicherzelle dieses Typs besteht aus einer Kapazität, wie z.B. der Kapazität 6 und einem in Reihe liegenden Feldeffekttransistor, *■ z.B. dem Feldeffekttransistor 7, die zusammen zwischen Masse 9 und einem Teil 8 der Bitleitung liegen. Eine gespeicherte Information wird durch das Vorhandensein oder NichtVorhandensein von
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Ladung in der Kapazität repräsentiert. Daten werden aus der Kapazität 6 aus- bzw. eingelesen, indem die Speicherzelle durch An-■ legen eines Impulses an der Wortleitung 10, der den Feldeffekt- j , transistor 7 leitend macht, adressiert. ;
i Die dynamischen Speicherzellen der Sektionen 1 und 2 bilden einen :
geteilten Speicher mit wahlfreiem Zugriff, dessen zwei Hälften ' durch selektiv ansteuerbare Differentialabfuhlverstarker 11 ge- ■ trennt sind, die als Verriegelungsschaltungen ausgebildet sind. : Jede Hälfte einer Verriegelungsschaltung enthält ein Paar von entgegengesetzt leitenden Typen von Feldeffekttransistoren, z.B. die
: Transistoren 12 und 13, die zwischen zwei Anschlußpunkten 14 und !
15 in Serie liegen. An den beiden Anschlußpunkten 14 und 15 lie- j
; gen die Steuerimpulse 02 und ψ0 Es soll hier erwähnt sein, daß j die Verriegelungsschaltung 11 auf relativ kleine Differenzen im
Potential zwischen den Bitleitungsteilen 8 und 16 anspricht durch
; Anheben der Potentiale 02 und 0„ und die Höhe der Spannungsdifferenz zwischen den Bitleitungsteilen 8 und 16 erhöht.
: Die Sektion 3 der Bitleitung enthält eine Vielzahl von Feldeffekttransistoren, dargestellt durch den Transistor 17 zwischen dem
Bitleitungspotential 20 und dem Potential +V, das am Anschlußj punkt 19 anliegt. Diese Transistoren werden während des Her-Stellungsprozesses durch Formieren oder Nichtformieren der Gate-
·■ elektrode personalisiert. Wenn die Bitelektrode während des Her-Stellungsprozesses gebildet würde, dann würde der Transistor 17
! in den leitenden Zustand versetzt, durch Anlegen eines Impulses
j auf der Wortleitung 18. Dadurch würde die Ladung auf den Bitleitungsteil 20 auf das Potential +V am Anschlußpunkt 19 gebracht. Die Abwesenheit bzw. das Nichtformieren während des
Herstellungsprozesses einer Gateelektrode des Transistors 17
würde das Leitendmachen bei Anliegen eines Impulses an der Wortleitung 18 verhindern. Der Transistor 17 bildet damit eine Einzelzelle eines konventionell personalisierten Festwertspeichers.
Der Festwertspeicherteil der Bitleitungssektion 3 ist selektiv vor
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dem geteilten Bitspeicher mit wahlfreiem Zugriff der Bitleitungs- ! Sektionen oder -teile 1 und 2 durch einen Isolations- oder Trennschalter 21 isoliert. Der Schalter 21 besteht aus einem Feldeffektr transistor, der durch Anlegen eines entsprechenden Gatesignals von der Leitung 22 entweder in den leitenden oder nichtleitenden Zustand gesetzt wird.
Aus Fig. 2 ist zu ersehen, daß für den Festwertspeicher und für die beiden Hälften des Lese-/Schreibspeichers die Bitleitungen und der Bitdecodierer 25 sowie der Wortdecodierer 23 gemeinsam ' sind. Außerdem sind die Verriegelungsschaltungen 11' für alle ; 1 drei Speicherteile gemeinsam. Der Wortdecodierer 23 nach Fig. : selektiert die gewünschten Wortleitungen, wie sie z.B. als Wort-■ leitungen 18, 24 und 10 in Fig. 1 dargestellt sind. Der Bitdecodierer 25 selektiert seinerseits die gewünschten Bitleitungen entsprechend dem nicht dargestellten angelegten Adreßwert.
Im folgenden wird nun die Arbeitsweise des Speichers anhand der Fign. 1 und 3 erklärt. Zunächst werden die Leitungen 26, 27 und 28 gleichzeitig durch 01 gepulst, wodurch die entsprechenden Transistoren 29, 30 und 31 leitend werden, um die entsprechenden Spannungsbedingungen auf den zugeordneten Bitleitungsteilen 20, 16 und 18 herzustellen. Während dieses Initialisierungs- ! Intervalls sind die Trennschalter 21 nicht leitend. Durch den : leitenden Transistor 29 wird das Potential auf der isolierten i Bitleitung 20 der Sektion 3 auf Masse entladen. Der leitende J Transistor 30 bringt das Potential der Bitleitung 16 der Sek-': tion 2 bis auf Vn. Das Potential VD ist in etwa die Hälfte der Amplitude des Potentials V an der Anschlußklemme 19. Der leitende Transistor 31 bringt die Bitleitung 8 der Sektion 1 auf VR. Die Bitleitungen 16 und 18 der Sektion 2 und 1 sind während der j Initialisierungsphase bzw. während des Initialisierungsinter- ;valls durch den nichtleitenden Zustand der Verriegelungsschaltung 11 voneinander isoliert. Nachdem das Initialisierungsintervall abgeschlossen ist, ist weder der Festwertspeicherteil
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noch der Lese-ZSchreibspeicherteil durch Anlegen von Impulsen ; auf den decodierten Wortleitungen 18, 24 oder 10, deren Poten- ; tial von V nach Masse absinkt, wodurch die entsprechenden Tran- \ sistoren 17, 40 und 7 eingeschaltet werden, gespeicherte Infor- ; mationen abzugeben. Wenn die Adresse sich im Festwertspeicher befindet, dann wird ein positiver Impuls auf Leitung 22 den ent- ; sprechenden Trennschalter 21 veranlassen, in den leitenden Zu- | stand umzuschalten, wodurch die Festwertspeichersektion 3 auf die Bitleitung 16 der Sektion 2 gekoppelt wird. Es soll nun angenom-■ men werden, daß die adressierte Festwertspeicherzelle während \ des Herstellungsprozesses so personalisiert wurde, daß sie eine "1" speichert. In diesem Fall wird die Spannung auf den verbundenen Bitleitungen 20 und 16 durch den leitenden Transistor 17 über V0 nach V angehoben. Wenn hingegen eine "O" gespeichert ist, dann wird das Potential, auf der Bitleitung 16 durch den leitenden : Transistor 21 nach Masse gebracht.
. Zusammenfassend kann gesagt werden, daß in dem Fall, wenn in der 'adressierten Festwertspeicherzelle eine "1" gespeichert ist, das Potential auf der Bitleitung 16 auf V angehoben wird, während das Potential auf der Bitleitung 8 (an der rechten Hälfte der Verriegelungsschaltung 11) auf die Spannung VR zurückgeht. Wenn die adressierte Festwertspeicherzelle eine binäre "0" speichert, dann geht die Spannung auf der Bitleitung 16 (an der linken Seite der Verriegelungsschaltung 11) auf Masse, während die Spannung auf der Bitleitung 8 (an der rechten Seite der Verriege- !lungsschaltung 11) auf das Potential Ve gebracht wird. Die Dif-
! JK
!ferenz zwischen diesen Potentialen auf den entgegengesetzten ;Hälften der Verriegelungsschaltung 11 wird in Abhängigkeit von den Impulsen 02 und ^2 verstärkt und zwar durch 02 nach V und durch 02 nach Masse. Durch eine folgende Aktivierung wird die Spannung auf der Bitleitung 16 nach V angehoben, während die Spannung auf der Bitleitung 8 nach Masse abfällt (oder umgekehrt), abhängig davon, ob in der adressierten Festwertspeicherzelle eine "1" oder eine "0" gespeichert ist.
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: Wenn angenommen wird, daß die adressierte Speicherzelle sich in einer Hälfte bzw. in einer Sektion 1 oder 2 des Lese-/Schreibspeichers befindet, ist eine der Wortleitungen 24 oder 10 akti- ■
Viert. In diesem Falle ist der Trennschalter im nichtleitenden ;
; Zustand. Wenn z.B. die Wortleitung 24 aktiviert ist, wird der :
zugehörige Transistor 40 leitend, wodurch das Potential auf der :
I Bitleitung 16 entweder höher oder niedriger wird und zwar abhän- |
[ gig von der Ladung, die vorher in die Kapazität 32 gespeichert J
iwurde. Wenn die Wortleitung 10 adressiert ist und der Transistor i
! 7 sich im leitenden Zustand befindet, wird das Potential auf der j
I Bitleitung 8 oberhalb oder unterhalb des Initialisierugspoten- | I i
[ tials VR gebracht und zwar abhängig vom Ladungszustand der Kapa- !
; zität 6. Eine relativ schmale Spannungsdifferenz wird über die J ; Verriegelungsschaltung 11 als Resultatadressierung einer der Wortleitungen im geteilten Lese--/Schreibspeicher gebracht. Die ! I
j relativ schmale Spannungsdifferenz wird wie bereits schon vorher 'beschrieben, durch die Verriegelungsschaltung 11 verstärkt, so j daß das Potential auf der Bitleitung 16 nach V geht, während das iPotential auf der Bitleitung 8 nach Masse abfällt (oder umgekehrt) abhängig von dem in der Speicherzelle gespeicherten Wert. Der in ι der adressierten Zelle gespeicherte Wert wird kurz nach der Ak-
jtivierung der Verriegelungsschaltung 11 ausgelesen, wie aus Fig. 3 zu ersehen ist.
Der Leseimpuls aktiviert dann ein nicht dargestelltes Torglied, das mit dem Ausgabeteil 33 der Bitleitung verbunden ist.
Im nachfolgenden soll nun das Einschreiben von Informationen in dem in zwei Sektionen 1 und 2 geteilten Lese-/Schreibspeicher beschrieben werden. Das Potential auf einer adressierten Bitleitung wird zu diesem Zweck auf V oder auf Masse gebracht und zwar durch nicht dargestellte Torglieder, die mit dem Teil 33 !der Bitleitung verbunden sind und zwar abhängig davon, ob eine ,binäre "1" oder eine binäre "0" eingeschrieben werden soll. Die i Verriegelungsschaltung 11 wird durch die Impulse 02 und {L erregt ■ und eine gewünschte Zelle wird durch Anlegen von Impulsen auf
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die Wortleitung 24 oder 10 ausgewähltf z.B. es werden die entsprechenden Transistoren der Zellen 5 und 4 leitend.
Wenn der Transistor 7 durch Speicherzelle 4 eingeschaltet ist, wenn der Teil 33 der Bitleitung auf dem Potential V liegt, dann wird auch die Kapazität 6 auf das Potential V gesetzt. Wenn der Transistor 40 der Zelle 5 eingeschaltet wird, wird die Kapazität auf Massepotential gesetzt und zwar durch die Inversion, die durch die Verriegelungsschaltung 11 erreicht wird. Außerdem soll erwähnt sein, daß, wenn das Massepotential der Kapazität 32 ' unterhalb des Potentials Vn der Bitleitung 16 absinkt, verursacht, daß das Potential auf der Bitleitung 8 auf V angehoben wird. Am ι Ausgangsteil 33 der Bitleitung wird eine binäre 0 ausgelesen, weil das Potential V abhängig davon ist, ob die binäre 0 durch eine Spannung V über den selektierten Speicherzellenkondensator auf der rechten Seite der Verrxegelungsschaltung repräsentiert wird oder durch nahezu 0 V des selektierten Speicherzellenkon- ; densators auf der linken Seite der Verrxegelungsschaltung 11.
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Claims (5)

  1. — Q _
    PATENTANSPRÜCHE
    Integriertes Speichersystem auf einem Halbleiterplättchen, * bestehend aus einem Lese-ZSchreibspeicher und einem Festwertspeicher mit unterschiedlichen Charakteristika, jedoch , mit gemeinsamen Bitdecodier- und Wortdecodierschaltungen ' sowie Bit- und Wortleitungen, dadurch gekennzeichnet, daß
    die Bitleitungen in drei Sektionen (1 bis 3) unterteilt ! sind, daß in der ersten Sektion (1) eine Hälfte des Lese-/ ' Schreibspeichers und in der zweiten Sektion (2) die zweite
    Hälfte dieses Speichers angeordnet ist, die voneinander
    durch als Differentialverstärker wirkende Verriegelungsschaltungen (11) getrennt sind und daß anschließend an die ; zweite Sektion (2) Trennschalter (21) angeordnet sind, die · die dritte Sektion (3) mit dem Festwertspeicher von dem I Lese-/Schreibspeicher in den Sektionen (1 und 2) gesteuert j trennen. '
  2. 2. Integriertes Speichersystem nach Anspruch 1, dadurch ge- ;
    kennzeichnet, daß die Speicherzellen sowohl des Festwert- ; Speichers als auch des Lese-ZSchreibspeichers, der Trennschalter und der Verriegelungsschaltungen Feldeffekttran- ;
    sistoren sind. j
  3. 3. Integriertes Speichersystem nach den Ansprüchen 1 und 2,
    dadurch gekennzeichnet, daß die den Teil des Lese-/Schreib-t Speichers zugeordneten Bitleitungen (z.B. 8) an die linke !
    i Seite der aus zwei Hälften bestehenden, als Differential-
    verstärker wirkenden Verriegelungsschaltung (11) ange- j schlossen sind, während an die rechte Hälfte dieser Schal- ; tung die linke Hälfte des Lese-ZSchreibspeichers über die ! ßitleitung (z.B. 16) angeschlossen ist, die außerdem mit \ dem Trennschalter (21) verbunden ist, der seinerseits mit ί dem dritten Teil der Bitleitung (20) an der entgegenge-
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    - ίο - ;
    setzten Elektrode und an der Torelektrode mit einer Steuer-j leitung (22) verbunden ist. '
  4. 4. Speichersystem nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß jedem Bitleitungsteil (8, 16 und 20)
    ein Transistor (31, 30 und 29) zugeordnet ist, der zum
    Aufladen der dynamisch betriebenen Speicherzellen dient. ί
  5. 5. Integriertes Speichersystem nach den Ansprüchen 1 bis 4, i dadurch gekennzeichnet, daß die Feldeffekttransistoren
    (29 bis 31) zum Aufladen, der Feldeffekttransistor (21) <_ des Trennschalters und die zwei unteren Feldeffekttran- !
    sistoren der als Differentialverstärker v/irkenden Verrie- \ gelungsschaltung (11) von einem Leitungstyp sind, während ; die Transistoren der Speicherzellen sowohl des Festwert- j Speichers als auch der Lese-ZSchreibspeicherhälften und j die zwei oberen Transistoren der als Differentialverstärker wirkenden Verriegelungsschaltung (11) vom anderen
    Leitungstyp sind.
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DE2635028A 1975-08-25 1976-08-04 Auf einem Halbleiterplättchen integriertes Speichersystem Expired DE2635028C2 (de)

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