DE4212841C2 - Halbleiterspeichervorrichtung zum Durchführen einer Refresh-Operation beim Lesen oder Schreiben - Google Patents
Halbleiterspeichervorrichtung zum Durchführen einer Refresh-Operation beim Lesen oder SchreibenInfo
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Description
Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeichervorrichtung
zum Durchführen einer
Refresh-Operation beim Lesen und Schreiben,
insbesondere auf dynamische Speicher
für wahlfreien Zugriff (nachfolgend als DRAM bezeichnet), die
zum Durchführen einer Refresh-Operation in einem Seitenmodus
geeignet sind.
Die Fig. 13 zeigt ein Blockschaltbild mit einem Beispiel des
Aufbaus eines DRAM.
Der Aufbau und Betrieb des DRAM wird nachfolgend unter Bezug auf
die Figur beschrieben.
Ein Speicherzellenfeld umfaßt Speicherzellen (Mil bis Mkq), die
in einer Matrix aus Zeilen und Spalten angeordnet sind. Jede
Speicherzelle umfaßt einen n-Typ-Transistor und einen Kondensa
tor. Eine Mehrzahl von Paaren von Bitleitungen sind entsprechend
Speicherzellen in Spaltenrichtung vorgesehen. Eine Mehrzahl von
Wortleitungen ist entsprechend von Speicherzellen in Zeilenrich
tung vorgesehen. Jede Speicherzelle ist an einem Kreuzungspunkt
einer Wortleitung mit einer der Bitleitungen eines Bitleitungs
paares vorgesehen. Leseverstärker Sal bis Saq, die ein Signal
Φsa empfangen, sind für die betreffenden Bitleitungspaare vor
gesehen. Jedes Bitleitungspaar ist mit Eingabe/Ausgabe-Leitungen
IO und verbunden, die mit einer Schreibschaltung 3 und einer
Ausgabeschaltung 5 verbunden sind. Ein n-Typ-Transistor ist mit
den Bitleitungen jedes Paares von Bitleitungen zwischen jedem
Leseverstärker und den Eingabe/Ausgabe-Leitungen verbunden, wo
bei ein Gate des Transistors mit einem Spaltendecoder 12 verbun
den ist. Ein Vorbelegungspotential Vb wird an das andere Ende
jedes Bitleitungspaares über einen Transistor angelegt, dessen
Gate ein Signal ΦE empfängt. Wortleitungen WLi-WLk sind mit ei
nem Zeilendecoder 11 verbunden. Der Zeilendecoder 11 ist mit
einem Zeilenadreß-Pufferkreis 7 verbunden, zum Halten einer an
gelegten Zeilenadresse, sowie mit einer Wortleitungstreiber
schaltung 8 zum Treiben einer vorbestimmten Wortleitung.
Der Betrieb des DRAM wird nachfolgend kurz beschrieben.
Die Auswahl einer Speicherzelle wird für jeden Kreuzungspunkt
einer Wortleitung und einer Bitleitung durchgeführt, die vom
Zeilendecoder 11 und vom Spaltendecoder 12 auf der Basis von an
einen Anschluß 1 angelegten Zeilen- und Spaltenadreßdaten aus
gewählt werden. Ein gewöhnliches Schreiben in einer derart aus
gewählte Zelle wie oben beschrieben wird durch Anlegen von Daten
(Din), die von einem Anschluß 2 über Bitleitungen eines vorbe
stimmten Bitleitungspaares als Potentialdifferenz durch Einga
be/Ausgabe-Leitung IO und eingegeben werden. Das Potential
der mit der ausgewählten Speicherzelle verbundenen Bitleitung
wird vom Kondensator gehalten. Während eines Lesebetriebes wird
das von der ausgewählten Speicherzelle gehaltene Potential, das
als Potentialdifferenz zwischen den Bitleitungen des mit der
Speicherzelle verbundenen Bitleitungspaares entsteht, verstärkt,
und das verstärkte Potential wird als Datum (Dout) über Einga
be/Ausgabe-Leitungen IO und über die Auswahl des Ausgabe-Ga
tes durch den Spaltendecoder 12 ausgegeben.
Die obige Beschreibung gilt für gewöhnliche Lese- und Schreib
operationen. Eine Leseoperation eines DRAM in einem Seitenmodus
(page mode), wie sie z. B. aus "A 1M-bit CMOS DRAM with Fast Page Mode . . .",
Shozo Saito et al., IEEE Journal of Solid State Circuits, Vol. SC-20,
Nr. 5, Okt. 1985, S. 903-908 bekannt ist,
wird nachfolgend beschrieben. Das Lesen im Seiten
modus ist eine Leseoperation, die durchgeführt wird, indem nach
außen und sequentiell eine Potentialdifferenz ausgegeben wird,
die zwischen Bitleitungen jedes Bitleitungspaares einer ausge
wählten Wortleitung entstehen.
Die Fig. 14 ist ein Signal-Puls-Diagramm der betreffenden Si
gnale, zum Erklären der Seitenmodus-Leseoperation.
Aus Gründen der Vereinfachung wird die Beschreibung für den Fall
vorgenommen, daß angenommen wird, daß "1" in alle Speicherzellen
als elektrische Ladungsinformation eingeschrieben ist.
Das Bitleitungsausgleichsignal ΦE wird von einem hohen Pegel auf
einen niedrigen Pegel abgesenkt, als Reaktion auf die Änderung
eines Signals von einem hohen Pegel auf einen niedrigen Pe
gel (zu einem Zeitpunkt t₁). Als Reaktion auf die Änderung emp
fängt die Zeilenadreß-Pufferschaltung 7 eine Zeilenadresse Xi,
die in den Anschluß 1 eingegeben wird, und verbringt eine Wort
leitung WLi, die der Zeilenadresse entspricht, von einem niedri
gen Pegel auf einen hohen Pegel. Der Potentialanstieg der Wort
leitung WLi führt zum Lesen der Informationsladungen, die von
den mit der Wortleitung verbundenen Speicherzellen Mil bis Miq
verbunden sind, auf Bitleitungen Bl bis Bq. Weil die Bitleitun
gen Bitleitungspaare bilden, die auf ein Potential von 1/2·Vcc
durch das Bitleitungsausgleichsignal ΦE vorbelegt wurden, bewirkt
das aus den Speicherzellen ausgelesene Potential eine vorbestimmte
Potentialdifferenz zwischen den das Bitleitungspaar bildenden
Bitleitungen. Das Aktivieren der Potentialdifferenzen
zwischen den Bitleitungen durch die Leseverstärker Sal bis Saq
führt zur Verstärkung von jeweiligen Potentialdifferenzen zwi
schen Bitleitungen Bl und bis Bq und .
Es wird angenommen, daß eine Adresse Ym in den Adreß-Eingangs
anschluß 1 nach der Aktivierung der Leseverstärker eingegeben
wird, und die Adresse wird als Spaltenadresse durch die Spalten
adreß-Pufferschaltung 9 akzeptiert. Als Ergebnis ändert sich ein
vom Spaltendecoder 12 ausgegebenes Eingabe/Ausgabe-Leitungs-IO-
Gate-Steuersignal Ym von einem niedrigen Pegel auf einen hohen
Pegel (zu einem Zeitpunkt t2). Folglich werden Informationsdaten
der Speicherzelle Mim, d. h. die zwischen den Bitleitungen Bm und
entstehende Potentialdifferenz, wird zur Ausgabeschaltung 5
über die Eingabe/Ausgabe-Leitungen IO und übertragen.
Eine andere Spaltenadresse (angenommen Yn), die über den Adreß-
Eingangsanschluß 1 eingegeben wird, wird intern akzeptiert, in
dem von einem niedrigen Pegel zu einem hohen Pegel verbracht
werden (zu einem Zeitpunkt t4). Die Verbindung zwischen Ausgabe
schaltung 5 und Ausgabeanschluß 4 wird gleichzeitig mit dem Ak
zeptieren der Spaltenadresse unterbrochen, was das Eintreten des
Anschlusses 4 in einen Hoch-Impedanz-Zustand (HiZ) bewirkt. In
diesem Zustand steuert die intern akzeptierte Spaltenadresse Yn
den Spaltendecoder 12 und bringt das IO-Gate-Steuersignal Yn von
einem niedrigen Pegel auf einen hohen Pegel. Folglich werden
Daten der Speicherzelle Min zur Ausgabeschaltung 5 über die Bit
leitungen Bn und sowie die Eingabe/Ausgabe-Leitungen IO und
auf diese Weise verbracht. Die so übertragenen Daten zur Aus
gabeschaltung 5 werden extern über den Ausgabeanschluß 5 auf
dieselbe Weise wie oben beschrieben ausgegeben. Die Wiederholung
dieser Operation liest die Daten (Mil-Miq) einer Zeile sequen
tiell aus.
Wenn das Lesen der in den Speicherzellen einer Zeile oder von
nur benötigten Speicherzellen aus einer Zeile beendet ist, wer
den -Signal und -Signal von einem niedrigen Pegel in einen
hohen Pegel verbracht (Zeitpunkt t6). Dann werden die Wortlei
tung WLi und das Leseverstärkertreibersignal Φsa von einem hohen
Pegel auf einen niedrigen Pegel abgesenkt. Dann wird das
Bitleitungs-Ausgleichssignal ΦE von einem niedrigen Pegel in ei
nen hohen Pegel verbracht, um das Potential auf allen Bitleitun
gen auf einem Vorbelegungspotential zu halten, um für das Lesen
einer folgenden Zeile bereit zu sein. Eine Seitenmodus-Leseope
ration für ein Zeilenadreß-Signal wird auf diese Weise vervoll
ständigt.
Nachfolgend wird eine Seitenmodus-Schreiboperation beschrieben.
Aus Gründen der Vereinfachung wird die Beschreibung eines Falles
vorgenommen, bei der eine Information "H" in alle Speicherzellen
eingeschrieben wird, in denen bereits die Information "L" steht.
Die Fig. 15 ist ein Signal-Puls-Diagramm der betreffenden Si
gnale zum Beschreiben der Seitenmodus-Schreiboperation.
Das -Signal wird von einem hohen Pegel auf einen niedrigen
Pegel geändert (Zeitpunkt t1), worauf eine Änderung des Bitlei
tungs-Ausgleichssignals ΦE von einem hohen Pegel auf einen nied
rigen Pegel folgt. In diesem Zustand empfängt die Zeilenadreß-
Pufferschaltung 7 eine in den Adreßanschluß 1 eingegeben Zeilen
adresse Xi zum Betreiben der Wortleitungstreiberschaltung 8,
wodurch die der eingegebenen Zeilenadresse Xi entsprechende
Wortleitung WLi von einem niedrigen Pegel auf einen hohen Pegel
geändert wird. Der Potentialanstieg der Wortleitung WLi führt
zum Auslesen der durch Speicherzellen Mil-Miq gehaltenen Daten
auf betreffende Bitleitungen Bl-Bq. Das Leseverstärker-Aktivie
rungssignal Φsa wird dann von einem niedrigen Pegel auf einen
hohen Pegel geändert, um die Leseverstärker Sal-Saq zu aktivie
ren, wodurch zwischen den Bitleitungen erscheinender Potential
differenzen verstärkt werden.
Dann wird eine Adresse, angenommen Ym, die an den Adreßanschluß
1 angelegt wird, durch die Spaltenadreß-Pufferschaltung 9 als
Zeilenadresse empfangen. Der Spaltendecoder 12 ändert das IO-
Gate-Steuersignal Ym von einem niedrigen Pegel auf einen hohen
Pegel, auf der Basis der Spaltenadreßdaten (Zeitpunkt t2). Als
Ergebnis werden die in der Speicherzelle Mim gehaltenen Daten
zur Ausgabeschaltung 5 über die Bitleitungen Bm und sowie die
Eingabe/Ausgabe-Leitungen IO und übertragen.
An den Dateneingangsanschluß 2 angelegte Daten (Din) werden an
die Eingabe/Ausgabe-Leitungen IO und über die Schreibschal
tung 3 übertragen, indem das -Signal von einem hohen Pegel
auf einen niedrigen Pegel geändert wird (Zeitpunkt t3). Zum sel
ben Zeitpunkt ändert sich das IO-Gate-Steuersignal Ym, das der
in den Adreß-Eingangsanschluß 1 eingegebenen Spaltenadresse Ym
entspricht, erneut von einem niedrigen Pegel auf einen hohen
Pegel. Das Empfangen der Spaltenadresse wird durch Empfangen
einer Eingangsadresse als Spaltenadresse zum Zeitpunkt der Ände
rung des -Signals von einem hohen Pegel auf einen niedrigen
Pegel bewirkt. Daher werden die an einen Dateneingangsanschluß 2
angelegten Daten in die Speicherzelle Mim über die Schreibschal
tung 3 und die Eingabe/Ausgabe-Leitung IO und eingeschrieben.
Bei diesem Schreiben wird das Signal auf einen niedrigen Pegel
gehalten, vor der Änderung des Signals von einem niedrigen
Pegel auf einen hohen Pegel.
Dann wird das Signal von einem niedrigen Pegel auf einen
hohen Pegel geändert (Zeitpunkt t4), nach der Beendigung des
Schreibens der extern angelegten Daten in die Speicherzelle Mim.
Bei der Wiederholung einer derartigen Operation führt zum
Schreiben von externen Daten in eine Speicherzelle (Mil-Miq),
die einer beliebigen Spaltenadresse entspricht.
Mit der Beendigung des Datenschreibens für eine Zeile oder nur
der notwendigen Daten in eine Zeile werden die Signal und
von niedrigem Pegel auf hohen Pegel geändert (Zeitpunkt t6).
Dann werden die Wortleitung WLi und das Leseverstärkertreiber
signal Φsa von hohem Pegel auf niedrigen Pegel geändert.
Ferner wird das Bitleitungs-Ausgleichsignal ΦE von niedrigem Pe
gel auf hohen Pegel geändert, um ein Lesen und Schreiben einer
darauffolgenden Zeile vorzubereiten. Das Schreiben der Zeilen
adresse Xi in einem Seitenmodus wird so beendet. Dieselbe Opera
tion gestattet das Schreiben im Seitenmodus für eine andere Zei
lenadresse.
Eine kurze Beschreibung eines Refresh-Betriebs wird nachfolgend
vorgenommen, der in einem anderen Zyklus als einer Leseoperation
oder einer Schreiboperation durchgeführt werden sollte.
Wie bei einer Leseoperation wird das -Signal zuerst von einem
hohen Pegel auf einen niedrigen Pegel geändert, wodurch die Zei
lenadreß-Pufferschaltung 7 eine in den Adreßanschluß 1 eingege
bene Zeilenadresse empfängt. Die der empfangenen Zeilenadresse
entsprechende Wortleitung WLi wird von einem niedrigen Pegel auf
einen hohen Pegel geändert, durch Aktivieren der Wortleitungs
treiberschaltung 8. Ein derartiger Potentialanstieg der Wortlei
tung WLi führt zum Auslesen der von den Speicherzellen Mil-Miq
gehaltenen Daten auf entsprechende Bitleitungen Bl-Bq. Dann
wird das Leseverstärkeraktivierungssignal Φsa von einem niedri
gen Pegel auf einen hohen Pegel geändert, zum Aktivieren der
Leseverstärker Sal-Saq, wodurch die zwischen den Bitleitungs
paaren Bl und bis Bq und erscheinenden Potentialdifferen
zen verstärkt werden. Den vorher geschriebenen Daten entspre
chende Hochpegel- oder Niedrigpegeldaten werden in die mit der
Wortleitung WLi verbundenen Speicherzellen Mil-Miq erneut ein
geschrieben, auf der Basis von derartig verstärkten Potential
differenzen. wird von einem niedrigen Pegel auf einen hohen
Pegel bei der Beendigung des Neuschreibens von Daten geändert.
Dann werden die Wortleitung WLi und das Leseverstärkertreiber
signal Φsa von einem hohen Pegel auf einen niedrigen Pegel ge
ändert. Das Bitleitungsausgleichssignal ΦE wird von einem niedri
gen Pegel auf einen hohen Pegel geändert, um einen Refresh-Be
trieb einer anderen Zeile vorzubereiten. Speicherzellendaten in
einer Zeile der Zeilenadresse Xi werden auf diese Weise aufge
frischt.
Die Wiederholung der Operation für jede Zeile in der oben be
schriebenen Weise führt zum Refresh aller Speicherzellen. In
einem Fall, daß ein DRAM beispielsweise ein Speicherzellenfeld p
Zeilen × q Spalten umfaßt, beenden p Wiederholungen der Refresh-
Operationen das Auffrischen des gesamten Speicherzellenfeldes.
Wie oben beschrieben, sind in einer Speicherzelle eines DRAM mit
einem Transistor und einem Kondensator elektrische Ladungen ge
speichert, die als kleiner Leckstrom permanent abfließen (ver
loren gehen). Es ist daher notwendig, eine derartige, wie oben
beschriebene Refresh-Operation in vorbestimmten Intervallen zu
wiederholen, um permanent die in der Speicherzelle gespeicherte
elektrische Ladungsmenge auf einem Pegel oberhalb eines Fixwer
tes zu halten. Eine Refresh-Operation führt dazu, daß in einer
Speicherzelle gehaltene elektrische Ladungen einmal auf eine mit
der Speicherzelle verbundene Bitleitung ausgelesen werden. Eine
Refresh-Operation kann daher nicht in einem Fall durchgeführt
werden, das ein zwischen Bitleitungen erscheinendes Potential
aufeinanderfolgend ausgegeben oder geschrieben wird, wie bei
einer Seitenmodus-Operation oder dergleichen. Bei einem herkömm
lichen DRAM sollte eine Refresh-Operation durchgeführt werden,
indem eine Lese- oder Schreiboperation in vorbestimmten Abstän
den (Intervallen) unterbrochen wird.
Aus der US 4,914,630 ist eine Halbleiterspeichervorrichtung mit
zwei getrennten Speicherzellenblöcken bekannt, die so betreibbar
ist, daß auf eine Speicherzelle in einem der Speicherblöcke zuge
griffen werden kann, während in dem anderen Block gleichzeitig ein
Refresh durchgeführt wird.
Insbesondere sind aus dieser Druckschrift die
Merkmale a), b), c), d) bekannt, die im Hauptanspruch
der vorliegenden Erfindung genannt sind.
Aufgabe der Erfindung ist es, eine effiziente Refresh-Operation bei
einer Halbleiterspeichervorrichtung durchzuführen, wobei
die Halbleiterspeichervorrichtung in die Lage versetzt werden soll,
eine Refresh-Operation selbst während einer Leseoperation oder
einer Schreiboperation in einem Seitenmodus durchzuführen.
Die Aufgabe wird durch die Halbleiterspeichervorrichtung nach
dem Patentanspruch 1
gelöst.
Vorteilhafte Weiterbildungen sind in den Unteranspüchen beschrieben.
Wenn bei der oben beschriebenen Halbleiterspeichervorrichtung
eine Refresh-Operation einer Speicherzelle durchgeführt wird und
die Haltevorrichtung die Potentialdifferenz jedes Bitleitungs
paares hält, wird ein effektiver Betrieb ermöglicht, ohne daß
eine Leseoperation oder dergleichen für das Wiederauffrischen
unterbrochen werden muß.
Es folgt die
Beschreibung von Ausführungsbeispielen anhand der
Figuren.
Von den Figuren zeigen:
Fig. 1 ein Blockschaltbild mit dem genauen Aufbau eines
DRAM entsprechend einer Ausführungsform;
Fig. 2 ein Signal-Puls-Diagramm von Steuersignalen zum
verdeutlichen einer Refresh-Operation, die par
allel mit einer Leseoperation des DRAM entspre
chend einer Ausführungsform in einem Seitenmodus
durchgeführt wird;
Fig. 3 ein Signal-Puls-Diagramm von Steuersignalen, die
eine parallel mit einer Schreiboperation durch
zuführende Refresh-Operation des DRAM entspre
chend einer Ausführungsform in einem Seitenmodus
zeigen;
Fig. 4 ein Schaltbild mit dem genauen Aufbau des in
Fig. 1 gezeigten Leseverstärkers Sbm;
Fig. 5 ein Schaltbild mit dem genauen Aufbau der in
Fig. 1 gezeigten Zeilenadreß-Puffer/Verriegelungs
schaltung;
Fig. 6 ein Signal-Puls-Diagramm von Steuersignalen zum
Verdeutlichen des Betriebes der Zeilenadreß-Puf
fer/Verriegelungsschaltung nach Fig. 5;
Fig. 7 ein Schaltbild mit einem genauen Aufbau eines
Teils der Refresh-Adreß-Generatorschaltung nach
Fig. 1;
Fig. 8 ein Schaltbild mit dem genauen Aufbau des anderen
Teils der Refresh-Adreß-Generatorschaltung aus
Fig. 1;
Fig. 9 ein Signal-Puls-Diagramm von Steuersignalen zum
Verdeutlichen des Betriebs der in den Fig. 7
und 8 gezeigten Refresh-Adreß-Generatorschaltung;
Fig. 10 ein Schaltbild mit einem genauen Aufbau einer
Verriegelungsschaltung Lbm, die anstelle des Le
severstärkers Sbm in Fig. 1 gemäß einer weiteren
Ausführungsform eingesetzt wird;
Fig. 11 ein Signal-Puls-Diagramm von Steuersignalen, die
den Inhalt der Refresh-Operation verdeutlichen,
die parallel zur Leseoperation in einem Seiten
modus entsprechend einer weiteren Ausführungsform
durchzuführen ist;
Fig. 12 ein Signal-Puls-Diagramm von Steuersignalen zum
Illustrieren einer Refresh-Operation, die paral
lel mit einer Schreiboperation in einem Seiten
modus gemäß einer weiteren Ausführungsform durch
zuführen ist;
Fig. 13 ein Blockschaltbild mit dem spezifischen Aufbau
eines herkömmlichen DRAM;
Fig. 14 ein Signal-Puls-Diagramm von Steuersignalen, die
einen Lesebetrieb eines herkömmlichen DRAM in ei
nem Seitenmodus illustrieren und
Fig. 15 ein Signal-Puls-Diagramm von Steuersignalen, die
eine Schreiboperation eines herkömmlichen DRAM in
einem Seitenmodus illustrieren.
Die Fig. 1 ist ein Blockschaltbild mit dem Aufbau eines DRAM
entsprechend einer Ausführungsform.
Im folgenden wird eine Beschreibung hauptsächlich von den Merk
malen vorgenommen, die sich vom Blockschaltbild nach Fig. 13
unterscheiden.
n-Typ-Transistoren Ql₁ und Ql₂ bis Qq₁ und Qq₂ sind jeweils an Bit
leitungen der Bitleitungspaare an der Seite eines Spaltendeco
ders 12 vorgesehen. Neben gewöhnlichen Leseverstärkern Sal-Slq
sind Verriegelungs- und Haltevorrichtungen Sbl-Sbg, im Folgenden
auch Leseverstärker Sbl-Sbg genannt,
zum Halten von Daten zwischen den
Transistoren und Transistoren zum Empfangen von IO-Gate-Steuer
signalen vorgesehen. Jeder der Leseverstärker empfängt Treiber
signale Φsb und . Die Gates der Transistoren Ql₁ und Ql₂ bis
Qq₁ und Qq₂ empfangen ein Steuersignal ΦT, dessen Signal ebenfalls
an eine Wortleitungstreiberschaltung 8 und eine zusätzlich vor
gesehene Refresh-Adreß-Generatorschaltung 6 angelegt wird. Bei
dieser Ausführungsform wird der herkömmliche Zeilenadreß-Puffer
kreis 7 durch eine Zeilenadreß-Puffer/Verriegelungschaltung 7
ersetzt, die eine Verriegelungsfunktion aufweist, und an die ein
Steuersignal angelegt wird.
Die gewöhnlichen Lese- und Schreiboperationen sind grundsätzlich
dieselben wie bei dem in Fig. 13 gezeigten DRAM. Genauer gesagt
wird bei den Lese- und Schreiboperationen das Steuersignal ΦT zu
allen Zeiten auf hohem Pegel gehalten, die Leseverstärker Sbl-
Sbq sind nicht aktiviert, und zwischen den Bitleitungen
erscheinende Potentialdifferenzen werden durch die Leseverstärk
er Sal-Saq verstärkt und nach außen durch Eingabe/Ausgabe-Lei
tungen IO und ausgegeben, oder extern angelegte Schreibdaten
werden in eine gewünschte Speicherzelle über die Eingabe/Ausga
be-Leitungen IO und und ein vorbestimmtes Bitleitungspaar
eingeschrieben.
Die vorliegende Erfindung unterscheidet sich deutlich vom Stand
der Technik bei einer Seitenmodus-Operation und einer Refresh-
Operation, deren detaillierte Beschreibung folgt.
Zuerst wird eine Refresh-Operation beschrieben, die parallel zu
einer Leseoperation in einem Seitenmodus ausgeführt wird. Die
Fig. 2 zeigt ein Signal-Puls-Diagramm der jeweiligen Steuersi
gnale bei einem derartigen Betrieb. Ein -Signal ändert sich
von einem hohen Pegel auf einen niedrigen Pegel (zu einem Zeit
punkt t1) wodurch ein Bitleitungsausgleichssignal ΦE von einem
hohen Pegel auf einen niedrigen Pegel geändert wird. Zu diesem
Zeitpunkt fängt eine Zeilenadreß-Puffer/Verriegelungsschaltung
eine Zeilenadresse Xi, die über einen Adreßanschluß 1 eingegeben
wird. Eine Wortleitung WLi, die der empfangenen Zeilenadresse,
wird von einem niedrigen Pegel auf einen hohen Pegel geändert.
Als Ergebnis werden die in Speicherzellen Mil-Miq gespeicherten
Daten auf Bitleitungen Bl-Bq ausgelesen. Leseverstärker-Aktivie
rungssignale Φsb und werden auf einen hohen Pegel bzw. einen
niedrigen Pegel geändert, wodurch die Leseverstärker Sbl-Sbq
aktiviert werden und die zwischen den Bitleitungen der Bitlei
tungspaare entstehenden Potentialdifferenzen verstärken, wobei
diese Operation der dem Stand der Technik entspricht. Zu diesem
Zeitpunkt wird die als Zeilenadresse empfangene Adresse durch
die Zeilenadreß-Puffer/Verriegelungsschaltung 7 als Reaktion auf
die Änderung des Signals gehalten. Der Grund dafür, daß das
Adreß-Signal gehalten wird, ist, daß im Fall des Durchführens
einer Refresh-Operation während einer Leseoperation es notwendig
ist, das Zeilenadreß-Signal zum Überschreiben der gehaltenen
Daten in der ursprünglichen Speicherzelle während der Leseopera
tion auszulesen.
Dann wird die Wortleitung WLi von einem hohen Pegel auf einen
niedrigen Pegel geändert, während das Steuersignal ΦT von einem
hohen Pegel auf einen niedrigen Pegel geändert wird, wodurch die
Bitleitungspaare von den Verriegelungs- und Haltevorrichtung Sbl-Sbq getrennt wer
den. Dann wird das Bitleitungsausgleichssignal ΦE von einem nied
rigen Pegel auf einen hohen Pegel verbracht, um jede die Bitlei
tungspaare bildenden Bitleitungen auf einem Vorbelegungspotenti
al von 1/2·Vcc zu halten.
Angenommen, daß die in den Adreßanschluß 1 eingegebene Spalten
adresse Ym ist, wird Ym dann als Spaltenadresse von einer Spal
tenadreß-Pufferschaltung 9 empfangen. Als Ergebnis ändert der
Spaltendecoder 12 den Pegel des IO Gate-Steuersignals Ym von
einem niedrigen Pegel auf einen hohen Pegel (Zeitpunkt t2), wo
durch die vom Leseverstärker Sbm gehaltene Potentialdifferenz zu
einer Ausgabeschaltung 5 über Eingabe/Ausgabe-Leitungen IO und
übertragen wird.
Die Daten der Ausgabeschaltung werden nach außen über einen Aus
gabeanschluß 4 ausgegeben, wobei das Signal von einem hohen
Pegel auf einen niedrigen Pegel geändert wird (Zeitpunkt t3).
Die Daten in der durch die Zeilenadresse Xi und die Spalten
adresse Ym ausgewählten Speicherzelle werden auf diese Weise
ausgelesen.
Dann wird durch Änderung des Signals von niedrigem Pegel auf
hohen Pegel (Zeitpunkt T4) eine weitere in den Adreßanschluß 1
eingegebene Adresse (angenommen als Yn) auf entsprechende Weise
von der Spaltenadreß-Pufferschaltung 9 empfangen. Zum selben
Zeitpunkt sind die Ausgabeschaltung 5 und der Ausgabeanschluß 4
voneinander elektrisch getrennt, wodurch der Ausgabeanschluß 4
hohe Impedanz aufweist (HiZ). Das der Spaltenadresse Yn entspre
chende IO Gate-Steuersignal Yn ändert sich von niedrigem Pegel
auf hohen Pegel, und die vom Leseverstärker Sbn gehaltenen Daten
werden entsprechend zur Ausgabeschaltung 5 über die Eingabe/Aus
gabe-Leitungen IO und übertragen. Daher werden die von den
Leseverstärkern Sbl-Sbq gehaltenen Daten nach außen über den
Ausgabeanschluß 4 darauffolgend ausgegeben, was zu einem sequen
tiellen Auslesen der Daten in den Speicherzellen Mil-Miq einer
Zeile führt.
Die Signale und werden von einem niedrigen Pegel auf
einen hohen Pegel (Zeitpunkt t6) bei der Beendigung des Daten
lesens aus allen Speicherzellen oder allen benötigten Speicher
zellen einer Zeile geändert. Dann wird das Bitleitungs-Aus
gleichssignal ΦE von hohem Pegel auf niedrigen Pegel geändert,
worauf die Änderung des Signals ΦT von niedrigem Pegel auf hohem
Pegel folgt. Die Wortleitungstreiberschaltung 8 ändert das Po
tential auf der Wortleitung WL von einem niedrigen Pegel auf
einen hohen Pegel, auf der Basis der von der Zeilenadreß-Puf
fer/Verriegelungsschaltung 7 gehaltenen Zeilenadresse Xi. Als
Ergebnis werden die von den Leseverstärkern Sbl-Sbq gehaltenen
Daten in den Speicherzellen Mil-Miq überschrieben. Dann wird die
Wortleitung WLi von hohem Pegel auf niedrigen Pegel geändert,
und Leseverstärker-Treibersignale Φsb und werden auf ein
Zwischenpotential gesetzt. Zusätzlich wird das Bitleitungsaus
gleichssignal ΦE von einem niedrigen Pegel auf einen hohen Pegel
geändert, um ein darauffolgendes Lesen einer weiteren Zeilen
adresse vorzubereiten. Das Lesen einer Zeilenadresse Xi in einem
Seitenmodus endet auf diese Weise. Die Wiederholung einer der
artigen oben beschriebenen Operation gestattet das Lesen weite
rer Zeilenadressen in einem Seitenmodus.
Bei der vorliegenden Erfindung kann ein Refresh während einer
Seitenmodus-Leseoperation durchgeführt werden, wobei eine genaue
Beschreibung des Refresh an späterer Stelle gegeben wird. Eine
Schreiboperation in einem Seitenmodus wird nachfolgend beschrie
ben. Aus Gründen der Vereinfachung wird die Beschreibung unter
der Annahme vorgenommen, daß Information "H" in alle Speicher
zellen eingeschrieben wird, in denen bereits "L" Ladungsinforma
tionen stehen.
Die Fig. 3 ist ein Signal-Puls-Diagramm der jeweiligen Steuer
signale zum Verdeutlichen einer Schreiboperation im Seitenmodus.
Das -Signal wird von einem hohen Pegel auf einen niedrigen
Pegel geändert (Zeitpunkt t1), während das Bitleitungsaus
gleichssignal ΦE von einem hohen Pegel auf einen niedrigen Pegel
geändert wird. Zum selben Zeitpunkt wird die in den Adreßan
schluß 1 eingegebene Zeilenadresse Xi von der Zeilenadreß-Puf
fer/Verriegelungsschaltung 7 empfangen. Die der empfangenen Zei
lenadresse Xi entsprechende Wortleitung WLi wird von einem nied
rigen Pegel auf einen hohen Pegel geändert, wodurch die in Spei
cherzellen Mil-Miq gespeicherte Daten auf Bitleitungen Bl-Bq
ausgelesen werden. Dann werden Leseverstärker-Aktivierungssigna
le Φsb und von einem hohen Pegel auf einen niedrigen Pegel
geändert, zum Aktivieren der Leseverstärker Sbl-Sbq, wodurch die
Potentialdifferenzen, die zwischen den Bitleitungen Bl-Bq bzw.
den Bitleitungen -, entstehen, verstärkt werden.
Dann werden die Bitleitungspaare von den Leseverstärkern Sbl-Sbq
getrennt, indem die Wortleitung WLi und das Steuersignal ΦT von
einem hohen Pegel auf einen niedrigen Pegel geändert werden.
Danach wird das Bitleitungsausgleichssignal ΦE von einem niedri
gen Pegel auf einen hohen Pegel geändert, um die Potentiale auf
den betreffenden Bitleitungen, die die Bitleitungspaare bilden,
auf einem Vorbelegungspotential zu halten.
Es wird angenommen, daß eine in den Adreßanschluß 1 eingegebene
Spaltenadresse Ym ist, und die Adresse wird dann von der Spal
tenadreß-Pufferschaltung 9 als Spaltenadresse empfangen. Als
Ergebnis ändert der Spaltendecoder 12 das entsprechende IO Gate-
Steuer-Signal Ym von einem niedrigen Pegel auf einen hohen Pegel
(Zeitpunkt t2), wodurch die Daten der vom Leseverstärker Sbm
gehaltene Potentialdifferenz zur Ausgabeschaltung 5 über Einga
be/Ausgabe-Leitungen IO und übertragen werden.
Dann werden an einen Dateneingabeanschluß 2 angelegte Daten
(Din) zu den Eingabe/Ausgabe-Leitungen IO und über eine
Schreibschaltung 3 übertragen, indem der Pegel des -Signals
von einem hohen Pegel auf einen niedrigen Pegel geändert wird
(Zeitpunkt t3). Zur selben Zeit wird das der Spaltenadresse Ym
entsprechende IO-Gate-Steuersignal Ym von einem niedrigen Pegel
auf einen hohen Pegel verbracht. Die Eingabeadresse während des
Wechsels des Signals von hohem Pegel auf niedrigen Pegel
wird intern als Spaltenadresse empfangen. Daher werden die an
den Dateneingabeanschluß 2 angelegten Daten in den Leseverstärk
er Sbm über die Schreibschaltung 3 und die Eingabe/Ausgabe-Lei
tungen IO und eingeschrieben. Genauer gesagt, der Lesevers
tärker Sb verstärkt und hält jede zwischen den betreffenden
Bitleitungen erscheinende Potentialdifferenz auf der Basis der
angelegten Daten. Während einer Schreiboperation wird das Steu
ersignal vorher auf niedrigem Pegel gehalten, bevor das Signal
von hohem Pegel auf niedrigem Pegel geändert wird. Dann
wird, nachdem das Schreiben der Daten in den Leseverstärker
beendet ist, das Signal von niedrigem Pegel auf hohen Pegel
geändert (Zeitpunkt t4).
Die Wiederholung der oben beschriebenen Operation führt zum se
quentiellen Schreiben von extern angelegten Daten in einen Le
severstärker, der einer beliebigen Spaltenadresse entspricht.
Diese Signale , und werden von einem niedrigen Pegel
auf einen hohen Pegel geändert (Zeitpunkt t6), nachdem das
Schreiben aller Daten oder aller notwendigen Daten in einer Zei
le in den Leseverstärker beendet ist. Dann wird das Bitleitungs-
Ausgleichssignal ΦE von einem hohen Pegel auf einen niedrigen
Pegel abgesenkt, während das Steuersignal ΦT von einem niedrigen
Pegel auf einen hohen Pegel verbracht wird. Dann wird die
Wortleitung WLi von einem niedrigen Pegel auf einen hohen Pegel
auf der Basis der von der Zeilenadreß-Puffer/Verriegelungsschal
tung 7 gehaltenen Zeilenadresse Xi abgehoben, zum Überschreiben
der von den Leseverstärkern Sbl-Sbq gehaltenen Daten in den
Speicherzellen Mil-Miq.
Die Wortleitung WLi wird von einem hohen Pegel auf einen niedri
gen Pegel geändert, und die Leseverstärker-Treibersignale Φsb
und werden auf ein Zwischenpotential gesetzt. Dann wird das
Bitleitungs-Ausgleichsignal ΦE auf einen hohen Pegel von einem
niedrigen Pegel verbracht, um das Lesen einer weiteren Zeile
vorzubereiten. Die beschriebene Operation vervollständigt das
Schreiben in die Zeilenadresse Xi im Seitenmodus. Dieselbe
Schreiboperation im Seitenmodus kann für weitere Zeilenadressen
auf die oben beschriebene Weise durchgeführt werden. Bei der
vorliegenden Erfindung kann eine Refresh-Operation während der
oben beschriebenen Schreiboperation im Seitenmodus durchgeführt
werden, wobei eine detailliertere Beschreibung der Refresh-Ope
ration im folgenden vorgenommen wird.
Es wird eine Refresh-Operation beschrieben.
Eine Refresh-Operation wird durchgeführt, wenn die Bitleitungen
Bl und -Bq und elektrisch von den Leseverstärkern Sbl-Sbq
getrennt sind, d. h., wenn das Steuersignal ΦT sich auf niedrigem
Pegel befindet. Dies ermöglicht das Durchführen einer Refresh-
Operation parallel mit einer Leseoperation oder einer
Schreiboperation.
Die Fig. 2 und 3 sind Signal-Puls-Diagramme von Signalen, die
sich auf eine Refresh-Operation beziehen, wenn das Steuersignal
ΦT sich auf niedrigem Pegel befindet.
Das Signal ändert sich von hohem Pegel auf niedrigen Pegel
(Zeitpunkt t3), wodurch die Wortleitungstreiberschaltung 8 den
Pegel der Wortleitung WLi, die der von der Refresh-Adreßgenera
torschaltung 6 ausgegebenen Zeilenadresse (als Xj angenommen)
entspricht, von niedrigem Pegel auf hohen Pegel ändert. Dann
werden die an die Leseverstärker Sal-Saq angelegten Signale Φsa
und von hohem Pegel auf niedrigem Pegel geändert. Hierdurch
lesen die aktivierten Leseverstärker Sal-Saq einmal die in die
mit der Wortleitung WLj verbundenen Speicherzellen Mjl-Mjq ein
geschriebenen Daten auf Bitleitungen Bl-Bq aus. Die gelesenen
Daten werden verstärkt und in die betreffenden Speicherzellen
erneut eingeschrieben, wodurch die Daten in einer Zeile der Zei
lenadresse XJ aufgefrischt werden. Das Refresh-Adreß-Signal wird
als Ergebnis der Änderung des Steuersignals ΦT von hohem Pegel
auf niedrigen Pegel, das an die Refresh-Adreß-Generatorschaltung
6 angelegt wird, erzeugt.
Dann wird durch Benutzung der Änderung des Signals als trig
ger das Signal auf einen niedrigen Pegel von einem hohen
Pegel abgesenkt (Zeitpunkt t5). Die Wortleitung WLk, die der von
der Refresh-Adreß-Generatorschaltung 6 ausgegebenen Zeilenadres
se (als Xk angenommen) entspricht, wird auf einen hohen Pegel
von einem niedrigen Pegel verbracht, durch die Wortleitungstrei
berschaltung 8, wodurch die Pegel der Leseverstärker-Treibersi
gnale Φsa und auf hohem Pegel bzw. niedrigem Pegel geändert
werden. Die Daten, die auf dieselbe Weise in die mit der Wort
leitung WLk verbundenen Speicherzellen Mkl-Mkq eingeschrieben
sind, werden auf diese Weise auf Bitleitungen Bl-Bq ausgelesen
und verstärkt, und die verstärkten Daten werden in jede Spei
cherzelle zurückgeschrieben. Die obige Operation ist ein Wieder
auffrischen der Daten einer Zeile der Zeilenadresse Xk.
Wie oben beschrieben, erlaubt die Wiederholung der oben be
schriebenen Operation das parallele Wiederauffrischen der be
treffenden Zeilen, während eine Leseoperation oder eine Schreib
operation im Seitenmodus durchgeführt wird. Ein Speicherzellen
feld von p Zeilen mal q Spalten benötigt p Wiederholungen der
oben beschriebenen Operation, um das Wiederauffrischen des ge
samten Speicherzellenfeldes zu vervollständigen.
Ein Intervall, zu dem eine Refresh-Adresse in eine Refresh-Ope
ration erzeugt wird, wird durch Benutzen einer Spaltenauswahl
durch einen Spaltendecoder in einem Seitenmodus als trigger be
stimmt, wobei die Refresh-Adresse durch die Refresh-Adreß-Gene
ratorschaltung 6 erzeugt wird. Im allgemeinen beträgt ein Inter
vall, zu welchem eine Spaltenadresse durch einen Spaltendecoder
ausgewählt wird, etwa 50 ns, während ein Intervall eines Refresh
bei einem gewöhnlichen Refresh-Zyklus etwa 16 µs oder weniger
beträgt. Daher ist es zum Anpassen einer Refresh-Adreß-Genera
torzeitgebung an den Zyklus möglich, eine Refresh-Adresse zu
geeigneten Zeitpunkten als Reaktion auf das Ausgabesignal eines
Ring-Oszillators oder dergleichen zu erzeugen, der in der Re
fresh-Adreß-Generatorschaltung 6 vorgesehen ist, ohne als trig
ger eine Spaltenauswahl durch einen Spaltendecoder, d. h. eine
Änderung von von hohem Pegel auf niedrigem Pegel zu benut
zen.
Die Fig. 4 ist ein Schaltbild mit einem spezifischen Aufbau des
Leseverstärkers Sbm.
In der Zeichnung ist eine Bitleitung Bm mit source oder drain
eines p-Typ Transistors Q₁ und eines n-Typ Transistors Q₂ verbun
den. Eine Bitleitung Bm ist mit dem source oder dem drain eines
p-Typ Transistors Q₁ und eines n-Typ Transistors Q₂ verbunden.
Eine Bitleitung ist mit dem source oder dem drain eines p-Typ
Transistors Q3 und eines n-Typ Transistors Q₄ verbunden. Die Bit
leitung Bm ist mit den Gates der Transistoren Q₃ und Q₄ verbun
den, während die Bitleitung mit den Gates der Transistoren Q₁
und Q₂ verbunden ist. Der jeweils andere source und drain der
Transistoren Q₁ und Q₃ ist mit einem Leseverstärker-Aktivierungs
signal Φsb verbunden, während der jeweils andere source und
drain der Transistoren Q₂ und Q₄ mit einem Leseverstärker-Akti
vierungssignal verbunden ist. Mit dem wie oben beschrieben
aufgebauten Leseverstärker Sbm wird eine zwischen den Bitleitun
gen Bm und erscheinende Potentialdifferenz verstärkt und vom
Leseverstärker Sbm gehalten, als Ergebnis der Änderung des Trei
bersignals Φsb von niedrigem Pegel auf hohem Pegel und des Trei
bersignals von hohem Pegel auf niedrigem Pegel.
Die Fig. 5 ist ein Schaltbild mit dem genauen Aufbau der Zei
lenadreß-Puffer/Verriegelungsschaltung 7 aus Fig. 1, und die
Fig. 6 ist ein Signal-Puls-Diagramm der betreffenden Steuersi
gnale zum Verdeutlichen des Betriebs der Zeilenadreß-Puffer/Ver
riegelungsschaltung.
In den Zeichnungen wird ein in den Adreßanschluß 1 eingegebenes
Adreß-Signal ADD durch einen durch die gestrichelte Linie umge
benen Regelungsbereich LA gehalten, während das Signal an den
Zeilendecoder 11 als Zeilenadreß-Signale RA und während einer
gewöhnlichen Lese- oder Schreiboperation ausgegeben wird. Wenn
eine Refresh-Operation parallel mit einer Lese- oder Schreibope
ration durchgeführt wird, wird ein in den Adreßanschluß 1 ein
gegebenes Adreß-Signal nicht ausgegeben, sondern ein durch die
Refresh-Adreß-Generatorschaltung 6 erzeugtes Adreß-Signal ADr
wird zum Zeilendecoder 11 als Zeilenadreß-Signale RA und aus
gegeben, als Reaktion auf eine Änderung des Steuersignals ΦT von
hohem Pegel auf niedrigem Pegel. Am Ende der Refresh-Operation
wird das Adreß-Signal Adr der Refresh-Adreß-Generatorschaltung 6
nicht ausgegeben, sondern ein von dem Verriegelungsbereich LA
verriegeltes externes Adreß-Signal wird an den Zeilendecoder 11
als Zeilenadreß-Signale RA und ausgegeben.
Die Fig. 7 und 8 sind Schaltbilder zum spezifischen Verdeut
lichen des Aufbaus der Refresh-Adreß-Generatorschaltung 6 in
Fig. 1, und die Fig. 9 ist ein Signal-Puls-Diagramm der den
Schaltungsbetrieb verdeutlichenden Steuersignale.
Obwohl die Zeichnungen den Schaltungsaufbau für 2-Bit-Daten ADr₀
und ADr₁ sowie die Erzeugung einer Adresse zeigen, ist die Schal
tung in der Praxis so aufgebaut, daß sie Zeilenadreßdaten einer
Anzahl von Bits erzeugt, die zum Definieren einer Adresse eines
DRAM nötig ist.
In den Zeichnungen werden um eine vorbestimmte Zeitperiode ver
zögerte Steuersignale Φc und als Reaktion auf die Eingabe des
Signals erzeugt. Als Reaktion auf die Erzeugung der Steuer
signale werden die Adreß-Signale ADR₀ und ADr₁ erzeugt und an die
Zeilenadreß-Puffer/Verriegelungsschaltung 7 ausgegeben.
Die Fig. 10 ist ein Schaltbild mit einem spezifischen Aufbau
einer Verriegelungsschaltung zum Ersetzen der Leseverstärker Sbl-
Sbq aus Fig. 1, entsprechend einer weiteren Ausführungsform.
Wie in der Figur gezeigt, ist der grundsätzliche Aufbau
identisch mit dem in Fig. 4 gezeigte Leseverstärker Sbm, mit
dem Unterschied, daß ein Spannungsversorgungspotential Vcc und
ein Erdpotential die Leseverstärker-Treibersignale Φsb und
aus Fig. 4 ersetzen. Im Unterschied zur vorhergehenden Ausfüh
rungsform, bei der kein Treibersignal in diesem Fall angelegt
wird, kann eine Bitleitung nicht als Reaktion auf eine Potenti
aldifferenz betrieben werden, die zwischen den Bitleitungen Bm
und erscheint, und die Potentialdifferenz wird einfach auf
rechterhalten. Es ist daher notwendig, eine Bitleitung als Reak
tion auf eine Potentialdifferenz zu treiben, indem die Lesevers
tärker Sal-Saq aus Fig. 1 benutzt werden.
Die Fig. 11 ist ein Signal-Puls-Diagramm verschiedener Steuer
signale zum Verdeutlichen einer Refresh-Operation, die parallel
mit einer Leseoperation im Seitenmodus durchgeführt wird, und
die Fig. 12 zeigt ein Signal-Puls-Diagramm mit verschiedenen
Steuersignalen zum Verdeutlichen einer Refresh-Operation, die
entsprechend parallel zu einer Schreiboperation im Seitenmodus
durchgeführt wird.
Der Betrieb der vorliegenden Ausführungsform wird nachfolgend
unter Bezug hauptsächlich auf die von der vorhergehenden Ausfüh
rungsform unterschiedlichen Merkmale beschrieben.
Daten einer Speicherzelle, die als Reaktion auf einen Anstieg
der Wortleitung WLi zwischen den Zeitpunkten t1 und t2 gelesen
werden, werden auf Verriegelungsschaltungen Lbl-Lbq als Reaktion
auf einen Anstieg des Steuersignals ΦT übertragen. Zur selben
Zeit ändern sich die Leseverstärker-Treibersignale Φsa und
zum Treiben der Leseverstärker Sal-Saq ebenfalls, zum Treiben
der Leseverstärker. Dann wird das Steuersignal ΦT von hohem Pegel
auf niedrigen Pegel geändert, um den Verriegelungsschal
tungsbereich von einer Bitleitung abzutrennen. Die Wortleitung
wird dann auf einen Hochpegelzustand verbracht, um die Lesevers
tärker-Treibersignale Φsa und zu ändern, wodurch sequentiell
vorbestimmte Wortleitungen für das Refresh ausgewählt werden,
diese Operation entspricht derjenigen der vorhergehenden Ausfüh
rungsform. Die Leseverstärker-Treibersignale Φsa und werden
ebenfalls während einer Operation zum Zurückheben der von der
Verriegelungsschaltung gehaltenen Daten an eine vorbestimmte
Speicherzelle geändert (nach dem Zeitpunkt t6), nach dem Beenden
der Refresh-Operation. Genauer gesagt, das Schreiben von Daten
in eine Speicherzelle wird durchgeführt, nachdem die Bitleitun
gen auf der Basis der von jeder Verriegelungsschaltung gehalte
nen Daten getrieben werden, durch die Leseverstärker Sal-Saq.
Der Grund hierfür liegt darin, daß das Treiben der Leseverstärk
er zu bevorzugen ist, um zuverlässig die in den Verriegelungs
schaltungen gehaltenen Daten in die gewünschte Speicherzelle mit
hoher Geschwindigkeit einzuschreiben, da die Verriegelungsschal
tungen lediglich die zwischen den Bitleitungen gehaltenen Poten
tialdifferenzen halten.
Wie oben beschrieben ist es möglich, eine Refresh-Operation par
allel mit einer Lese- oder Schreiboperation im Seitenmodus
durchzuführen, indem Verriegelungsschaltungen für das betreffen
de Bitleitungspaar vorgesehen werden.
Während die oben beschriebenen Ausführungsformen an eine Lese
operation und eine Schreiboperation im Seitenmodus angepaßt
sind, kann eine Refresh-Operation ebenfalls parallel mit den
gewöhnlichen Lese- und Schreiboperationen durchgeführt werden.
Wie oben beschrieben, erlaubt die vorliegende Erfindung das Re
freshen einer Speicherzelle, wobei die Haltevorrichtung eine
Potentialdifferenz zwischen den Bitleitungen jedes Bitleitungs
paares aufrecht erhält, wodurch das Ausgeben von Informations
ladungen der Speicherzellen ohne Unterbrechung eine Leseopera
tion oder dergleichen für eine Refresh-Operation gestattet wird,
was zu einer Verbesserung der Handhabbarkeit der Vorrichtung
führt.
Claims (9)
1. Halbleiterspeichervorrichtung mit
- a) Speicherzellen (Mil-Mkg) in einer Matrix aus Zeilen und Spalten,
- b) Bitleitungspaaren (Bl, -Bq, ), die jeweils entsprechend jeder der Spalten vorgesehen sind und mit den Speicherzellen der entsprechenden Spalte verbunden sind,
- c) Leseverstärkern (Sal-Saq), die jeweils entsprechend jedem der Bitleitungspaare vorgesehen sind, zum Verstärken einer Poten tialdifferenz, die zwischen den Bitleitungen jedes der Bit leitungspaare erscheint, wenn eine Speicherzelle einer Zeile ausgelesen wird,
- d) Verriegelungs- und Haltevorrichtungen (Sbl-Sbq), die jeweils entsprechend jedem der Bitleitungspaare vorgesehen sind, zum Halten der verstärkten Potentialdifferenz zwischen jeder der Bitleitungen des Bitleitungspaares,
- e) Unterbrechungsvorrichtungen (Ql₁, Ql₂-Qq₁, Qq₂) zum gesteuerten Abtrennen der Verriegelungs- und Haltevorrichtungen von den Bitleitungspaaren, wobei die Leseverstärker (Sal-Saq) so ausgebildet sind, daß sie ein Wiederauffrischen von Spei cherzellen einer Mehrzahl von Zeilen durchführen können, wäh rend die Unterbrechungsvorrichtungen (Ql₁, Ql₂-Qq₁, Qq₂) die Verriegelungs- und Haltevorrichtung (Sbl-Sbq) von den Bitlei tungspaaren abtrennt, und
- f) eine Ausgabevorrichtung (5) vorgesehen ist zum Ausgeben von Daten entsprechend der Potentialdifferenz, die von einer einem ausgewählten Bitleitungspaar entsprechenden Verriegelungs- und Haltevorrichtung (Sbl-Sbq) gehalten wird.
2. Halbleiterspeichervorrichtung nach Anspruch 1,
dadurch gekennzeichnet, daß die Verriegelungs- und Haltevorrich
tung (Sbl-Sbq) eine Funktion zum Verstärken einer Potentialdifferenz auf
weist.
3. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2,
dadurch gekennzeichnet, daß die Verriegelungs- und Haltevorrich
tung (Sbl-Sbq) eine Verriegelungsschaltung aufweist.
4. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis
3,
dadurch gekennzeichnet, daß die Unterbrechungsvorrichtung (Ql₁, Ql₂-Ql₁, Ql₂) einen
Transistor aufweist, der zwischen jeder der Verriegelungs- und
Haltevorrichtungen (Sbl-Sbq) und den jedes der Bitleitungspaare bildenden
Bitleitungen vorgesehen ist, wobei der Transistor als Reaktion
auf ein vorbestimmtes Signal ausgeschaltet wird.
5. Halbleiterspeichervorrichtung nach Anspruch 4,
gekennzeichnet durch eine Refresh-Adreß-Generatorvorrichtung (6),
die auf das vorbestimmte Signal zum Erzeugen von Refresh-Adressen
reagiert, wobei die Leseverstärker Speicherzellen einer Mehrzahl
von Zeilen nach Maßgabe der erzeugten Refresh-Adressen wieder
auffrischen.
6. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis
5,
gekennzeichnet durch eine Spaltenauswahlvorrichtung (12) zum
Auswählen einer der Spalten der Speicherzellen, wobei die Aus
gabevorrichtung (5) eine Potentialdifferenz ausgibt, die von der
entsprechenden Verriegelungs- und Haltevorrichtung (Sbl-Sbg) gehalten wird,
als Reaktion auf das Auswahlsignal der Spaltenauswahlvorrichtung.
7. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis
6,
gekennzeichnet durch eine Schreibbefehlsvorrichtung WLi, WLj,
WLk) zum Befehlen einer Schreiboperation,
wobei die Unterbrechungsvorrichtung (Ql₁, Ql₂-Qq₁, Qq₂) auf das
Befehlssignal der Schreibbefehlsvorrichtung reagiert, zum Wieder
verbinden der Verriegelungs- und Haltevorrichtung (Sbl-Sbq) und oder Bit
leitungspaare und
eine Schreibvorrichtung zum Schreiben der Information auf der
Basis der von der Verriegelungs- und Haltevorrichtung gehaltenen
Potentialdifferenz in eine entsprechende Speicherzelle.
8. Halbleiterspeichervorrichtung nach Anspruch 7,
dadurch gekennzeichnet, daß die Schreibvorrichtung die von der
Verriegelungs- und Haltevorrichtung gehaltene Potentialdifferenz
verstärkt, indem sie die Leseverstärker (Sal-Saq) benutzt.
9. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis
8, gekennzeichnet durch
eine Vorbelegungsvorrichtung (ΦE, Vb), die mit einem Endbereich
des Bitleitungspaares verbunden ist, zum Vorbelegen des Poten
tials auf dem Bitleitungspaar auf ein vorbestimmtes Potential,
und
eine Eingabe/Ausgabe-Leitung (IO, ), die mit dem anderen End
bereich des Bitleitungspaares verbunden ist, zum externen Ausge
ben der vom Leseverstärker verstärkten Potentialdifferenz oder
zum Übertragen eines extern angelegten Potentials auf jede der
Bitleitungen des Bitleitungspaares.
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OP8 | Request for examination as to paragraph 44 patent law | ||
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