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Die Erfindung betrifft eine dynamische Speicherschaltung,
und insbesondere eine dynamische
Halbleiterspeicherschaltung mit Flip-Flop-Leseverstärkern.
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Dynamische Speicher werden weitgehend in verschiedenen
Anwendungsgebieten als Speicher mit großer Kapazität
verwendet. Ein dynamischer Speicher umfaßt im wesentlichen eine
große Anzahl von Speicherzellen in Matrixform aus Zeilen
und Spalten, Wortleitungen in Zeilen und Zahlenleitungen in
Spalten. Beim Lese- und/oder Auffrischbetrieb verursachen
die Speicherzellen, die mit der ausgewählten Wortleitung
verbunden sind, geringe Potentialänderungen in den
Zahlenleitungen. Derartige kleine Potentialänderungen der
Zahlenleitungen oder in Zahlenleitungspaaren werden durch
Leseverstärker verstärkt, und die verstärkten Signale werden
erneut in die Speicherzellen, die mit der ausgewählten
Wortleitung verbunden sind, eingeschrieben. Beim
Schreibbetrieb wird ein Schreibdatensignal über die ausgewählte
Zahlenleitung oder das Zahlenleitungspaar der ausgewählten
Speicherzelle zugeführt, wobei der Leseverstärker, der mit
der ausgewählten Zahlenleitung oder dem Zahlenleitungspaar
verbunden ist, freigegeben wird. Der Leseverstärker umfaßt
im wesentlichen einen Flip-Flop-Differenzverstärker, und
die Zahlenleitung des Zahlenleitungspaares mit niedrigem
Potential wird über den Leseverstärker zu einer
Leseverstärker-Aktivierungs-Signalleitung entladen in
Abhängigkeit von der Änderung von einem hohen Pegel, der
einem Vorladepegel der Zahlenleitung entspricht, zu einem
niedrigen Pegel auf dieser Leitung. Auf diese Weise nimmt
die Zahlenleitung des niedrigen Potentials einen
Minimalpegel wie das Massepotential an, wodurch eine Verstärkung
oder eine Auffrischung des ausgelesenen Signals der
ausgewählten Speicherzelle erfolgt.
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In neuerer Zeit wurde ein Speicher vorgeschlagen, in dem
die Spalten in eine Anzahl von Spaltenblocks mit
gemeinsamen Zeilen klassifiziert sind, wobei jeder Spaltenblock mit
einer Lese-Schreib-Schaltung versehen ist. In einem
derartigen Speicher werden das Schreiben von Daten in einen
Spaltenblock und das Auffrischen der Inhalte der
Speicherzellen anderer Spaltenblocks gleichzeitig durchgeführt. Bei
diesem Betrieb wird ein relativ großes Signal dem
Spaltenblock zugeführt, der einen Schreibbetrieb durchführt, und
aufgrund dessen wird der Zustand des Leseverstärkers oder
der -Verstärker im obigen Spaltenblock schnell bestimmt.
Demgegenüber werden kleine Signale auf den Zahlenleitungen
von den Speicherzellen in anderen Spaltenblocks erzeugt,
die den Auffrischbetrieb durchführen. Aufgrunddessen müssen
die Leseverstärker der obengenannten anderen Spaltenblocks
das niedrigere Potential der Zahlenleitungen allmählich zur
Leseverstärker-Aktivierungssignalleitung entladen.
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Die schnell eingestellten Zustände der Leseverstärker in
dem Spaltenblock, der den Schreibbetrieb durchführt,
beeinflußt jedoch die Leseverstärker-Aktivierungssignalleitung
nachteilig und ändert das Potential auf dieser Leitung auf
den niedrigen Pegel in einer unerwartet kurzen Zeitspanne.
Aufgrunddessen versäumen es die Leseverstärker der
obengenannten anderen Spaltenblocks, die geringen Auslesesignale
auf der Zahlenleitung genau zu verstärken, was zu einem
unbefriedigenden oder fehlerhaften Auffrischbetrieb führt.
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Eine dynamische Speicherschaltung mit allen Merkmalen des
Oberbegriffs des Anspruchs 1 ist aus der EP-A-0087754
bekannt. Ebenfalls bei dieser Vorrichtung kann die
gleichzeitige
Durchführung eines Schreibbetriebs durch einen
Leseverstärker und eines Auffrischbetriebs durch einen anderen
Leseverstärker zu einem unbefriedigenden oder fehlerhaften
Auffrischbetrieb führen.
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Es ist somit eine Aufgabe der Erfindung, eine verbesserte
dynamische Speicherschaltung zu schaffen, bei der sowohl
der Auffrischbetrieb als auch der Schreibbetrieb
gleichzeitig stabil durchgeführt werden können, ohne einen Fehler
beim Auffrischbetrieb.
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Diese Aufgabe wird durch eine dynamische Speicherschaltung
gelöst, die in Anspruch 1 definiert ist; die abhängigen
Ansprüche betreffen weitere Entwicklungen der Erfindung.
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Erfindungsgemäß ist jede Leseverstärkergruppe, die jeder
Speicherzellengruppe zugeordnet ist, mit ihrer eigenen
Leseverstärker-Aktivierungseinrichtung versehen. Eine Anzahl
von Leseverstärker-Aktivierungs-Einrichtungen sind separat
und unabhängig voneinander vorgesehen. Aufgrunddessen ist
die eine, die der dem Schreibbetrieb ausgesetzten
Speicherzellengruppe zugeordnet ist, von den anderen
Leseverstärker-Aktivierungseinrichtungen isoliert, die der
Speicherzellengruppe oder -gruppen, die den Auffrischbetrieb
durchführen, zugeordnet sind. Die Leseverstärker der
Leseverstärkergruppe im Schreibzustand und die Leseverstärker der
Leseverstärkergruppen im Auffrischzustand können getrennt
voneinander betrieben werden, ohne daß sie sich gegenseitig
beeinflussen.
Kurzbeschreibung der Zeichnungen
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Fig. 1 ist ein schematisches Blockdiagramm einer bekannten
Speicherschaltung;
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Fig. 2 ist ein schematisches Blockdiagramm einer
Speicherschaltung gemäß einer Ausführungsform der Erfindung;
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Fig. 3 ist ein schematisches Schaltungsdiagramm eines
Leseverstärkers;
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Fig. 4 ist ein schematisches Blockdiagramm eines
Spaltendekoders; und
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Fig. 5 ist ein Zeitflußdiagramm zur Erläuterung des
Betriebs des Speichers gemäß Fig. 2.
Detaillierte Beschreibung der Erfindung
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Bezugnehmend auf Fig. 1 wird eine bekannte dynamische
Speicherschaltung beschrieben.
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Eine Anzahl dynamischer Speicherzellen (MC) ist an den
Schnittpunkten von Wortleitungen (WL&sub1;-WLn) in Zeilen und
Zahlenleitungen in Spalten angeordnet und bilden eine
Speichermatrix. Ein Zeilendekoder 1 erhält Zeilenadressignale
R.A und wählt eine der Wortleitungen aus. Nachdem eine der
Wortleitungen, z.B. WL&sub1;, ausgewählt ist, verursachen die
Speicherzellen, die mit der ausgewählten Wortleitung WL&sub1;
verbunden sind, eine geringe Potentialänderung der
Zahlenleitungen entsprechend den gespeicherten Inhalten der
ausgewählten Speicherzellen. Anschließend wird ein
Steuersignal φ&sub1; auf einen hohen Pegel gebracht und schaltet einen
Transistor QS leitend. Im Ergebnis wird ein Leseverstärker-
Aktiviertungssignalleitung allmählich zum Massepotential
entladen, und die Leseverstärker 6-1 bis 6-m entladen
selektiv Ladungen auf den Digitalleitungen, um die Potentiale
der Digitalleitungen zu verstärken. Die verstärkten
Potentiale auf den Digitalleitungen werden gleichzeitig in die
ausgewählten Speicherzellen rückgeschrieben, so daß die
Auffrischung der ausgewählten Speicherzellen erreicht wird.
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Desweiteren schaltet ein Spaltendekoder 2 selektiv einen
von Spaltenauswahltransistoren QY&sub1;-QYm in einer
Spaltenauswahlschaltung 3 leitend entsprechend dem Inhalt eines
Spaltenadressignals, so daß das Signal auf der ausgewählten
Zahlenleitung an eine Datenbusleitung DB über den leitenden
Übertragungstransistor übertragen wird und ferner an einen
Datenanschluß DT über einer Eingangs-Ausgangs-Schaltung 5
ausgegeben wird.
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Bezugnehmend auf die Figuren 2 bis 4 wird eine dynamische
Speicherschaltung gemäß einer Ausführungsform der Erfindung
im Folgenden erläutert:
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Der Hauptschaltungsaufbau der Ausführungsform ist in Fig. 2
dargestellt. Wie Fig. 2 zeigt, sind eine Anzahl von
dynamischen Speicherzellen MC in zwei Speicherfeldern 11 und 12
angeordnet. Die Felder 11 und 12 teilen diesselben
Wortleitungen WL&sub1;-WLn in den Zeilen. Andererseits sind K Paare von
Digitalleitungen DLA, und K Paare von Digitalleitungen
DLB und in den Feldern 11 bzw. 12 separat vorgesehen.
Der Zeilendekoder 1 wählt eine der Wortleitungen
entsprechend den Zeilenadressignalen R.A in Abhängigkeit von einem
Zeitsteuersignal φ&sub1;. Eine Spaltenauswahlschaltung 3A umfaßt
K Paare von Übertragungstor-Transistoren QYA, , die
zwischen die K Paare der Digitalleitungen DLA, und ein
Paar von Busleitungen DBA, geschaltet sind. Eine
Spaltenauswahlschaltung 3B umfaßt K Paare von Übertragungstor-
Transistoren QYB, , die zwischen die K Paare der
Digitalleitungen DLB, und ein Paar Busleitungen DBB, DBB
geschaltet sind. Ein Spaltendekoder 2A speist oder
aktiviert einen der Ausgänge YA1, YAK in Abhängigkeit von den
Inhalten der Zeilenadress-Signale C.A und in Abhängigkeit
von einem Zeitsteuersignal φ&sub3;, wobei das Paar Busleitungen
, DBA mit einem Paar Digitalleitungen DLA, über die
leitenden Paare der Transistoren QYA, verbunden sind,
wenn ein Flash-Schreibsteuersignal auf hohem Pegel ist.
Ein Spaltendekoder 2B wählt ebenfalls ein Paar
Übertragungstor-Transistoren QYB, zur elektrischen Verbindung
des Paares der Busleitungen DBB, mit ausgewählten Paar
von Zahlenleitungen DLB, in Übereinstimmung mit den
Inhalten der Spaltenadress-Signale C.A und in Abhängigkeit
von φ&sub3; aus, wenn ein Flash-Schreibsteuersignal auf
hohem Pegel ist. Wenn die Flash-Schreibsteuersignale und
auf niedrigem Pegel sind, aktivieren die Spaltendekoder
2A und 2B alle Ausgänge YA1-YAK und alle Ausgänge YB1-YBK
gleichzeitig, unabhängig von den Spaltenadress-Signalen, so
daß das Paar der Busleitungen DBA, und das Paar der
Busleitungen DBB, elektrisch mit allen K Paaren der
Zahlenleitungen DLA, bzw. allen K Paaren der
Digitalleitungen DLB, verbunden sind.
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Ein Lesepuffer 20a, ein Schreibregister 22a und ein
Schreibtreiber 21 führen für das Feld 11 einen Lesebetrieb
und einen Schreibbetrieb durch. Insbesondere erzeugt der
Lesepuffer 20A ein Ausgangssignal am
Eingangs-Ausgangs-Anschluß DTA in Abhängigkeit von den Zuständen der
Busleitungen DBA, und in Abhängigkeit von einem Lesesteuersignal
φR. Das Schreibregister 22A hält das Signal bei DTA als ein
Schreibdatensignal in Abhängigkeit von einem
Schreibsteuersignal φW und bestimmt die Eingangspegel des
Schreibtreibers 21A. In ähnlicher Weise führen ein Lesepuffer 20B, ein
Schreibregister 22B und ein Schreibtreiber 21B einen
Lesevorgang und einen Schreibvorgang bezüglich des Feldes 12
durch. Farbregister 23A und 23B weisen Eingänge auf, die
mit den Anschlüssen DTA und DTB verbunden sind, und
Ausgänge, die mit den Eingängen der Schreibtreiber 21A und 21B
verbunden sind und die Pegel von DTA und DTB in
Abhängigkeit von einem Steuersignal φA halten.
Flash-Schreibsteuerregister 24A und 24B weisen Eingänge auf, die mit DTA und
DTB verbunden sind und die Pegel von DTA und DTB in
Abhängigkeit von einem Steuersignal φB halten.
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Inverter 25A und 25B empfangen die Ausgangssignale der
Steuerregister 24A und 24B und erzeugen die Steuersignale
und in Abhängigkeit von einem
Flash-Schreibzeitsteuerungssignal φFW.
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Ein Leseverstärker-Aktivierungstor oder -transistor QS&sub1; ist
zwischen eine Leseverstärker-Aktivierungsleitung , die
mit den Leseverstärkern 6A für das Feld verbunden ist, und
Massepotential geschaltet und aktiviert operativ das
Potential auf der Leitung zu Masse in Abhängigkeit von einem
Steuersignal φ&sub2;, das seinem Gate zugeführt wird, so daß der
Leseverstärker 6A freigegeben wird. Ein Transistor QS&sub2; ist
zwischen eine Leseverstärker-Aktivierungsleitung , die
mit den Leseverstärkern 6B für das Feld 12 verbunden ist,
geschaltet und entlädt operativ die Leitung in
Abhängigkeit von φ&sub3;, so daß die Leseverstärker 6B freigegeben
werden. Insbesondere dienen die Transistoren QS&sub1; und QS&sub2;
und die Aktivierungsleitungen und SE2 als unabhängige
Leseverstärker-Aktivierungseinrichtungen für die Felder 11
bzw. 12.
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Ein Zeitsteuer-Signalgenerator 40 umfaßt einen Inverter 30
und Verzögerungsstufen 31 bis 34 und erzeugt ein
Vorladesignal φP und Zeitsteuersignale φ&sub1;, φ&sub2; und φ&sub3; in Abhängigkeit
von einem Chipfreigabesignal in bekannter Weise.
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Ein Beispiel für die Leseverstärker 6A und 6B ist in Fig. 3
dargestellt. In Fig. 3 haben die Transistoren Q&sub1; und Q&sub2;
Gates und Drains, die an einem Knotenpaar N&sub1; und N&sub2;
kreuzgekoppelt sind, und Sources, die gemeinsam mit der
aktivierten Leitung oder SE2 verbunden sind, und bilden eine
Flip-Flop und ein Paar Vorladetransistoren Q&sub3; und Q&sub3;, die
durch φP gesteuert werden. Die Knoten N&sub1; und N&sub2; sind mit
einem Paar Zahlenleitungen DL und DL verbunden.
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Ein Beispiel für die Spaltendekoder 2A und 2B ist in Fig. 4
dargestellt. Erste NAND-Tore 50-1 bis 50-K erhalten
Spaltenadress-Signale A&sub0; ( )-AN( ) in ihren vorbestimmten
Kombinationen, und ein erstes NAND-Tor, dessen Eingänge
alle auf dem Pegel "1" sind, erzeugt einen Ausgang mit dem
Pegel "0" (niedrig), während andere erste NAND-Tore
Ausgangssignale 1 (hoch) erzeugen. Zweite NAND-Tore 51-1 bis
51-K erhalten die Ausgangssignale der ersten NAND-Tore 50-1
bis 50-K und das Steuersignal ( ) gemeinsam, und ein
zweites NAND-Tor erzeugt das Ausgangssignal mit dem Pegel
"1", und andere zweite NAND-Tore erzeugen das
Ausgangssignal mit "0", wenn ( ) auf hohem Pegel ist.
Sourcefolgertransistoren Q&sub1;&sub0;&submin;&sub1; bis Q10-k erhalten die
Ausgangssignale der zweiten NAND-Tore 51-1 bis 51-k an ihren Gates
und übertragen selektiv das Signal φ&sub3; an die Ausgänge
YA&sub1;(YB&sub1;) bis YAK(YBK). Wenn ( ) auf dem (niedrigen)
Pegel "0" ist, erzeugen alle Ausgänge der zweiten NAND-Tore
die Ausgangssignale mit dem Pegel "1", so daß alle Ausgänge
YA1 bis YAK über Q&sub1;&sub0;&submin;&sub1; bis Q10-K in Abhängigkeit von
aktiviert sind.
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Mit Bezug auf Fig. 5 wird der Betrieb der Ausführunsform
erläutert.
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Zunächst wird ein normaler Lesevorgang in einem Zeitrahmen
t&sub1;-t&sub7; erläutert.
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Zum Zeitpunkt t&sub1; ändert sich vom hohen, inaktiven Pegel
auf den niedrigen, aktiven Pegel, und die Speicherschaltung
tritt in eine aktive Zeitspanne ein. In Abhängigkeit davon
fällt das Vorladesignal φP im Pegel zum Zeitpunkt t&sub2;, und
anschließend steigt das Zeitsteuersignal φ&sub1; im Potential,
so daß eine der Wortleitungen WL ausgewählt wird und
geringe Signale aus den Speicherzellen MC, die mit der
ausgewählten Wortleitung verbunden sind, auf den entsprechenden
Paaren der Zahlenleitungen in den Feldern 11 und 12
erscheinen. Anschließend, zum Zeitpunkt t&sub4; steigt das
Zeitsteuersignal φ&sub2; im Potential, und die Transistoren QS&sub1; und
QS&sub2; werden leitend. Im Ergebnis beginnen die Potentiale auf
den Aktivierungsleitungen und , die in Abhängigkeit
von φP auf ein vorgegebenes Vorladepotential vorgeladen
wurden, allmählich bis zu t&sub4; zu fallen, so daß die
Leseverstärker 6A und 6B freigegeben werden und die
Potentialdifferenz auf den entsprechenden Zahlenleitungspaaren
verstärken. Anschließend, zum Zeitpunkt t&sub5;, steigt das Signal
im Potential, und die Ausgabezustände der Spaltendekoder
2A und 2B werden bestimmt. Auf diese Weise werden das
Signal auf dem ausgewählten Zahlenleitungspaar im Feld 11 und
das Signal auf dem ausgewählten Zahlenleitungspaar im Feld
12 dem Paar Busleitungen DBA, bzw. DBB, übertragen.
Zum Zeitpunkt t&sub6; steigt das Signal φR im Potential, und die
Puffer 20A und 20B werden freigegeben, so daß die Signale
auf den Busleitungspaaren DBA, bzw. DBB, DBB an DTA und
DTB ausgegeben werden.
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Zum Zeitpunkt t&sub7; steigt dann das Signal CE auf den hohen
Pegel, um die Aktivzeitspanne zu beenden, und das
Vorladesignal φP steigt.
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Als nächstes wird ein Flash-Schreibmodusbetrieb, bei dem
ein Flash-Schreiben im Feld 11 durchgeführt wird,
erläutert, so daß dasselbe Datum in die K Speicherzellen, die
mit der ausgewählten Wortleitung verbunden sind,
eingeschrieben wird und ein Auffrischvorgang am Feld 12
durchgeführte wird. Der oben genannte Betriebsmodus wird wie folgt
durchgeführt. Zunächst wird das Datum, das in das Feld 11
einzuschreiben ist, im Farbregister 23A über DTA in
Abhängigkeit von φA eingeschrieben, und ein
Flash-Schreibbestimmungssignal zur Bestimmung, ob das Flash-Schreiben
durchgeführt wird oder nicht, wird im Steuerregister 24A über DTA
in Abhängigkeit von φB gespeichert. Wenn der hohe Pegel
("1") im Register 24A gespeichert ist, wird der niedrige
Pegel für vom Inverter 25A in Abhängigkeit von φFW
erzeugt, so daß alle Ausgänge YA1-YAK des Spaltendekoders 2A
ausgewählt werden, und der Inhalt des Registers 23A wird an
alle ausgewählte Speicherzellen über den Treiber 21A, die
Übertragungstor-Transistoren QYA, QYA und das
Bitleitungspaar DLA, übertragen.
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Es folgt die detaillierte Beschreibung.
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Wenn zum Zeitpunkt t&sub8; auf niedrigen Pegel kommt, steigen
φFW und φA im Potential, so daß ein Setzzyklus der
Farbregister 23A und 23B im Flash-Schreibzyklus initiiert wird.
In diesem Fall sind DTA auf hohem Pegel und DTB ist auf
niedrigem Pegel, und somit werden "1" bzw. "0" in den
Farbregistern 23A und 23B gespeichert. Währenddessen fällt
zum Zeitpunkt t9 und φ&sub1; steigt bei t10 und anschließend
steigt φ&sub2; . Auf diese Weise wird eine der Wortleitungen in
den Feldern 11 und 12 ausgewählt, und die Speicherzellen,
die mit der ausgewählten Wortleitung verbunden sind, werden
durch die Leseverstärker 6A und 6B aufgefrischt, die durch
und freigegeben werden, die in Abhängigkeit von
im Potential abfallen. Anschließend wird einmal zum
Zeitpunkt t&sub1;&sub3; zum hohen Pegel zurückgestellt, und der
Speicher ist zurückgesetzt. Dann fällt zum Zeitpunkt t&sub1;&sub4;
erneut, und φFW und φB steigen, um einen
Flash-Schreibausführungszyklus zu beginnen. In diesem Fall sind DTA und DTB
auf "1" bzw. "0", was bedeutet, daß das Feld 11 einem
Flash-Schreibvorgang ausgesetzt wird und das Feld 12 keinem
Flash-Schreibvorgang, sondern einem Auffrischvorgang
unterworfen wird. Die Pegel von DTA und DTB werden in den
Registern 23A bzw. 24B gehalten. Auf diese Weise wird zum
niedrigen Pegel geändert, während FW2 auf dem hohen Pegel
verbleibt. Dementsprechend sind alle Ausgänge des
Spaltendekoders 2A auf dem ausgewählten Pegel ("1"), und das Paar
der Busleitungen DBA, sind elektrisch mit allen Paaren
der Zahlenleitungen DLA, zum Zeitpunkt t&sub1;&sub6; im Feld
verbunden, unabhängig von den Inhalten der
Speicheradressignale C.A.
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Währenddessen aktiviert der Spaltendekoder 2B nur einen
seiner Ausgänge wegen des hohen Pegels von , und kein
Datum aus dem Feld 12 wird zu DTB ausgegeben, da φR und φW
auf dem inaktiven Pegel sind.
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Anschließend, nachdem Abfallen von φP, steigt φ&sub1; zum
Zeitpunkt t&sub1;&sub5;, so daß eine der Wortleitungen WL ausgewählt
wird. Zum Zeitpunkt t&sub1;&sub6; steigt φ&sub3; und alle Ausgänge des
Spaltendekoders 2A werden aktiviert, und die im Register
23A gespeicherten Daten werden alle dem Paar der
Zahlenleitungen DLA, über den Treiber 21A und die
Auswahlschaltung 3A zugeführt. In diesem Fall werden die Transistoren
QS&sub1; und QS&sub2; in Abhängigkeit von φ&sub2; leitend, und die
Aktivierungsleitungen und werden durch die Transistoren
QS&sub1; und QS&sub2; entladen. Es soll festgestellt werden, daß die
Zustände der Leseverstärker 6A schnell durch den Treiber
21A bestimmt werden, und die Aktivierungsleitung wird
bei t&sub1;&sub7; schnell entladen. Währenddessen wird die
Aktivierungsleitung für das Feld 12 allmählich entladen, da
die Potentialdifferenzen in den entsprechenden Paaren der
Zahlenleitungen DLB, im Feld 12 gering sind, und die
Leseverstärker 6B verstärken allmählich die obengenannten
Potentialdifferenzen bei t&sub1;&sub8;, der nach t&sub1;&sub7; liegt.
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Dementsprechend sind die Aktivierungsleitung für das
Feld 11, das den Flash-Schreibbetrieb durchführt, und die
Aktivierungsleitung für das Feld 12, das den
Auffrischbetrieb durchführt, voneinander getrennt und sie
werden durch getrennte Transistoren QS&sub1; und QS&sub2; getrieben.
Aufgrunddessen können die Leseverstärker 6A und 6B für die
verschiedenen Aufgaben unabhängig voneinander arbeiten.