JPH0430388A - 半導体記憶回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ダイナミックＲＡＭ（ランダム・アクセス・
メモリ）等の半導体記憶回路、特にそのセンスアンプ回
路方式に関するものである。

（従来の技術） 従来、この種の半導体記憶回路としては、例えば第２図
のようなものがあった。以下、その構成を図を用いて説
明する。

第２図は、半導体記憶回路の一つである従来のダイナミ
ックＲＡＭにおけるセンスアンプ回路部分の一構成例を
示す回路図である。この回路図では、説明の簡単化を図
るために、ダイナミック型メモリセルが２個設けられた
回路構成例が示されている。

この半導体記憶回路では、１対のビット線対ＢＬ、百丁
と２本のワード線ＷＬＯ，ＷＬＩとが交差配置され、そ
の各交差箇所にはダイナミック型メモリセル１−０，１
−１が接続されている。ビット線対ＢＬ、百丁には、制
御信号ＴＧによりオン、オフ制御されるＮチャネル型Ｍ
ＯＳトランジスタ（以下、ＮＭＯ８という＞２−０．２
−１を介してセンスアンプノード対ＳＡ、ＳＡが接続さ
れている。

センスアンプノードＳＡ、ＳＡ間には、センスアンプ３
が接続されている。このセンスアンプ３は、ＮＭＯ３３
ａ、３ｂとＰチャネル型ＭＯＳトランジスタ（以下、Ｐ
ＭＯ３という）３ｃ、３ｄとで、構成されている。ＮＭ
Ｏ８３ａ、３ｂの各ソースは活性化ノードＳ６に共通接
続され、さらにその各ドレインがセンスアンプノードＳ
Ａ、３Ｘにそれぞれ接続されている。またＰＭＯ８３ｃ
。

３ｄの各ソースが活性化ノードＡＳ６に共通接続され、
さらにその各ドレインがセンスアンプノードＳＡ、ＳＡ
にそれぞれ接続されている。ＮＭＯ３３ａ及びＰＭＯ８
３ｃの各ゲートがセンスアンプノードＳＡに共通接続さ
れ、ＮＭＯ３３ｂ及びＰ　Ｍ　ＯＳ　３　ｄの各ゲート
がセンスアン′ブノードＳＡに共通接続されている。

センスアンプノードＳＡ、ＳＡは、制御信号ＰＲによっ
てオン、オフ制御されるＮＭＯ３４−０゜４−１を介し
て、それぞれビット線電圧源（即ち、プリチャージ電源
〉のビット線設定電圧ＶＢＬに共通接続されている。

第３図は第２図の動作波形図であり、この図を参照しつ
つ第２図の動作を説明する。なお、第３図中の破線部分
は、非選択時のワード線ＷＬＯ電位状態を示している。

第２図のメモリセル１−○にはデータ゛Ｈ”が記憶され
ていると仮定する。以下、このメモリセル１−Ｏのデー
タの読出し動作について説明する。

制御信号ＰＲが“Ｈｌｌの時、センスアンプノードＳＡ
、ＳＡ及びビット線ＢＬ、１３丁が、ビット線設定電圧
ＶＢＬにプリチャージされている。制御信号ＰＲをＬ″
にすると、ＮＭＯ８４−０゜４−１がオフ状態となり、
センスアンプノードＳＡ１丁ム及びビット線ＢＬ、百丁
が、ヒツト線設定電圧ＶＢＬに放置される。

ワード線ＷＬＯが選択され、そのワード線ＷＬＯがＩＩ
　Ｌ　ＩＩからブーストレベルまで引上げられたと仮定
する。この時、ワード線ＷＬＩは非選択状態で“Ｌ゛°
を維持している。メモリセル１−０のデータ“Ｈ”がビ
ット線ＢＬ及びセンスアンプノードＳＡ上に伝えられ、
そのビット線ＢＬとπとの間に、電位差へＶが発生した
とする。一方、ビット線π及びセンスアンプノードＳＡ
は、信号線との寄生結合容量を無視すれば、ビット線設
定電圧ＶＢＬにとどまっている。

センスアンプ動作を開始するため、活性化ノードＳ６／
ＡＳ６を、ビット線設定電圧ＶＢＬよりそれぞれ′”Ｌ
パ／“°Ｈ′′に変化させる。活性化ノードＳ６．ＡＳ
６は図示しない他のセンスアンプとの共通ノートでもあ
るので、ビット線ＢＬ／百πの電荷量がセンスアンプ３
を介して活性化ノードＳ６／ＡＳ６のいずれかへ等１流
れる。活性化ノードＳ６とグランドＧＮＤ間、及び活性
化ノートＡＳ６と電源間とのインピータンスにより、第
３図に示すように、活性化ノードＳ６／ＡＳ６が各々ビ
ット線膜定電圧ＶＢＬ側へ引き戻される。

しかし、その後、時定数で決まる時間で、活性化ノード
Ｓ６／ＡＳ６はＧＮＤ、電源しヘルへと復帰する。

次に、制御信号ＴＧによって制御されるＮ　ｆＶＴ○５
２−０．２−１を深くオン状態にさせ、ビット線対ＢＬ
、Ｂ丁レベルをセンスアンプノード対ＳＡ、ＳＡと一致
できるようにブースト（上昇）する。この動作により、
ビット線ＢＬ／πレベルは再書き込みレベルとなり、読
み出されたメモリセル１−０への再書き込みを完了する
。

（発明が解決しようとする課題〉 しかしながら、上記構成の回路では、次のような課題が
あった。

（１）　例えば、１個のメモリセル１−０を読み出す場
合、ビット線対ＢＬ、π及びセンスアンプノード対ＳＡ
、ＳＡ共に読出し／再書き込み動作を行う。そのため、
実際には書き込む必要のないビット線対ＢＬ、３丁の一
方ＴＵがスウィング（遷移）し、充放電の余分な電流が
流れる。これにより、消費電流が増大するばかりか、セ
ンスアンプの増幅動作が遅くなるという問題がある。

（２）　　ＬＳＩ　（大規模集積口ｎ＞化等により、高
密度実装化が進んでビット線ピッチが狭くなると、ビッ
ト線対内部同志、及び隣り合うビット線との間の結合容
量によって隣接ビット線のスウィングにより、本来の感
知・増幅動作が隣接ビット線の影響を直接受ける。その
なめ、誤動１％等と言った性能低下を招く。

本発明は前記従来技術が持っていた課題として、余分な
充放電電流が流れるという点と、隣接ビット線の感知・
増幅動作の結合容量による影響という点について解決し
た半導体記憶回路を提供するものである。

（課題を解決するための手段〉 前記課題を解決するために、第１の発明は、ビット線対
とワード線とがそれぞれ複数本交差配列されその各交差
箇所にそれぞれ接続されたダイナミック型メモリセルと
、前記ビット線対に接続されたセンスアンプノード対を
有しそのセンスアンプノード対間に接続されたセンスア
ンプとを、備えた半導体記憶回路において、前記ビット
線対と前記センスアンプノード対との間に、それぞれ独
立に制御可能なスイッチ手段を設けたものである。

第２の発明は、ビット線対とワード線とがそれぞれ複数
本交差配列ｉｆされその各交差箇所にそれぞれ接続され
たダイナミック型メモリセルと、前記ビット線対に接続
されたセンスアンプノード対を有しそのセンスアンプノ
ード対間に接続されたセンスアンプと、前記ビット線対
に接続されたビット線電圧源とを、備えた半導体記憶回
路において、前記ビット線対と前記ビット線電圧源との
間に、それぞれ独立に制御可能なスイッチ手段を設けた
ものである。

第３の発明は、第２の発明において、前記ビット線対と
前記センスアンプノード対との間に、それぞれ独立に制
御可能な他のスイッチ手段を設けたものである。

（作用） 第１の発明によれば、以上のように半導体記憶回路を構
成したので、センスアンプノード対とビット線対との間
に設けられた例えば２個のスイッチからなるスイッチ手
段は、そのスイッチ手段を各々独立にオン、オフ制御す
ることにより、選択されたピッド線の電位のみをスウィ
ングさせ、非選択ビット線の電位変化を抑制する。これ
により、センスアンプの増幅動作の高速化、非選択ビッ
ト線側の充放電電流の減少化、及び隣接ビット線電位の
影響の減少化が図れる。

第２の発明では、ビット線対とビット線電圧源との間に
設けられた例えば２個のスイッチからなるスイッチ手段
は、そのスイッチ手段を各々独立にオン、オフ制御する
ことにより、第１の発明と同様に、選択されたビット線
電位のみをスウィングさせ、非選択ビット線の電位変化
を抑制する。

第３の発明では、センスアンプノード対とビット線対と
の間に設けられたスイッチ手段と、ビット線対とビット
線電圧源との間に設けられた他のスイッチ手段は、その
各スイッチ手段中の各々を独立にオン、オフ制御するこ
とにより、選択されたビット線の電位のみをスウィング
させ、非選択ビット線電位をビット線電圧源の電位に固
定あるいは放置する。これにより、第１及び第２の発明
に比べて、センスアンプ増幅動作をより高速化させると
共に、非選択ビット線側における充放電電流をより減少
化させ、さらに隣接ビット線電位の影響のより減少化が
図れる。

従って、前記課題を解決できるのである。

（実施例〉 第１図は、本発明の実施例を示す半導体記憶回路の一つ
であるダイナミックＲＡＭにおけるセンスアンプ回路部
分の回路図である。この回路図では、説明の簡単化を図
るなめに、２個のメモリセルを有する回路構成例が示さ
れている。

この半導体記憶回路では、１対のビット線対日Ｌ、丁子
と２本のワード線ＷＬＯ，ＷＬＩとが交差配置され、そ
の各交差箇所には、ＭＯＳトランジスタからなるダイナ
ミック型メモリセル１１−０．１１−１が接続されてい
る。ビット線ＢＬには、ゲー［〜に接続された制御信号
ＴＧＯによりオン、オフ動作するスイッチ手段であるＮ
１ＶＩＯ３１２−０の、ドレイン・ソースを介してセン
スアン・プノードＳＡが接続されている。同様に、ビッ
ト線丁子には、ゲートに接続された制御信号ＴＧＩによ
りオン。オフ動作するスイッチ手段である８ＭＯ３１２
−１の、ドレイン・ソースを介してセンスアンプノード
ＳＡが接続されている。

センスアンプノードＳＡ、ＳＡ間には、活性化ノードＳ
６．ＡＳ６により活性化されビット線対間電位差を怒知
・増幅するセンスアンプ１３が接続されている。このセ
ンスアンプ１３は、ＮＭ○５１３ａ、１３ｂ及びＰＭＯ
５１３ｃ、１３ｄを有している。ＮＭＯ８１３ａ、１３
ｂの各ソースは活性化ノードＳ６に共通接続され、その
各トレインがセンスアンプノードＳＡ、’ＳＡにそれぞ
れ接続されている。ＰＭＯ８１３ｃ、１３ｄはその各ソ
ースが活性化ノードＡＳ６に共通接続され、その各ドレ
インがセンスアンプノードＳＡ、ＳＡにそれぞれ接続さ
れている。ＮＭＯ５１３ａ及びＰＭＯ３１３ｃの各ゲー
トはセンスアンプノード百頁に共通接続され、さらにＮ
ＭＯ８１３ｂ及びＰＭＯ８１３ｄの各ゲートがセンスア
ンプノードＳＡに共通接続されている。

また、ビット線対ＢＬ、ＢＬには、ビット線プリチャー
ジ手段であるスイッチ手段、例えばＮＭＯ８１４−０，
１４−１を介して、ビット線電圧源（即ち、プリチャー
ジ電源）のビット線設定電圧ＶＢＬが接続されている。

スイッチ手段を構成するＮＭＯ３１４−０，１４−１の
内、ＮＭＯ８１４−０は、そのゲートが制御信号ＰＲＯ
に、ソースがビット線ＢＬに、ドレインがビット線設定
電圧ＶＢＬに、それぞれ接続されている。ＮＭＯ３１４
−１は、そのゲートが制御信号ＰＲＩに、ソースがビッ
ト線πに、トレインがビット線設定電圧ＶＢＬに、それ
ぞれ接続されている。

第４図は第１図の動作波形図であり、この図を参照しつ
つ第１図の動作を説明する。なお、第４図中の破線で示
された部分は、非選択時のワード線ＷＬＯの電位状態を
示している。

例えば、メモリセル１１−０にはデータ“Ｈ”か記憶さ
れていると仮定する。以下、このメモリセル１１−０の
読出し動作について説明する。

第４図の時刻ｔａ以前において、制御信号ＰＲＯ，ＰＲ
Ｉが１１　ＨＩＩの時、ＮＭＯ３１４−０，１４−１が
オン状態となるため、セン′スアンプノードＳＡ、３天
及びビット線ＢＬ、百Ｔ°がビット線設定電圧ＶＢＬに
プリチャージされている。

時刻ｔａで、制御信号ＰＲＯ，ＰＲＩを共に“′Ｈパか
ら′Ｌ°°にすると、ＮＭＯ３１４−０１４−１がオフ
状態となり、ビット線ＢＬ、３丁及びセンスアンプノー
ドＳＡ、ＳＡがビット線設定電圧ＶＢＬに放置される。

時刻ｔｂで、ワード線ＷＬＯが選択されて“Ｌパからブ
ーストレベルに引上げられたと仮定する。

この時、ワード線ＷＬＩは非選択で１１　Ｌ　ＩＩを維
持している。ワード線ＷＬＯの引上げにより、メモリセ
ル１１−０が選択され、ビット線ＢＬ及びセンスアンプ
ノードＳＡ上に、そのメモリセル１１−○のデータ“Ｈ
”が伝えられ、メモリセル内電荷量とビット線電荷量の
和て決定されるビット線対ＢＬ、／百π間に、電位差Δ
Ｖが発生したとする。

一方のビット線ＢＬ°及びセンスアンプノード「ムは、
信号線との寄生容量を無視すれば、ビット線設定電圧Ｖ
ＢＬにとどまっている。

時刻ｔｃで制御信号ＴＧ○、ＴＧｌを１１８　！＋から
“Ｌ”に引き下げる。すると、８ＭＯ３１２−０，１２
−１がオフ状態となり、センスアンプノードＳＡとビッ
ト線ＢＬ、及びセンスアンプノード子方とビット線πが
、それぞれ切り離される。

次に、センスアンプ動作を開始するため、時刻ｔｄで、
活性化ノードＳ６／ＡＳ６をビット線膜定電圧ＶＢＬレ
ベルより、各々“Ｌ′″／“Ｈ″に変化させる。活性化
ノードＳ６．ＡＳ６は図示しない他のセンスアンプとの
共通ノードでもあるが、センスアンプノードＳＡ、ＳＡ
の寄生容量はビット線ＢＬ、πの寄生容量に比べて極め
て小さい。

そのため、活性化ノードＳ６／ＡＳ６、及びそれに接続
されたセンスアンプ１３のセンスアンプノードＳＡ、／
百頁のレベルが、速やかに増幅されて“’Ｈ”／“Ｌ”
に達する。この時、ビット線ＢＬ／丁πは、それぞれ ＢＬ　−ＶＢＬ＋Δｖ、３丁、ＶＢＬ を維持する。

その後、ビット線百πにおけるビット線設定電圧ＶＢＬ
のインピーダンスを低く保つために、時刻ｔｅで、制御
信号ＰＲＩを再び“Ｌ”°から“′Ｈ゛にしてＮＭＯ３
１４−１をオン状態とし、ビット線πをビット線設定電
圧ＶＢＬと接続する。これと同時に、時刻ｔｅで、制御
信号ＴＧ○を“Ｌ“。

からブーストレベルに引上げる。すると、ＮＭ○５１２
−０がオン状態となり、一方のビット線ＢＬがセンスア
ンプノードＳＡと接続され、該ビット線ＢＬがセンスア
ンプノードＳＡから充電される。他方のビット線Ｈ丁は
、制御信号ＴＧＩがＬ”を維持してＮＭＯ３１２−１が
オフ状態となっているので、ビット線設定電圧ＶＢＬを
維持している。

活性化ノードＳ６．ＡＳ６は前述の通り、図示しない他
のセンスアンプとの共通ノートでもある。

そのなめ、他のビット線の情報によって“Ｌ“°７・′
″゛Ｈ′°が存在するため、第４図に示すように、活性
化ノードＳ６／ＡＳ６及びセンスアンプノードＳＡ／百
頁の、ビット線設定電圧ＶＢＬへの引き戻しが行われる
。ところが、オフ状態のＮＭＯ３１２−１によってビッ
ト線丁子がセンスアンプノードＳＡから切り離されて電
荷量が約１／２なので、従来の回路に比べて極端に少な
い引き戻しとなる。従って、活性化ノードＳ６／ＡＳ６
、及びセンスアンプノードＳＡ／ＳＡの各々ＧＮＤ、電
源レベルへの復帰は速やかに行われることになる。

この動作により、ビット線ＢＬレベルは再書き込みレベ
ルとなり、１売み出されたメモリセル１１−〇の再書き
込みを完了する。

なお、センスアンプ１３で増幅された読出しデータは、
センスアンプノードＳＡ、ＳＡに接続された、図示しな
いＭＯＳトランジスタ等のトランスファーゲートを介し
て、データバスへと読み出される。

以上、メモリセル１１−０の”Ｈ“′の読出し動作につ
いて説明したが、例えばメモリセル１１０のＬ”の読出
しについても、上記と同様の手順で実行される。

本実施例では、次のような利点を有している。

（ａ）　　第４図の時刻ｔｅ時において、”Ｌ”の制御
信号ＴＧＩによってＮ’ＭＯ５１２−１をオフ状態にす
ることにより、ビット線対ＢＬ／３丁の内、非選択側ビ
ット線（例えば丁子）の再書き込みを禁止し、“Ｈ“°
の制御信号ＰＲＩによってＮＭＯ８１４−１をオン状態
とし、そのビット線丁子をビット線膜定電圧ＶＢＬレベ
ルに維持あるいは固定している。そのため、センスアン
プ１３の増幅動作の高速化が図れると共に、ビット線π
が充放電動作を行わないので、ビット線対ＢＬ／丁πの
充放電電流を減少できる。さらに、ビット線丁丁のレベ
ルは、隣接ビット線に対しての固定電位となるので、セ
ンスアンプ１３の増幅動作時に生しる隣接ビット線の影
響をなくすことができ、それによってセンスアンプ１３
の性能の向上か図れる。

（ｂ）　　上記実施例では読出し動作について説明して
いるが、書込み動作でも上記実施例と同様に、書き込み
たいビット線ＢＬまたは「のみの書込みが行える。その
上、非書込みビット線のプリチャージ電位（つまりビッ
ト線設定電圧Ｖ　Ｂ　Ｌ　）への再充放電も不要となり
、それによって消費電流の著しい低減化が可能となる。

なお、本発明は上記実施例に限定されず、種々の変形が
可能である。その変形例としては、例えば次のようなも
のがある。

（ｉ＞　　第１図において、スイッチ手段としてＮＭＯ
８１２０，１２１のみ設け、他のＮＭＯ３１４−０，１
４−１を省略しても良い。また、ＮＭＯ３１４−０，１
４１のみ設け、ＮＭＯ３１２−０．１２−１を省略して
も良い。このような構成にすれば、ＮＭＯ５１２−０，
１２−１゜１４−０．１４−１の双方を設けた場合に比
べ、上記実施例の利点が多少劣るものの、従来に比べて
センスアンプ１３の増幅動作の高速化、充放電電流の減
少、及び増幅動作時に生じる隣接ビット線の影響の低減
化が期待できる。

また、スイッチ手段であるＮＭＯ３１２−０゜１２−１
．１４−０．１４−１は、第１図以外の他のトランジス
タを用いたスイッチ手段で構成することもできる。

（ｉｉ）　　センスアンプ１３は、第１図以外の他のト
ランジスタで構成したり、あるいは他の回路構成に変更
しても良い。

（ｉｉｉ　＞　　第１図では２個のメモリセル１１−０
゜１１−１を用いた回路構成例を示しているが、そのメ
モリセル１１−０．１１−１の数及びそれに対応するビ
ット線対ＢＬ／π及びワード線ＷＬＯ，ＷＬ１等の数は
、任意の数に設定可能である。

（発明の効果） 以上詳細に説明したように、第１及び第２の発明によれ
ば、スイッチ手段を設け、ビット線の内、非選択側ビッ
ト線の再書き込みを抑制し、その非選択側ビット線のレ
ベル変化を抑制するようにしているので、センスアンプ
の増幅動作の高速化が図れると共に、その非選択側ビッ
ト線における充放電電流を減少できる。しかも、非選択
側ビット線のレベル変化が少なくなるので、センスアン
プの増幅動作時に生じる隣接ビット線の影響を少なくす
ることができ、それによってセンスアンプの性能を向上
させることができる。

第３の発明では、２つのスイッチ手段を設け、ビット線
対の内の非選択側ビット線の再書き込みを禁止し、その
非選択側ビット線のレベルを維持あるいは固定している
ので、前記第１及び第２の発明に比べ、センスアンプの
増幅動作のより高速化が図れると共に、非選択側ビット
線における充放電電流をより減少させることができる。

しかも、その非選択側ビット線のレベルは、隣接ピッド
線に対しての固定電位となるので、センスアンプの増幅
動作時に生じる隣接ビット線の影響を大幅になくすこと
ができ、それによってセンスアンプの性能をより向上さ
せることが可能となる。

【図面の簡単な説明】

第１図は本発明の実施例を示す半導体記憶回路における
センスアンプ回路部分の回路図、第２図は従来の半導体
記憶回路におけるセンスアンプ回路部分の回路図、第３
図は第２図の動作波形図、第４図は第１図の動作波形図
である。 １１−０．１１−１・・・・・・メモリセル、１２−０
１２−１．１４−０．１４−１・・・・・・ＮＭＯ８，
１３・・・・・・センスアンプ、ＡＳ６．Ｓ６・・・・
・・活性化ノート、ＢＬ、丁子・・・・・・ビット線、
ＰＲ○、ＰＲＩ・・・・・・制御信号、ＳＡ、ＳＡ・・
・・・・センスアンプノード、ＴＧＯ，ＴＧＩ・・・・
・・制御信号、ＶＢＬ・・・・・・ビット線設定電圧、
ＷＬＯ，ＷＬＩ・・・・・・ワード線。

Claims (1)

1. 【特許請求の範囲】 １、ビット線対とワード線とがそれぞれ複数本交差配列
   されその各交差箇所にそれぞれ接続されたダイナミック
   型メモリセルと、前記ビット線対に接続されたセンスア
   ンプノード対を有しそのセンスアンプノード対間に接続
   されたセンスアンプとを、備えた半導体記憶回路におい
   て、 前記ビット線対と前記センスアンプノード対との間に、
   それぞれ独立に制御可能なスイッチ手段を設けたことを
   特徴とする半導体記憶回路。 ２、ビット線対とワード線とがそれぞれ複数本交差配列
   されその各交差箇所にそれぞれ接続されたダイナミック
   型メモリセルと、前記ビット線対に接続されたセンスア
   ンプノード対を有しそのセンスアンプノード対間に接続
   されたセンスアンプと、前記ビット線対に接続されたビ
   ット線電圧源とを、備えた半導体記憶回路において、 前記ビット線対と前記ビット線電圧源との間に、それぞ
   れ独立に制御可能なスイッチ手段を設けたことを特徴と
   する半導体記憶回路。 ３、請求項２記載の半導体記憶回路において、前記ビッ
   ト線対と前記センスアンプノード対との間に、それぞれ
   独立に制御可能な他のスイッチ手段を設けた半導体記憶
   回路。