JPH0793002B2 - メモリ集積回路 - Google Patents

メモリ集積回路

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JPH0793002B2
JPH0793002B2 JP63137734A JP13773488A JPH0793002B2 JP H0793002 B2 JPH0793002 B2 JP H0793002B2 JP 63137734 A JP63137734 A JP 63137734A JP 13773488 A JP13773488 A JP 13773488A JP H0793002 B2 JPH0793002 B2 JP H0793002B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリ集積回路に関し、特にダイナミック型メ
モリ集積回路に関する。
〔従来の技術〕
ダイナミック型メモリは大容量のメモリとして多くの分
野において多用されている。ダイナミック型メモリでは
多数のメモリセルが行および列のマトリクスに配され、
各行にはワード線が、各列にはデジット線が配される。
選択された行、すなわちワード線に接続されたメモリセ
ルは読み出し時にはデジット線に微小信号を出力する。
この微小信号はセンスアンプによって増幅されるととも
にそのメモリセルに再書き込みされる。他方書込みの時
は選択されたデジット線に書込みデータ信号を与えると
ともにセンスアンプを活性化して書込みデータ信号を保
持しつつ、選択されたメモリセルにこの書込みデータ信
号を書込む。このようなメモリのセンスアンプはフリッ
プフロップ型のものが用いられ、各列のデジット線対の
内の低電位のデジット線上の電荷をフリップフロップ型
センスアンプを通してセンスアンプの活性化信号源へ放
電することにより、デジット線対のデジット線間の電位
差を増幅する機能を有する。
近年、メモリセルを行を共通として複数の列ブロックに
区分し、各ブロック毎に入出力回路を設けたメモリが提
案されている。このメモリでは、所望のブロックについ
て書込みを行なうとともに他のブロックについては単に
選択されたワード線に接続されたメモリセルの記憶内容
をリフレッシュするものである。
この時、書込みの行なわれるデジット線には書込み駆動
回路から大きな差信号が与えられるため、このデジット
線に接続されたセンスアンプの状態は早く定まるが、そ
の他のリフレッシュの行なわれているブロックのデジッ
ト線にはメモリセルからの微小信号が与えられるため、
これらのデジット線に接続したセンスアンプはこの微小
信号を増幅する必要がある。
しかしながら書込みの行なわれるデジット線に接続され
たセンスアンプは活性化信号路を通してリフレッシュの
行なわれるブロックのセンスアンプの活性化信号をより
早く変化させるように働く。このため、リフレッシュの
行なわれるブロックのセンスアンプはデジット線上の微
小信号の増幅が充分に行なわれないうちに増幅動作を終
了してしまうこととなり、誤ったリフレッシュ動作が行
なわれたりする恐れがあった。
〔目的〕
本発明の目的は、所望のブロックに対して書込みを行な
う時にも他のブロックのリフレッシュを確実に行なうこ
とのできるメモリ集積回路を提供することにある。
〔課題を解決するための手段〕
本発明のメモリ集積回路は複数のセルブロックに区分さ
れたメモリセルと、各セルブロック毎にそれぞれ設けら
れた複数のセンスアンプと、所望のセルブロックのメモ
リセルに書込みを行なう書込み回路と、各ブロック毎に
設けられた複数のセンスアンプと、各ブロックのセンス
アンプ毎に設けられ該ブロックのセンスアンプを活性化
する複数の活性化手段とを有する。
本発明によれば、各ブロックのセンスアンプ毎にセンス
アンプの活性化手段が設けられている、すなわち書込み
の行なわれているブロックのセンスアンプの活性化手段
と書込みが行なわれず、リフレッシュが行なわれている
ブロックのセンスアンプの活性化手段とは互いに分離さ
れている。このため書込みの行なわれているブロックの
センスアンプとリフレッシュの行なわれてブロックのセ
ンスアンプとは電気的に互いに干渉にしあうことがな
く、それぞれ最適な動作を行なうことができる。
〔実施例〕
第５図を参照して従来のメモリ集積回路ついて説明す
る。
ワード線WL1−LWnは行方向に配され、列方向にはデジッ
ト線DL1−DLmが配されている。ダイナミック型メモリセ
ルMCは例えば１トランジスタ、１キャパシタによって構
成される周知のものであり、それぞれワード線の１つと
デジット線の１つ（又は１対）に接続されている。行デ
コーダ１は行アドレス情報RAを受けてワード線の１つを
選択する。列デコーダ２は列アドレス情報CAを受け、列
選択スイッチ回路３の選択用トランスファゲートトラン
ジスタQY1−QYmを選択してデジット線とバスラインDBと
を接続する。入出力回路５はバスラインDBと入出力端子
DTとの間に設けられ、読み出しの時には出力アンプとし
て書込みの時は書込み回路として機能する。センスアン
プ６−１−６−ｍは各デジット線DL1−DLmに接続され、
信号φ１を受けて活性化トランジスタQ5がオンすること
によってレベルの低下する活性化信号▲▼によって
活性化される。この活性化により、デジット線に低レベ
ルの電位が読み出されている時はこのデジット線の電荷
はセンスアンプ，信号線▲▼，トランジスタQSへと
放電される。
第１図ないし第４図を参照して本発明の実施例について
説明する。
第１図に示されるように、メモリセルMCは２つのメモリ
アレイ11,12に区分されて配置されている。メモリアレ
イ11,12は共通のワード線WL1−WLnを有し、それぞれＫ
対のデジット線対DLA,▲▼,DLB,▲▼を有
する。列選択回路3Aはアレイ11のＫ対のデジット線DLA,
▲▼とバスライン対DBA,▲▼との間に接続
されたＫ対のトランスファーゲートトランジスタQYA,▲
▼を有する。
列選択回路3Bはアレイ12のＫ対のデジット線DLB,▲
▼とバスライン対DBB,▲▲との間に接続された
Ｋ対のトランスファーゲートQYB,▲▼を有する。
列デコーダ2Aはフラッシュライト制御信号▲▼が
高レベルの時列アドレス信号CAを受けタイミング信号φ
３に同期して出力YA1−YAkの内の１つを付勢する。列デ
コーダ2Bも同様にフラッシュライト制御信号▲▼
が高レベルの時列アドレス信号CAを受けてタイミング信
号φ３に同期して選択出力YB1−YBkの内の１つを付勢す
る。また制御信号▲▼，▲▼が低レベルの
時は列デコーダ2A,2Bは全ての出力YA1−YAk,YB1−YBkを
同時にそれぞれ付勢する。
読み出しバッファ20A,書込みレジスタ22B,書込みドライ
バ21Aはアレイ11に対するデータ読み出し又は書込みを
行なう。すなわち、読み出しバッファ20Aは制御信号φ
Ｒに応答してデータバスDBA,▲▼上の信号を入出
力端子DTAに出力する。書込みレジスタ22Bは、制御信号
φＷに応答して入出力端子DTAの信号をラッチし、書込
みドライバ21AによってDBB,▲▼のレベルを決定
する。
読み出しバッファ20B,書込みレジスタ22B,書込みドライ
バ21Bも同様にアレイ12に設けられた入出力回路を構成
する。
カラーレジスタ23A,23Bは入力が入出力端子DTA,DTBにそ
れぞれ接続され出力が書込みドライバ21A,21Bの入力に
接続され、制御信号φＡに応答してDTA,DTBのレベルを
取り込み、ラッチする。フラッシュライト制御レジスタ
24A,24Bは入出力端子DTA,DTBにそれぞれ接続され制御信
号φＢに応答してそれらのレベルを取り込み、ラッチす
る。
インバータ25A,25Bは制御レジスタ24A,24Bの出力を受
け、フラッシュライトタイミング信号φFWを受けて制御
信号▲▼，▲▼をそれぞれ出力する。
活性化トランジスタQS1は、アレイ11のセンスアンプ6A
の活性化信号線▲▼と接地との間に接続され、タ
イミング信号φ２に応答して信号線▲▼を放電す
ることによってセンスアンプ6Aを活性化する。トランジ
スタQS2はアレイ12のセンスアンプの活性化信号線▲
▼と接地の間に接続され、信号φ２に応答してセン
スアンプ6Bを活性化する。タイミング信号発生回路40は
インバータ30、遅延回路31〜34を有し、チップイネーブ
ル信号を受けてタイミング信号を発生する。
第２図にセンスアンプSAの構成を示す。トランジスタQ
1,Q2はゲートとドレインが接続点N1,N2で交差接続され
ることによってフリップフロップを構成している。この
交差接続点N1,N2には一対のデジット線DL,▲▼が接
続されるとともに一対のプリチャージトランジスタQ3,Q
4が接続される。
第３図に列デコーダ2A,2Bの構成例を示す。NANDゲート5
0−１〜50−ｋはそれぞれ所定の組み合せで列アドレス
信号 を受け、全ての入力されているアドレス信号が高レベル
のNANDゲートのみが低レベル出力を発生し、他は高レベ
ルを出力する。NANDゲート51−１−51−ｋはNANDゲート
50−１−50−ｋの出力と制御信号▲▼（▲
▼）を受け、信号▲▼が高レベルの時は出力が低
レベルにあるNANDゲート50−１−50−ｋの１つの出力を
受けるNANDゲート（51−１−51−ｋ）が高レベル出力を
発生する。駆動トランジスタQ10-1−Q10-kはソースフォ
ロワ動作をするものであり、タイミング信号φ３によっ
て駆動される。制御信号▲▼（▲▼）が低
レベルの時はNANDゲート51−１−51−ｋの全てが高レベ
ル出力を発生し、出力YA1−YAkが全て選択される。
第４図を参照して本実施例の動作について説明する。
時刻t1−t7における動作は通常の読み出し動作である。
時刻t1で▲▼が低レベルへと変化し、メモリは活性
期間に入る。これに応答してプリチャージ信号φＰが時
刻t2で立ち下り、時刻t3で信号φ１が立り上り、これに
伴ないワード線WLが選択され、各デジット線対にセルか
らの微小信号があらわれる。次にt4で信号φ２が立ち上
りこれに伴ないトランジスタQS1,QS2がオンして活性化
信号線▲▼，▲▼の電位がt4にかけて徐々
に降下し、センスアンプ6A,6Bは活性化される。これに
よって各ディジット線対DL,▲▼において低レベル
例のディジット線は▲▼，▲▼の低下とと
もに放電され、これによってデジット線対の信号の増幅
が行なわれる。この後t5で信号φ３が立ち上り、列デコ
ーダ2A,2Bの出力が定まり、各アレイの選択されたデジ
ット線対の信号がバスDBA,▲▼,DBB,▲▼
にそれぞれ伝達される。時刻t6でφＲが立ち上り、バッ
ファ20A,20Bが活性されてデータバスDBA,▲▼,DB
B,▲▼上の信号がDTA,DTBにそれぞれ出力され
る。時刻t7で▲▼が立上り、活性期間は終了する。
次にアレイ11の選択されたワード線に接続するＫ個のメ
モリセルに同一のデータを書込むフラッシュライト動作
させ、アレイ12は単にリフレッシュされるという本発明
の特徴的動作について説明する。この動作はまず、上記
書込むべき同一のデータをカラーレジスタ23AにφＡに
同期してDTAを介してセットし、次いでφＢ応してアレ
イ11に対してフラッシュライトを行なうか否かを制御レ
ジスタ24AにDTAを介してセットし、制御レジスタ24Aに
高レベルがラッチされた時にφFWに応じて列デコーダ2A
の出力全てを選択としてレジスタ23Aの内容をアレイ11
の全デジット線に印加するものである。
以下詳細に説明する。
時刻t8で▲▼が低レベルとなるとともに、制御信号
φFW,φＡが上昇する。これによってフラッシュライト
サイクルにおけるカラーレジスタのセットサイクルを開
始させる。この時DTAは高レベルであり、DTBは低レベル
であるので、カラーレジスタ23A,23Bにはそれぞれ“1",
“0"レベルがラッチされる。他方、φｐはt9での立ち下
り、φ１はt10で立ち上り、φ２もその後立ち上る。こ
れによってアレイ11,12のワード線が選択され、この選
択されたワード線に接続したメモリセルはセンスアンプ
6A,6Bによってリフレッシュされる。この後t13にて▲
▼が一旦立ち上ってメモリがリセットされた後、t14
にて再び立ち下る。この時φFW,φＢも立り上り、フラ
ッシュライト実行サイクルが開始される。この時DTA,DT
Bはそれぞれ“1",“0"レベルである。このDTA,DTBのレ
ベルはφＢに応答してレジスタ24A,24Bにラッチされ、
アレイ11についてフラッシュライトを行ない、アレイ12
にはフラッシュライトは行なわず、単にリフレッシュを
行なうことが指示される。すなわち、▲▼は低レ
ベル、▲▼は高レベルのままである。これによっ
て列デコーダ2Aはt16で全出力を選択レベルとしてバス
ライン対DBA,▲▼とアレイ11の全デジットライン
対とを同時に接続する。他方列デコーダ2Bは、▲
▼が高レベルのため１つの出力のみをCAに応答して選択
するか又は全く選択出力を出さない。この時φR,φＷは
低レベルのままであるからアレイ12へのデータはDTBに
は読み出されない。
次にt14の▲▼の立ち下りに引き続いてφＰが立ち
下り、その後φ１がt15で立ち上り、ワードWLが選択さ
れる。t16でφ３が立り上り、列デコーダ2Aの全出力が
“1"レベルとなり、レジスタ23Aのデータがドライバ21A
を介してアレイ11の全デジット線対に与えられる。この
時φ２に応答してトランジスタQS1,QS2はオンしてお
り、活性化信号線▲▼，▲▼は放電され
る。ここで▲▼はデジット線対の各一方のデジッ
ト線（低レベルのもの）がドライバ21Aによって直接高
速に放電されるため、t17迄に急速に放電される。他
方、セルアレイ12の活性化信号線▲▼はセルから
の微小信号をセンスアンプ6Bによって徐々に増幅するた
めに、トランジスタQS2の能力によって定まる所定の時
定数でゆっくりと、時刻t18にわたって放電される。こ
のように一斉書込されるアレイ11の活性化信号源▲
▼とリフレッシュされるアレイ12の活性化信号線▲
▼とは分離されかつ別個のトランジスタQS1,QS2で
駆動されるために、それぞれのアレイに最適な活性化信
号を与えることができる。
【図面の簡単な説明】
第１図は本発明の一実施例を示す図、第２図はセンスア
ンプを示す図、第３図は列デコーダを示す図、第４図は
本発明の実施例の動作を示す図、第５図は従来例を示す
図である。 11,12……メモリセルアレイ。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】複数のメモリセルを有する第１のメモリセ
    ルアレイと、複数のメモリセルを有し前記第１のメモリ
    セルアレイのワード線を共通のワード線とする第２のメ
    モリセルアレイと、前記第１のメモリセルアレイに対応
    して設けられた第１のセンスアンプ群と、前記第２のメ
    モリセルアレイに対応して設けられ前記第１のセンスア
    ンプ群を駆動するための活性化信号線と独立して設けら
    れた第２の活性化信号線により駆動される第２のセンス
    アンプ群と、前記第１のメモリセルアレイ内の複数のメ
    モリセルに同時に書き込むべきデータを一時ストアする
    第１のレジスタと、前記第２のメモリセルアレイ内の複
    数のメモリセルに同時に書き込むべきデータを一時スト
    アする第２のレジスタと、前記第１のメモリセルアレイ
    に対するデータの同時書き込みを行うかどうかの情報を
    一時ストアする第３のレジスタと、前記第２のメモリセ
    ルアレイに対するデータの同時書き込みを行うかどうか
    の情報を一時ストアする第４のレジスタと、前記第１の
    メモリセルアレイの選択されたワード線につながる複数
    のメモリセルに対し、前記第３のレジスタの情報が同時
    書き込みを指示するときは前記第１のレジスタのデータ
    を同時に書き込む手段と、前記第２のメモリセルアレイ
    の前記選択されたワード線につながる複数のメモリセル
    に対し前記第４のレジスタの情報が同時書き込みを指示
    するときは前記第２のレジスタのデータを同時に書き込
    む手段とを備えるメモリ集積回路。
JP63137734A 1987-06-04 1988-06-03 メモリ集積回路 Expired - Fee Related JPH0793002B2 (ja)

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