JPS6168797A - ダイナミックメモリ回路 - Google Patents
ダイナミックメモリ回路Info
- Publication number
- JPS6168797A JPS6168797A JP59189883A JP18988384A JPS6168797A JP S6168797 A JPS6168797 A JP S6168797A JP 59189883 A JP59189883 A JP 59189883A JP 18988384 A JP18988384 A JP 18988384A JP S6168797 A JPS6168797 A JP S6168797A
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- JP
- Japan
- Prior art keywords
- sense amplifier
- memory cell
- column address
- signal
- dynamic memory
- Prior art date
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はセンスアンプを改良したところのダイナミック
メモリ回路に関するものである。
メモリ回路に関するものである。
（従来の技術）
ＭＯＳメモリは半導体製造技術の進歩に伴なって、その
容肴及びスピードの改善を計ってきだが、特にｌトラン
ジスタ形式によるダイナミックメモリの発展はすでに２
５６にの時代へと入り、その応用分野も汎用コンピュー
タに限らずパーソナルコンビ二一タ、各種端末装置から
家庭社化製品にまで使われるようになってきた。
容肴及びスピードの改善を計ってきだが、特にｌトラン
ジスタ形式によるダイナミックメモリの発展はすでに２
５６にの時代へと入り、その応用分野も汎用コンピュー
タに限らずパーソナルコンビ二一タ、各種端末装置から
家庭社化製品にまで使われるようになってきた。
ＩＣメモリの大容飛化、高速化に伴ないチップ内部での
ノイズ発生がいろいろと問題になってきた。特に電源電
流、グランド電流の増加は本来定電位であるべき電源電
位、接地電位がそれ自身のもつ砥抗成分により変動する
ことになり、動作マージンが狭くなる例が出ている。こ
れらの内部ノイズのうち最も大きいものの一つがセンス
アンプの増幅の時に情生する接地電位のゆれである。
ノイズ発生がいろいろと問題になってきた。特に電源電
流、グランド電流の増加は本来定電位であるべき電源電
位、接地電位がそれ自身のもつ砥抗成分により変動する
ことになり、動作マージンが狭くなる例が出ている。こ
れらの内部ノイズのうち最も大きいものの一つがセンス
アンプの増幅の時に情生する接地電位のゆれである。
以下に図面を用いこの接地４位のゆれを説明する。第４
図は従来のダイナミックメモリ回路の一例の構成を示す
ブロック図、第５図はそのセンスアンプ部の回路図、第
６図はセンスアンプ部の勅はセンスアンプ活性化信号発
生回路の回路図である。
図は従来のダイナミックメモリ回路の一例の構成を示す
ブロック図、第５図はそのセンスアンプ部の回路図、第
６図はセンスアンプ部の勅はセンスアンプ活性化信号発
生回路の回路図である。
メモリセルアレイ１及び１′ は、ワード線３、ダミー
ワード線４、ビット線７及び８、セル５及びダミーセル
６より構成される。またビット線７゜８はセンスアンプ
２により互いに７リツプフロツプを構成する。また列ア
ドレスにより選択される列選択信号ＹＳ及びビット線と
Ｉ１０バス１０゜１１もセンスアンプ２の中に含まれる
。
ワード線４、ビット線７及び８、セル５及びダミーセル
６より構成される。またビット線７゜８はセンスアンプ
２により互いに７リツプフロツプを構成する。また列ア
ドレスにより選択される列選択信号ＹＳ及びビット線と
Ｉ１０バス１０゜１１もセンスアンプ２の中に含まれる
。
次に第６図の動作波形図を参照して動作を説明する。ア
ドレスバッファ活性化信号ＡＥにより外部アドレス入力
に応じた内部行アドレス信号ＸＯ。
ドレスバッファ活性化信号ＡＥにより外部アドレス入力
に応じた内部行アドレス信号ＸＯ。
Ｘｉ、・・・Ｘｎ を発生させる。この信号はＸデコー
ダ（＠８図）の入力としてワード線選択を行なう。
ダ（＠８図）の入力としてワード線選択を行なう。
選択ワード線３とそれに対応するダミーワード線４はワ
ード線駆動信号ＲＡにより５駆動され、その結果ビット
線７．８にはセル５の保持内容に応じた微小信号があら
れれる（時刻ｔｚ）。ビット線７゜８上にあられれた微
小信号はセンスアンプを構成するフリップフロップトラ
ンジスタＱａ、Ｑｓにより増幅される。その増幅方法は
７リツプフロツプの共通ソース節点となる節点Ｎ１をセ
ンスアンプ活性化信号ＳＥをゲート電位に持つ活性化用
トランジスタＱ６を介して接地節点に引くことにより行
なわれる。センスアンプはビット線毎にあり、各ビット
線の微小信号を同時に増幅するため、その接地節点への
α流は非常に大きくなる。一般的には節点Ｎ１は各セン
スアンプの共通シースを接続して一つにまとめられトラ
ンジスタＱ６は非常に大きな能力を有するようになって
いる。
ード線駆動信号ＲＡにより５駆動され、その結果ビット
線７．８にはセル５の保持内容に応じた微小信号があら
れれる（時刻ｔｚ）。ビット線７゜８上にあられれた微
小信号はセンスアンプを構成するフリップフロップトラ
ンジスタＱａ、Ｑｓにより増幅される。その増幅方法は
７リツプフロツプの共通ソース節点となる節点Ｎ１をセ
ンスアンプ活性化信号ＳＥをゲート電位に持つ活性化用
トランジスタＱ６を介して接地節点に引くことにより行
なわれる。センスアンプはビット線毎にあり、各ビット
線の微小信号を同時に増幅するため、その接地節点への
α流は非常に大きくなる。一般的には節点Ｎ１は各セン
スアンプの共通シースを接続して一つにまとめられトラ
ンジスタＱ６は非常に大きな能力を有するようになって
いる。
ＬＳＩメモリにおいては、チップの接地電位といっても
完全な理想電位ではなして、いくらかのインピーダンス
を有している。それらの中にはチップ上に存在する寄生
抵抗、Ｍ配線抵抗、ボンデインク線及びパッケージに存
在するイノダクタンス等がある。一方メモリの最も重要
なパラメータであるアクセスタイムを速くするためには
、ビット線の故取を高速に行なう必要がある。それは■
１０バスに信号を伝達する列選択信号ＹＳの活性化を行
なうにはビットａの高レベル／低レベルへの決着がつい
ている必要があるためでちる。
完全な理想電位ではなして、いくらかのインピーダンス
を有している。それらの中にはチップ上に存在する寄生
抵抗、Ｍ配線抵抗、ボンデインク線及びパッケージに存
在するイノダクタンス等がある。一方メモリの最も重要
なパラメータであるアクセスタイムを速くするためには
、ビット線の故取を高速に行なう必要がある。それは■
１０バスに信号を伝達する列選択信号ＹＳの活性化を行
なうにはビットａの高レベル／低レベルへの決着がつい
ている必要があるためでちる。
高速でセンスアンプの増幅を行なうために・：ｄ１トラ
ンジスタＱ６の能力を上げる必要があるが、その結果と
してトランジスタＱ６を流れる電流に比例した内部接地
電位のレベル変ｔｑが起こり動作マージンの変でか坦こ
る。例えば、接地９位の変動と同時刻に入力される書込
み信号レベルの変動、活性化内部信号の時刻変化、フロ
ーティングレベルの変化等が発生し、動作マージン特に
電源マージンの減少にむすびつく。
ンジスタＱ６の能力を上げる必要があるが、その結果と
してトランジスタＱ６を流れる電流に比例した内部接地
電位のレベル変ｔｑが起こり動作マージンの変でか坦こ
る。例えば、接地９位の変動と同時刻に入力される書込
み信号レベルの変動、活性化内部信号の時刻変化、フロ
ーティングレベルの変化等が発生し、動作マージン特に
電源マージンの減少にむすびつく。
すなわち、従来のダイナミックメモリ回路には、センス
アンプの活性化に伴う内部接地電位の変動が生じ、電源
マージンを減少させると共に、高速動作を阻害するとい
う欠点があった。
アンプの活性化に伴う内部接地電位の変動が生じ、電源
マージンを減少させると共に、高速動作を阻害するとい
う欠点があった。
（発明の目的）
本発明の目的は、このように大容黄メモリにおけるセン
スアンプ活性化時に起こる内部接地電位の変動による′
１理源マージンの減少を防ぎ、かつ楯速動作可能なダイ
ナミックメモリ回路を提供することにある。
スアンプ活性化時に起こる内部接地電位の変動による′
１理源マージンの減少を防ぎ、かつ楯速動作可能なダイ
ナミックメモリ回路を提供することにある。
（発明の構成）
本発明のダイナミックメモリ回路は、行線２列線及びそ
の交点にマ） ＩＪソックス状配設されたメモリセルア
レイより構成されるダイナミックメモリ回路において、
センスアンプの活性化信号を列アドレス１イ号に応じて
制御されるセンスアンプ活性化制御手段を有することか
ら構成される。
の交点にマ） ＩＪソックス状配設されたメモリセルア
レイより構成されるダイナミックメモリ回路において、
センスアンプの活性化信号を列アドレス１イ号に応じて
制御されるセンスアンプ活性化制御手段を有することか
ら構成される。
（実ＦｆＡづ４ＴＩ）
以下、本発明の実施例について図面を参照して説明する
。
。
第１（Ａは本ざら明の一実施例の要部を示す回路図、第
２図（ａ） 、 ０））はそのセンスアンプ活性化制御
信号発生回路の回路図、第３図はその動作波形図である
。
２図（ａ） 、 ０））はそのセンスアンプ活性化制御
信号発生回路の回路図、第３図はその動作波形図である
。
本実施例は、列アドレスに応じてメモリセルアレイをメ
モリセルブロック２１とメモリセルブロック２２の二つ
のメモリセル群に分割し、このメモリセルブロック２１
及び２２毎に、それぞれ内部列アドレス信号Ｙｏ及びＹ
Ｏから生成される異なるセンスアンプ活性化制御信号Ｓ
ＥＡ及びＳＥＢにより制御されるトランジスタＱ＋４及
びＱ２０を各メモリセルのセンスアンプ活性化用トラン
ジスタＱ１ｓ及びＱ２１と並列に接続したことから構成
される。
モリセルブロック２１とメモリセルブロック２２の二つ
のメモリセル群に分割し、このメモリセルブロック２１
及び２２毎に、それぞれ内部列アドレス信号Ｙｏ及びＹ
Ｏから生成される異なるセンスアンプ活性化制御信号Ｓ
ＥＡ及びＳＥＢにより制御されるトランジスタＱ＋４及
びＱ２０を各メモリセルのセンスアンプ活性化用トラン
ジスタＱ１ｓ及びＱ２１と並列に接続したことから構成
される。
なお、同図において、２３はワード奪、２４はダミーワ
ードＨ１２５，２６はＩ１０パスである。
ードＨ１２５，２６はＩ１０パスである。
そして、メモリセルブロック２１には、ビット線２７．
２８間にトランジスタＱＩＯ−Ｑｌｓ よりなるセン
スアンプが、ビット線２９．３０間にも同じ構成のセン
スアンプ（図面省略）がそれぞれ接続され、各センスア
ンプの節点Ｎ１ｏは共通接続されて活性化用トランジス
タＱ１ｓを介して接地される。同様に、ビット線３１．
３２間にはトランジスタＱ１６〜Ｑ１９からなるセンス
アンプが、ビット線３３ 、３４間にも同じセンスアン
プがそれぞれ接続され、節点ＮｌＮ７ｍは活性化用トラ
ンジスタＱ２１が接続される。
２８間にトランジスタＱＩＯ−Ｑｌｓ よりなるセン
スアンプが、ビット線２９．３０間にも同じ構成のセン
スアンプ（図面省略）がそれぞれ接続され、各センスア
ンプの節点Ｎ１ｏは共通接続されて活性化用トランジス
タＱ１ｓを介して接地される。同様に、ビット線３１．
３２間にはトランジスタＱ１６〜Ｑ１９からなるセンス
アンプが、ビット線３３ 、３４間にも同じセンスアン
プがそれぞれ接続され、節点ＮｌＮ７ｍは活性化用トラ
ンジスタＱ２１が接続される。
本発明の特徴は、センスアンプの７リノプフロノブの共
通ソース節点をすべて共通にするのではなく、複数のブ
ロック毎に独立した信号としその活性化信号に列アドレ
ス入力との論理を入れブロック毎のセンスアンプの増幅
スピードに差を設けたことである。第１図の実施例１１
−１：２分割した場合である。
通ソース節点をすべて共通にするのではなく、複数のブ
ロック毎に独立した信号としその活性化信号に列アドレ
ス入力との論理を入れブロック毎のセンスアンプの増幅
スピードに差を設けたことである。第１図の実施例１１
−１：２分割した場合である。
行アドレスによりワード線の越択を、列アドレスにより
ビット線の選択を行なうが、センスアンプの高速化を行
なう必要があるビット線は、列アドレスにより選択され
Ｉ１０バスと接続されるもので、その他のビット線はＩ
１０バスの動作が完了するまでにリフレッシェ動作が完
了すればよい。
ビット線の選択を行なうが、センスアンプの高速化を行
なう必要があるビット線は、列アドレスにより選択され
Ｉ１０バスと接続されるもので、その他のビット線はＩ
１０バスの動作が完了するまでにリフレッシェ動作が完
了すればよい。
共通ソース節点Ｎ１Ｇ及びＮｔｔは、従来の活性化用ト
ランジスタＱ１５．Ｑ２１ と、特に内部列アドレス
信号Ｙｏ、Ｙｏにより制御を受けたセンスアンプ活性化
制御信号ＳＥＡ、ＳＥＢにより駆動されるトランジスタ
Ｑ１４．Ｑ２０ とにより同時に引かれる。例えば、
列アドレスＡＹＯの外部入力が低レベルの場合内部列ア
ドレス信号ＹＯが低レベル、ＹＯが高レベルとな、す、
センスアンプ活性化制御信号ＳＥＡはセンスアンプ活性
化信号ＳＥ［従って高レベルとなるが、センスアンプ活
性化制御信号ＳＥＢは低レベルのままである。従って節
点Ｎ１ｏを接地電位に引く能力は大きくなるが、節点Ｎ
ｉｌ側は小さいままである。その結果として節点Ｎｌ０
Ｋより引かれるビット線２７あるいけ２８の低レベルへ
の変化は、ピッ）［３１，３２側より速く終了すること
になる。しかも全体の接地電位点の電流べ時分割されて
流れるため、そのために発生する電位変動は少なくなる
っつまゆ接地電位のゆれを小さく保ちながらかつ高速化
を実現できることになる。
ランジスタＱ１５．Ｑ２１ と、特に内部列アドレス
信号Ｙｏ、Ｙｏにより制御を受けたセンスアンプ活性化
制御信号ＳＥＡ、ＳＥＢにより駆動されるトランジスタ
Ｑ１４．Ｑ２０ とにより同時に引かれる。例えば、
列アドレスＡＹＯの外部入力が低レベルの場合内部列ア
ドレス信号ＹＯが低レベル、ＹＯが高レベルとな、す、
センスアンプ活性化制御信号ＳＥＡはセンスアンプ活性
化信号ＳＥ［従って高レベルとなるが、センスアンプ活
性化制御信号ＳＥＢは低レベルのままである。従って節
点Ｎ１ｏを接地電位に引く能力は大きくなるが、節点Ｎ
ｉｌ側は小さいままである。その結果として節点Ｎｌ０
Ｋより引かれるビット線２７あるいけ２８の低レベルへ
の変化は、ピッ）［３１，３２側より速く終了すること
になる。しかも全体の接地電位点の電流べ時分割されて
流れるため、そのために発生する電位変動は少なくなる
っつまゆ接地電位のゆれを小さく保ちながらかつ高速化
を実現できることになる。
この効果は列アドレスによる分割数を増やせば効果は上
がる。
がる。
なお、本発明の適用は行アドレスと列アドレスが独立し
た端子となっているシングルクロック型のダイナミック
メモリのみならず、行アドレスと列アドレスが時分割で
入力されるアドレスマルチ型のダイナミックメモリにも
適用できる。特にアドレスマルチ型では行アドレス内に
９７レノシユアドレス以外のアドレスが含まれる場合は
非常に有効になる。
た端子となっているシングルクロック型のダイナミック
メモリのみならず、行アドレスと列アドレスが時分割で
入力されるアドレスマルチ型のダイナミックメモリにも
適用できる。特にアドレスマルチ型では行アドレス内に
９７レノシユアドレス以外のアドレスが含まれる場合は
非常に有効になる。
また、上記説明においてはトランジスタとしてＮチャネ
ルＭＯ８）ランジスタを用いだが、也の絶縁ゲート型を
弁効果トランジスタにも同様に適用できることは言うま
でもない。
ルＭＯ８）ランジスタを用いだが、也の絶縁ゲート型を
弁効果トランジスタにも同様に適用できることは言うま
でもない。
（発明の効果）
以上詳細説明したように、本発明のダイナミックメモリ
回路は、上記の構成により、大容量ダイ ゛デミツ
クメモ９回路において問題となるセンスアンプでの増幅
に半なう接地電源電流による撥地ｄＬ位の変動を低減し
、さらに選択ビット線の動作を高速化することＫよりア
クセスタイムの改善も同時に行なえるという効果を有す
る。
回路は、上記の構成により、大容量ダイ ゛デミツ
クメモ９回路において問題となるセンスアンプでの増幅
に半なう接地電源電流による撥地ｄＬ位の変動を低減し
、さらに選択ビット線の動作を高速化することＫよりア
クセスタイムの改善も同時に行なえるという効果を有す
る。
第１図は本発明の一実施例の要部を示す回烙内、第２図
（ａ） 、 （ｂ）はそのセンスアンプ活性化制御信号
発生回路の回路図、・：５３図はその動作波形に、第４
図は従来のダイナミックメモリ回路図の一例の構成を示
すブロック図、第５図はそｖ１ンスアンプ部の回路図、
第６［４１はセンスアンプ部の動作波形図、第７図はワ
ードθ町！勺発生回路の回路図、第８図は行デコーダの
回路図、第９図は列デコーダの回路図、第１０図はセン
スアンプ活性化信号発生回路の回路図である。 ２１．２２・・・・・・メモリブロック、２３・・・・
・・ワード０．２４・・・・・・ダミーワード線、２５
．２６・・・・・・Ｉ１０バス、２７〜３４ピツト線、
Ｎｌｏ、Ｎｏ ・・・・・・暦〕点、Ｐ・・・・・・
列デコーダプリチャージ信号、Ｑ １ｏ−Ｑ ｚｌ・・
・・・・ＮチャネルＭＯ８）ランジスタ、ＲＡ・・・・
・・ワード線、；枢ａｈ浦号、ＳＥ・・・・・・メモリ
セルｒ８注化信号、ＳＥＡ、ＳＥＢ・・・・・・センス
アンプ活注化利翼信吟、ＹＥ・・・・・・列選択は号駆
動言号、ＹＳＡ、ＹＳＢ・・・・・・列選択信号、Ｙｏ
、Ｙｏ・・・・・・内部列アドレス１号、Ｖａｃ・・・
・・・電源。 代理人 弁理士 内 原 ｆ１′、ゴ７−；１１
第 ２ 図 センスｒンフフ去本土不ヒ信号 Ｖｃｔ： ｓＥ 察 ３ 回 第 ４ 図 竿 乙 図 ｔｔｙｉｔｔｚ 第 ７ｒｇＪ 第 ８１￥１
（ａ） 、 （ｂ）はそのセンスアンプ活性化制御信号
発生回路の回路図、・：５３図はその動作波形に、第４
図は従来のダイナミックメモリ回路図の一例の構成を示
すブロック図、第５図はそｖ１ンスアンプ部の回路図、
第６［４１はセンスアンプ部の動作波形図、第７図はワ
ードθ町！勺発生回路の回路図、第８図は行デコーダの
回路図、第９図は列デコーダの回路図、第１０図はセン
スアンプ活性化信号発生回路の回路図である。 ２１．２２・・・・・・メモリブロック、２３・・・・
・・ワード０．２４・・・・・・ダミーワード線、２５
．２６・・・・・・Ｉ１０バス、２７〜３４ピツト線、
Ｎｌｏ、Ｎｏ ・・・・・・暦〕点、Ｐ・・・・・・
列デコーダプリチャージ信号、Ｑ １ｏ−Ｑ ｚｌ・・
・・・・ＮチャネルＭＯ８）ランジスタ、ＲＡ・・・・
・・ワード線、；枢ａｈ浦号、ＳＥ・・・・・・メモリ
セルｒ８注化信号、ＳＥＡ、ＳＥＢ・・・・・・センス
アンプ活注化利翼信吟、ＹＥ・・・・・・列選択は号駆
動言号、ＹＳＡ、ＹＳＢ・・・・・・列選択信号、Ｙｏ
、Ｙｏ・・・・・・内部列アドレス１号、Ｖａｃ・・・
・・・電源。 代理人 弁理士 内 原 ｆ１′、ゴ７−；１１
第 ２ 図 センスｒンフフ去本土不ヒ信号 Ｖｃｔ： ｓＥ 察 ３ 回 第 ４ 図 竿 乙 図 ｔｔｙｉｔｔｚ 第 ７ｒｇＪ 第 ８１￥１
Claims (2)
- （１）行線、列線及びその交点にマトリックス状に配設
されたメモリセルアレイより構成されるダイナミックメ
モリ回路において、センスアンプの活性化信号を列アド
レス信号に応じて制御されるセンスアンプ活性化制御手
段を有することを特徴とするダイナミックメモリ回路。 - （２）センスアンプ活性化制御手段が、列アドレスに応
じてメモリセルアレイを複数のメモリセル群に分割し、
該メモリセル群毎に列アドレス信号から生成される異な
る制御信号により制御されるトランジスタを前記メモリ
セルのセンスアンプ活性化用トランジスタと並列に接続
したことからなる特許請求の範囲第（１）項記載のダイ
ナミックメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59189883A JPS6168797A (ja) | 1984-09-11 | 1984-09-11 | ダイナミックメモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59189883A JPS6168797A (ja) | 1984-09-11 | 1984-09-11 | ダイナミックメモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6168797A true JPS6168797A (ja) | 1986-04-09 |
| JPH0414437B2 JPH0414437B2 (ja) | 1992-03-12 |
Family
ID=16248770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59189883A Granted JPS6168797A (ja) | 1984-09-11 | 1984-09-11 | ダイナミックメモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6168797A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0198193A (ja) * | 1987-06-04 | 1989-04-17 | Nec Corp | メモリ集積回路 |
| JPH01133286A (ja) * | 1987-11-17 | 1989-05-25 | Mitsubishi Electric Corp | ダイナミツクｒａｍ |
| US4916671A (en) * | 1988-09-06 | 1990-04-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having sense amplifier having improved activation timing thereof and operating method thereof |
| JPH02195593A (ja) * | 1989-01-23 | 1990-08-02 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JPH02244485A (ja) * | 1989-03-16 | 1990-09-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH03283087A (ja) * | 1990-03-29 | 1991-12-13 | Toshiba Corp | 半導体記憶装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5534309A (en) * | 1978-08-30 | 1980-03-10 | Toshiba Corp | Semiconductor memory device |
-
1984
- 1984-09-11 JP JP59189883A patent/JPS6168797A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5534309A (en) * | 1978-08-30 | 1980-03-10 | Toshiba Corp | Semiconductor memory device |
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| JPH01133286A (ja) * | 1987-11-17 | 1989-05-25 | Mitsubishi Electric Corp | ダイナミツクｒａｍ |
| US4916671A (en) * | 1988-09-06 | 1990-04-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having sense amplifier having improved activation timing thereof and operating method thereof |
| JPH02195593A (ja) * | 1989-01-23 | 1990-08-02 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JPH02244485A (ja) * | 1989-03-16 | 1990-09-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH03283087A (ja) * | 1990-03-29 | 1991-12-13 | Toshiba Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0414437B2 (ja) | 1992-03-12 |
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