JPH03283087A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH03283087A JPH03283087A JP2082078A JP8207890A JPH03283087A JP H03283087 A JPH03283087 A JP H03283087A JP 2082078 A JP2082078 A JP 2082078A JP 8207890 A JP8207890 A JP 8207890A JP H03283087 A JPH03283087 A JP H03283087A
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- sense amplifier
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- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
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- 101001052394 Homo sapiens [F-actin]-monooxygenase MICAL1 Proteins 0.000 description 1
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
Landscapes
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【発明の目的〕
（産業上の利用分野）
本発明は半導体記憶装置に係わり、特にカラムアドレス
信号によってデコードされるカラムセレクト線によって
選択的に増幅能力が増強されるセンスアンプ回路を備え
た装置に関するものである。
信号によってデコードされるカラムセレクト線によって
選択的に増幅能力が増強されるセンスアンプ回路を備え
た装置に関するものである。
（従来の技術）
近年、ＭＯ８型半導体記燈１装置として、第４図に示さ
れるようなＣＭＯＳブリップフロップ構成のセンスアン
プ回路５ＡＩＩが多く用いられている。二つのＮチャネ
ルトランジスタの各ドレインとゲートとがクロスカップ
ル接続されてビット線対ＢＬ、ＢＬに接続されており、
さらに各ソースが共通に接続されてソース配線Ｓｌｌを
介してノードＳＡＮに接続されている。また二つのりス
トア用のＰチャネルトランジスタが、各ドレインとゲー
トとがクロスカップル接続されてビット線対ＢＬ、ＢＬ
に接続されており、各ソースが共通に接続されてノード
ＳＡＰに接続されている。ビツト線対ＢＬ、［は、カラ
ムセレクト線Ｃ３Ｌから供給されるカラムセレクト信号
によってｉｌｍされるＤＱアゲート１を介して、データ
入出力線対ＤＱ、ＤＱに接続されている。
れるようなＣＭＯＳブリップフロップ構成のセンスアン
プ回路５ＡＩＩが多く用いられている。二つのＮチャネ
ルトランジスタの各ドレインとゲートとがクロスカップ
ル接続されてビット線対ＢＬ、ＢＬに接続されており、
さらに各ソースが共通に接続されてソース配線Ｓｌｌを
介してノードＳＡＮに接続されている。また二つのりス
トア用のＰチャネルトランジスタが、各ドレインとゲー
トとがクロスカップル接続されてビット線対ＢＬ、ＢＬ
に接続されており、各ソースが共通に接続されてノード
ＳＡＰに接続されている。ビツト線対ＢＬ、［は、カラ
ムセレクト線Ｃ３Ｌから供給されるカラムセレクト信号
によってｉｌｍされるＤＱアゲート１を介して、データ
入出力線対ＤＱ、ＤＱに接続されている。
そして複数個のセンスアンプ回路５ＡＩＩが、第５図に
示されるように共通のソース配線Ｓ１１を介してノード
ＳＡＮ、及びセンスアンプ活性化用ＭＯ８）ランジスタ
Ｑ ｓａｎを直列に介して基準電位Ｖｓｓ端子に接続さ
れている。
示されるように共通のソース配線Ｓ１１を介してノード
ＳＡＮ、及びセンスアンプ活性化用ＭＯ８）ランジスタ
Ｑ ｓａｎを直列に介して基準電位Ｖｓｓ端子に接続さ
れている。
このような構成の各センスアンプ回路５Ａ１１は、ビッ
ト線を低レベルに引き下げる側のトランジスタ電流は、
ソース配線Ｓ１１を介して基準電位ＶＳＳ端子に放電さ
れる。この場合に、センスアンプ回路５Ａ１１から基準
電位ＶＳＳ端子までの間には、ノードＳＡＮの配線抵抗
Ｒｗｊｒや、活性化用ＭＯＳトランジスタＱ ｓａｎの
寄生抵抗や寄生容量が存在する。
ト線を低レベルに引き下げる側のトランジスタ電流は、
ソース配線Ｓ１１を介して基準電位ＶＳＳ端子に放電さ
れる。この場合に、センスアンプ回路５Ａ１１から基準
電位ＶＳＳ端子までの間には、ノードＳＡＮの配線抵抗
Ｒｗｊｒや、活性化用ＭＯＳトランジスタＱ ｓａｎの
寄生抵抗や寄生容量が存在する。
さらにセンスアンプ回路ＳＡＩの数は、大容量化に伴っ
て増加する傾向にあり、ビット線の放電電流の総和は増
加している。これにより、カラムセレクト線Ｃ８Ｌによ
って選択されて、センスアンプ回路５ＡＩＩからデータ
入出力線対ＤＱ、ＤＱから読み出される信号量は減少す
る傾向にあり、センスマージンの低下を招いていた。こ
れは選択、非選択にかかわらず、全てのカラムを同一条
件で増幅していたことに原因がある。
て増加する傾向にあり、ビット線の放電電流の総和は増
加している。これにより、カラムセレクト線Ｃ８Ｌによ
って選択されて、センスアンプ回路５ＡＩＩからデータ
入出力線対ＤＱ、ＤＱから読み出される信号量は減少す
る傾向にあり、センスマージンの低下を招いていた。こ
れは選択、非選択にかかわらず、全てのカラムを同一条
件で増幅していたことに原因がある。
このような問題を解決するために、第６図及び第７図に
示されたようなカラムセレクト線Ｃ３Ｌによって選択的
にセンスアンプの能力が増強される回路か提案されてい
る（１９１１１９ ＳＹＭＰＯ８ＩＶＭ ０ＮＶＬＳＩ
ＣＩＲＣυＩＴＳ（ＤＩＧＥＳＴ ＯＦ ＴＥＣ）Ｉ
ＮＩＣＡＬ ＰＡＰＥＲ８Ｐ１０３〜＋ ０４） ）。
示されたようなカラムセレクト線Ｃ３Ｌによって選択的
にセンスアンプの能力が増強される回路か提案されてい
る（１９１１１９ ＳＹＭＰＯ８ＩＶＭ ０ＮＶＬＳＩ
ＣＩＲＣυＩＴＳ（ＤＩＧＥＳＴ ＯＦ ＴＥＣ）Ｉ
ＮＩＣＡＬ ＰＡＰＥＲ８Ｐ１０３〜＋ ０４） ）。
各センスアンプ回路ＳＡＩ ２のソース配線Ｓ１２とノ
ードＳＡＮとの間に、ゲートに電源電圧ＶＣＣが印加さ
れるノーマリ−オン型のＮチャネルトランジスタＱｎｌ
が、抵抗成分として接続されている。さらに各ソース配
線Ｓ１２は、スイッチ素子としてのＮチャネルトランジ
スタＱｎ２を介して基準電位Ｖｓｓ端子に接続されてい
る。各ＮチャネルトランジスタＱｎ２は、ゲートにカラ
ムセレクト信号を印加されて、選択されたカラムのトラ
ンジスタのみ導通する。
ードＳＡＮとの間に、ゲートに電源電圧ＶＣＣが印加さ
れるノーマリ−オン型のＮチャネルトランジスタＱｎｌ
が、抵抗成分として接続されている。さらに各ソース配
線Ｓ１２は、スイッチ素子としてのＮチャネルトランジ
スタＱｎ２を介して基準電位Ｖｓｓ端子に接続されてい
る。各ＮチャネルトランジスタＱｎ２は、ゲートにカラ
ムセレクト信号を印加されて、選択されたカラムのトラ
ンジスタのみ導通する。
センスアンプ活性化用トランジスタＱ ｓａｎが導通し
、センス動作が開始されると、と・ソト線を低レベルに
引き下げる側のトランジスタのｔａが、トランジスタＱ
ｎ １、ソース配線Ｓ１２、及びセンスアンプ活性化用
トランジスタＱ ｓａｎを介して基準電位ＶＳＳ端子に
放電される。そしてトランジスタＱｎ２のうち、選択さ
れたカラムのセンスアンプ回路５Ａ１２に接続されてい
るもののみが導通し、このセンスアンプ回路５Ａ１２と
基準電位Ｖｓｓ端子とがバイパスされる。これにより、
ビット線に存在する寄生容量のうち、選択されたビ・ソ
ト線におけるもののみが影響するため、増幅能力が増強
させる。
、センス動作が開始されると、と・ソト線を低レベルに
引き下げる側のトランジスタのｔａが、トランジスタＱ
ｎ １、ソース配線Ｓ１２、及びセンスアンプ活性化用
トランジスタＱ ｓａｎを介して基準電位ＶＳＳ端子に
放電される。そしてトランジスタＱｎ２のうち、選択さ
れたカラムのセンスアンプ回路５Ａ１２に接続されてい
るもののみが導通し、このセンスアンプ回路５Ａ１２と
基準電位Ｖｓｓ端子とがバイパスされる。これにより、
ビット線に存在する寄生容量のうち、選択されたビ・ソ
ト線におけるもののみが影響するため、増幅能力が増強
させる。
（発明が解決しようとする課題）
しかし、トランジスタＱｎｌ及びＱｎ２を備えたことに
より、チップ面積の増大を招いていた。
より、チップ面積の増大を招いていた。
さらに、トランジスタＱｎ２の導通を制御するカラムセ
レクト線Ｃ３Ｌを、面積が増大した分だけ引き伸ばして
配線しなければならない。高集積化された半導体記憶装
置では、カラムセレクト線Ｃ３Ｌや、共通ソースのノー
ドＳＡＮの配線長が長くなると、ビット線との間のカッ
プリング容量が増加し、センスマージンの低下を招くこ
とになる。
レクト線Ｃ３Ｌを、面積が増大した分だけ引き伸ばして
配線しなければならない。高集積化された半導体記憶装
置では、カラムセレクト線Ｃ３Ｌや、共通ソースのノー
ドＳＡＮの配線長が長くなると、ビット線との間のカッ
プリング容量が増加し、センスマージンの低下を招くこ
とになる。
ま７二、ソース配線Ｓ１２は、カラム・セレクト線Ｃ３
Ｌによって選択的に電源線ＶＳＳと接続されるため、各
々のソース配線Ｓ１２は電気的に絶縁されている必要が
ある。このため、各センスアンプ回路５Ａ１２の相互間
の距離を短縮して配置することは困難であり、高集積化
の妨げとなっていた。
Ｌによって選択的に電源線ＶＳＳと接続されるため、各
々のソース配線Ｓ１２は電気的に絶縁されている必要が
ある。このため、各センスアンプ回路５Ａ１２の相互間
の距離を短縮して配置することは困難であり、高集積化
の妨げとなっていた。
本発明は上記事情に鑑みてなされたものであり、増幅能
力に優れると同時に、高集積化を達成し得る半導体記憶
装置を提供することを目的とする。
力に優れると同時に、高集積化を達成し得る半導体記憶
装置を提供することを目的とする。
（課題を解決するための手段）
本発明の半導体記憶装置は、複数カラムの各ビット線に
対応して複数のセンスアンプ回路が設けられ、この複数
のセンスアンプ回路が共通の配線を介して基準電位端に
接続され、このセンスアンプ回路と前記基準電位端との
間にスイッチ素子が接続されており、このスイッチ素子
のうち選択されたカラムに設けられているセンスアンプ
回路に接続されているものが導通状態となる半導体記憶
装置であって、前記共通の配線が、複数のセンスアンプ
回路毎に共有されていることを特徴としている。
対応して複数のセンスアンプ回路が設けられ、この複数
のセンスアンプ回路が共通の配線を介して基準電位端に
接続され、このセンスアンプ回路と前記基準電位端との
間にスイッチ素子が接続されており、このスイッチ素子
のうち選択されたカラムに設けられているセンスアンプ
回路に接続されているものが導通状態となる半導体記憶
装置であって、前記共通の配線が、複数のセンスアンプ
回路毎に共有されていることを特徴としている。
（作 用）
センスアンプ回路と基準電位との間を接続する共通の配
線が、複数カラム毎に共有されているため、この共通の
配線を複数カラム毎に１本ずつ設ければ足り、さらにこ
の配線の引き回しが容品となる。さらに、センスアンプ
回路と基準電位端との間のスイッチ素子は、この複数カ
ラムを一単位として一つずつ接続すればよい。さらに各
センスアンプ回路を形成する領域を素子分離する場合に
、複数カラムのセンスアンプ回路をひとまとめにし、そ
の間に一つずつ素子分離領域を設ければ足りる。
線が、複数カラム毎に共有されているため、この共通の
配線を複数カラム毎に１本ずつ設ければ足り、さらにこ
の配線の引き回しが容品となる。さらに、センスアンプ
回路と基準電位端との間のスイッチ素子は、この複数カ
ラムを一単位として一つずつ接続すればよい。さらに各
センスアンプ回路を形成する領域を素子分離する場合に
、複数カラムのセンスアンプ回路をひとまとめにし、そ
の間に一つずつ素子分離領域を設ければ足りる。
これにより、チップ面積が縮小される。
さらに共通の配線の引き回しが容易であることにより、
この共通の配線とビット線との間の力・ツブリング容量
が減少するためセンス感度が向上する。
この共通の配線とビット線との間の力・ツブリング容量
が減少するためセンス感度が向上する。
（実施例）
以下、本発明の一実施例について図面を参照して説明す
る。本実施例におけるセンスアンプ回路の各センスアン
プのソース配線とノードＳＡＮとの接続関係は、第１図
に示されるよってある。第７図に示された従来の装置と
比較し、複数カラム１０毎にソース配線Ｓ１が共有され
ている点に特徴がある。これにより、トランジスタＱｎ
ｌ及びＱｎ２は複数カラム１０毎に一対で足ることにな
る。他の構成要素及び回路動作は、第５図及び第７図に
示された従来の装置と同様であり、説明を省略する。
る。本実施例におけるセンスアンプ回路の各センスアン
プのソース配線とノードＳＡＮとの接続関係は、第１図
に示されるよってある。第７図に示された従来の装置と
比較し、複数カラム１０毎にソース配線Ｓ１が共有され
ている点に特徴がある。これにより、トランジスタＱｎ
ｌ及びＱｎ２は複数カラム１０毎に一対で足ることにな
る。他の構成要素及び回路動作は、第５図及び第７図に
示された従来の装置と同様であり、説明を省略する。
次に、センスアンプ回路ＳＡＩとトランジスタＱｎｌ及
びＱｎ２の半導体基板上におけるノ々ターン配置を第２
図に示す。トランジスタ領域Ｔ１に、４カラムを一単位
としてセンスアンプ回路ＳＡＩの各素子が配列されてい
る。そして４対のＮチャネルトランジスタは、例えばド
レイン領域Ｄ１とゲート電極Ｇ５、ドレイン領域Ｄ５と
ゲート電極Ｇ１とかクロスカップル接続されて、ビット
線対ＢＬ、ＢＬに接続されている。ここで、ビット線と
各拡散層との接続は、便宜上黒丸で示す。さらにトラン
ジスタＱｎｌは、トランジスタ領域Ｔｎｌに形成されて
おり、ゲート電極ＧΦには電源電圧ＶＣＣが印加されて
いる。トランジスタＱｎ２はトランジスタ領域Ｔｎ２に
形成され、ゲート電極ＧΦΦにはカラムセレクト線ＣＳ
Ｌか接続されている。
びＱｎ２の半導体基板上におけるノ々ターン配置を第２
図に示す。トランジスタ領域Ｔ１に、４カラムを一単位
としてセンスアンプ回路ＳＡＩの各素子が配列されてい
る。そして４対のＮチャネルトランジスタは、例えばド
レイン領域Ｄ１とゲート電極Ｇ５、ドレイン領域Ｄ５と
ゲート電極Ｇ１とかクロスカップル接続されて、ビット
線対ＢＬ、ＢＬに接続されている。ここで、ビット線と
各拡散層との接続は、便宜上黒丸で示す。さらにトラン
ジスタＱｎｌは、トランジスタ領域Ｔｎｌに形成されて
おり、ゲート電極ＧΦには電源電圧ＶＣＣが印加されて
いる。トランジスタＱｎ２はトランジスタ領域Ｔｎ２に
形成され、ゲート電極ＧΦΦにはカラムセレクト線ＣＳ
Ｌか接続されている。
このように、４カラムを一単位としてソース配線Ｓ１を
共有することにより、次のような効果か得られる。先ず
、ソース配線Ｓ１が４カラムで１本で足りるため、この
配線の引き回しが容易である。また、トランジスタＱｎ
ｌ及びＱｎ２は４カラム毎に１対で足りる。さらにセン
スアンプ回路ＳＡＩの相互間には、４カラム毎に素子分
離領域を一つ形成すれば足りる。これにより、従来の回
路よりもチップ面積を縮小させることが可能となる。
共有することにより、次のような効果か得られる。先ず
、ソース配線Ｓ１が４カラムで１本で足りるため、この
配線の引き回しが容易である。また、トランジスタＱｎ
ｌ及びＱｎ２は４カラム毎に１対で足りる。さらにセン
スアンプ回路ＳＡＩの相互間には、４カラム毎に素子分
離領域を一つ形成すれば足りる。これにより、従来の回
路よりもチップ面積を縮小させることが可能となる。
さらに、ソース配線Ｓ１の引き回しか容易になるため、
トランジスタＱｎ２のゲートに接続されたカラムセレク
ト線Ｃ８Ｌの配線長を短縮することかでき、高集積化さ
れた半導体記憶装置で問題とされるカラムセレクト線Ｃ
３Ｌとビット線対ＢＬ、ＢＬとの間のカップリング容量
が減少し、センス感度が向上する。
トランジスタＱｎ２のゲートに接続されたカラムセレク
ト線Ｃ８Ｌの配線長を短縮することかでき、高集積化さ
れた半導体記憶装置で問題とされるカラムセレクト線Ｃ
３Ｌとビット線対ＢＬ、ＢＬとの間のカップリング容量
が減少し、センス感度が向上する。
上述した実施例はいずれも一例であり、本発明を限定す
るものではない。例えば、本実施例では４カラムのセン
スアンプ回路ＳＡＩを一単位として、ソース配線Ｓ１を
共有しているが、複数カラムで共有するものであれば４
カラム以外であってもよい。第３図に示された回路パタ
ーン配置では、２カラムのセンスアンプ回路ＳＡＩでソ
ース配線Ｓ２、又はＳ３を共有している。そして、トラ
ンジスタ領域を領域Ｔｌｌ及びＴ１２に分割し、それぞ
れに二対のＮチャネルトランジスタを形成している。こ
の場合には、２カラムずつ素子分離し、図中横方向にず
らして配置することによって縦方向のチップ面積の増加
を抑えることができる。
るものではない。例えば、本実施例では４カラムのセン
スアンプ回路ＳＡＩを一単位として、ソース配線Ｓ１を
共有しているが、複数カラムで共有するものであれば４
カラム以外であってもよい。第３図に示された回路パタ
ーン配置では、２カラムのセンスアンプ回路ＳＡＩでソ
ース配線Ｓ２、又はＳ３を共有している。そして、トラ
ンジスタ領域を領域Ｔｌｌ及びＴ１２に分割し、それぞ
れに二対のＮチャネルトランジスタを形成している。こ
の場合には、２カラムずつ素子分離し、図中横方向にず
らして配置することによって縦方向のチップ面積の増加
を抑えることができる。
本発明の半導体記憶装置は、複数カラムのセンスアンプ
回路で共通の配線を共有するため、複数カラム毎に１本
ずつ配線すれば足り、さらにこの配線の引き回しが容易
であり、さらにセンスアンプ回路と基準電位端との間の
スイッチ素子は、この複数カラムを一単位として一つず
つ接続すればよく、さらに各センスアンプ回路を形成す
る領域を素子分離する場合に、複数カラムのセンスアン
プ回路をひとまとめにして、その間に一つずつ素子分離
領域を設ければ足りるため、チップ面積を縮小すること
ができる。
回路で共通の配線を共有するため、複数カラム毎に１本
ずつ配線すれば足り、さらにこの配線の引き回しが容易
であり、さらにセンスアンプ回路と基準電位端との間の
スイッチ素子は、この複数カラムを一単位として一つず
つ接続すればよく、さらに各センスアンプ回路を形成す
る領域を素子分離する場合に、複数カラムのセンスアン
プ回路をひとまとめにして、その間に一つずつ素子分離
領域を設ければ足りるため、チップ面積を縮小すること
ができる。
さらに共通の配線の引き回しが容易であるため、この共
通の配線とビット線との間のカップリング容量が減少し
、センス感度の向上が達成される。
通の配線とビット線との間のカップリング容量が減少し
、センス感度の向上が達成される。
第１図は本発明の一実施例による半導体記憶装置の構成
を示した回路図、第２図は同装置のパターン配置を示す
平面図、第３図は本発明の他の実施例による半導体記憶
装置のパターン配置を示す平面図、第４図は従来の半導
体記憶装置の構成を示した回路図、第５図は同装置の複
数個のセンスアンプ回路の配列を示した回路図、第６図
は他の従来の半導体記憶装置の構成を示した回路図、第
７図は同装置の複数個のセンスアンプ回路の配列を示し
た回路図である。 Ｓｌ、Ｓ２．Ｓ３・・・ソース配線、ＴＩ、Ｔｌｌ。 Ｔ１２．Ｔｎｌ、Ｔｎ２−’トランジスタ領域、０１〜
Ｇ８．ＧΦ、ＧΦΦ・・・ゲート電極、ＢＬ。 ＢＬ・・・ビット線対、Ｃ８Ｌ・・・カラムセレクト線
、Ｑ ｓａｎ・・・センスアンプ活性化用トランジスタ
。
を示した回路図、第２図は同装置のパターン配置を示す
平面図、第３図は本発明の他の実施例による半導体記憶
装置のパターン配置を示す平面図、第４図は従来の半導
体記憶装置の構成を示した回路図、第５図は同装置の複
数個のセンスアンプ回路の配列を示した回路図、第６図
は他の従来の半導体記憶装置の構成を示した回路図、第
７図は同装置の複数個のセンスアンプ回路の配列を示し
た回路図である。 Ｓｌ、Ｓ２．Ｓ３・・・ソース配線、ＴＩ、Ｔｌｌ。 Ｔ１２．Ｔｎｌ、Ｔｎ２−’トランジスタ領域、０１〜
Ｇ８．ＧΦ、ＧΦΦ・・・ゲート電極、ＢＬ。 ＢＬ・・・ビット線対、Ｃ８Ｌ・・・カラムセレクト線
、Ｑ ｓａｎ・・・センスアンプ活性化用トランジスタ
。
Claims (1)
- 【特許請求の範囲】 複数カラムの各ビット線に対応して複数のセンスアンプ
回路が設けられ、この複数のセンスアンプ回路が共通の
配線を介して基準電位端に接続され、このセンスアンプ
回路と前記基準電位端との間にスイッチ素子が接続され
ており、このスイッチ素子のうち選択されたカラムに設
けられているセンスアンプ回路に接続されているものが
導通状態となる半導体記憶装置において、 前記共通の配線が、複数のセンスアンプ回路毎に共有さ
れていることを特徴する半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2082078A JP2523925B2 (ja) | 1990-03-29 | 1990-03-29 | 半導体記憶装置 |
| EP91105007A EP0450516B1 (en) | 1990-03-29 | 1991-03-28 | Semiconductor memory |
| DE69119287T DE69119287T2 (de) | 1990-03-29 | 1991-03-28 | Halbleiterspeicher |
| KR1019910004842A KR950010620B1 (ko) | 1990-03-29 | 1991-03-28 | 반도체 기억장치 |
| US07/677,442 US5270971A (en) | 1990-03-29 | 1991-03-29 | Semiconductor memory having a plurality of sense amplifier circuits and corresponding bit lines |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2082078A JP2523925B2 (ja) | 1990-03-29 | 1990-03-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03283087A true JPH03283087A (ja) | 1991-12-13 |
| JP2523925B2 JP2523925B2 (ja) | 1996-08-14 |
Family
ID=13764430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2082078A Expired - Lifetime JP2523925B2 (ja) | 1990-03-29 | 1990-03-29 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5270971A (ja) |
| EP (1) | EP0450516B1 (ja) |
| JP (1) | JP2523925B2 (ja) |
| KR (1) | KR950010620B1 (ja) |
| DE (1) | DE69119287T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04252493A (ja) * | 1991-01-28 | 1992-09-08 | Nec Corp | 半導体記憶装置 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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