JP2591314B2 - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JP2591314B2
JP2591314B2 JP27827690A JP27827690A JP2591314B2 JP 2591314 B2 JP2591314 B2 JP 2591314B2 JP 27827690 A JP27827690 A JP 27827690A JP 27827690 A JP27827690 A JP 27827690A JP 2591314 B2 JP2591314 B2 JP 2591314B2
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    • G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
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    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
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    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/067—Single-ended amplifiers

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体メモリ装置に関し、特に半導体メモ
リ装置のセンスアップ等の配置に関する。
〔従来の技術〕
一般に、半導体メモリ装置は、ディジット線とワード
線が接続されたメモリセルをアレイ状に設けて成るメモ
リセルアレイ領域を有している。このメモリセルアレイ
領域のディジット線と平行な方向にワード線に接続され
るＸデコーダが設けられ、ワード線と平行な方向には、
ディジット線に接続されるＹセレクタ及びセンスアンプ
が設けられている。
このような半導体メモリ装置において、ワード線は抵
抗値の比較的高いポリシリコン（約20Ω／□）で形成さ
れている。従って、高速のメモリを設計する場合、なる
べくワード線の長さを短かくしなければならない。ワー
ド線を短かくする方法として、ディジット線の本数を少
なくしてメモリセルアレイ領域のワード線方向の長さを
短かくし、ワード線の長さを短かくする方法がある。こ
の方法によると、ディジット線を少なくした分、ディジ
ット線の長さを長くして、ディジット線１本あたりに接
続するメモリセルを多くすることになる。
高速性を求められるメモリのうち、例えばマイクロコ
ードを格納したマイクロROMや、キャッシュメモリのよ
うに出力ビット数が多いメモリでは、出力ビット数に対
応してセンスアンプ数が多くなる。上述したようにセン
スアンプ回路は、狭くなったメモリセルアレイ領域のワ
ード線方向に形成されるため、センスアンプ回路１個あ
たりの形成領域の幅は狭くなる。
第11図はワンチップマイクロコンピュータ内に存在す
る48ビット出力の448×96ビットマスクROM部分の構成を
示す図である。このマスクROMは、高速化のため、抵抗
値の高いワード線を短してある。すなわちディジット線
の数を減らし、それに対応してディジット線１本の長さ
を長くしてディジット線１本当りに接続するメモリセル
を多くする構成となっている。具体的にはメモリセルア
レイ領域11のワード線方向の長さ（以下横方向の長さと
いう）が480μｍであり、その幅内に抵抗値がポリシリ
コンに比べて無視できるアルミニウム配線からなる96本
のディジット線が設けられている。それに対してメモリ
セルアレイ領域11のディジット線方向の長さ（以下縦方
向の長さという）は2800μｍであり、その幅内にポリシ
リコンからなる448本のワード線が設けられている。
一般にＹセレクタ領域13とセンスアンプ領域12とはメ
モリセルアレイ領域11のワード線と平行な方向でディジ
ット線の延長線上に設けられている。従って、このよう
な出力ビットが多いメモリの場合、狭い幅の中に出力ビ
ットに対応した数だけのセンスアンプを形成しなければ
ならない。この例においては、480μｍの幅内に48個の
センスアンプ回路を形成しなければならず、センスアン
プ回路１個当りの幅は10μｍとなる。又、Ｙセレクタに
対して選択信号を供給するＹデコーダ領域14はＹセレク
タに隣接して設けられ、ワード線を選択するＸデコーダ
領域15はディジット線と平行な方向でワード線の延長線
上に設けられている。
第12図は第11図に示すセンスアンプ領域12とＹセレク
タ領域13とメモリセルアレイ領域11の各一部を示す回路
図である。メモリセルアレイ領域11内にはメモリセルと
しての複数のMOSトランジスタ（M00、M01…）が接地電
位とアルミニウム配線からなるディジット線（D0、D1…
D95）との間にそれぞれ設けられ、そのゲートにポリシ
リコンからなるワード線（W0、W1…W447）が接続されて
いる。Ｙセレクタ領域13には、２本のディジット線（D0
およびD1、D2およびD3、…）に対して１つのＹセレクタ
（Y0、Y1…）がそれぞれ設けられ、センスアンプ領域12
には、Ｙセレクタ（Y0、Y1、…）の出力にそれぞれ接続
されたセンスアンプ（S0、S1…）が設けられている。
第13図および第14図はそれぞれ第12図に示すＹセレク
タとセンスアンプの具体的な回路構成を示す回路図であ
る。
第13図を参照すると、ＹセレクタY0は、Ｙデコーダ14
（第11図）からの選択信号線S0、S1から供給される選択
信号によりオン・オフが制御されるＮチャネルMOSトラ
ンジスタN1、N2により構成されている。選択信号により
２本のディジット線D0、D1のいずれかがセンスアンプS0
に接続されることになる。
第14図を参照すると、センスアンプは、ゲートが接地
電源に接続され、ソース・ドレイン路が節点Ａと電源端
VDD間に接続されたＰチャネルトランジスタP11と、節点
Ａにゲートが共通に接続されたＰチャネルトランジスタ
P12とＮチャネルトラジスたN11からなるインバータから
構成され、ＸセレクタY0の出力線が節点Ａに接続され
る。又、インバータの出力節点Ｂが、センスアンプの出
力端子OUTに接続される。
このセンスアンプは、選択されたディジット線のレベ
ルがVDDレベルであるか、GNDレベルであるかに応じてセ
ンスアンプの出力レベルが決定されることになる。ディ
ジット線には、接続されているメモリセルの接合容量
や、配線容量からなる大きな容量Ｃが存在する。従っ
て、ディジット線上の選択されたメモリセルがオン状態
であれば、容量Ｃにチャージされた電荷をディスチャー
ジしてディジット線をGNDレベルに下げ、メモリセルが
オフ状態であれば、センスアンプのP11によって容量Ｃ
をチャージアップしてディジット線をVDDレベルに上げ
る。
第15図は第12図から第14図に示す部分のパターン構成
を示す平面図である。同じ構成部分には同じ番号を付し
てある。上述したように、このマスクROMは、横方向の
長さ480μｍ内に48個のセンスアンプ回路を形成しなけ
ればならず、センスアンプ回路１個当りの幅は10μｍと
なる。しかし、この幅ではセンスアンプを構成するため
の素子を形成することができない。そこで実際は、２つ
のセンスアンプS0とS1を縦積とすることで、センスアン
プ１個あたりの幅を20μｍとしている。
20μｍという狭い幅内でセンスアンプを構成する場
合、構成できる回路の種類および回路を構成する素子に
配置方法が限定されてしまう。例えばセンスアンプS0の
場合、センスアンプは第14図に示すような構成素子数の
少ない単純な回路しか形成することができない。しかも
この回路の素子の配置方法は、Ｐチャネルトランジスタ
P11と、インバーターを構成するＰチャネルトランジス
タP12およびＮチャネルトランジスタN11を１つずつ縦積
にして構成する方法以外にはない。ここで、GND及びVDD
の供給は第１層目のアルミニウム配線51および52がそれ
ぞれ用いられ、３つのトランジスタ間の配線、出力配
線、およびセレクタY0からの入力配線は第２層目のアル
ミニウム配線層53、54および55がそれぞれが用いられて
いる。
Ｙセレクタも同様にY0とY1が縦積に形成されている。
例えばＹセレクタY0の場合、メモリセルアレイ11のディ
ジット線D0と接続されているＮチャネルトランジスタN1
がそのゲートに選択信号線S0が接続され、ディジット線
D1と接続されているＮチャネルトランジスタN2がそのゲ
ートに選択信号線S1が接続され、それぞれ導通が制御さ
れている。選択されたディジット線が第２層目のアルミ
ニウム配線55によりセンスアンプS0に接続されている。
〔発明が解決しようとする課題〕
以上説明したように、従来、高速性を求めしかも出力
ビット数の多い半導体メモリ装置では、センスアンプ回
路１個あたりの形成領域の幅が狭くなるため、例えば、
第14図に示すような、回路を構成する素子数が少ない単
純なセンスアンプ回路しか形成することができない。こ
のような単純な回路では、読出しスピード等の性能が悪
化してしまい、結果として半導体メモリ装置全体の高速
化が達成できなくなってしまう欠点がある。
したがって、本発明の目的は、高速性を求め、しかも
出力ビット数の多い半導体メモリ装置において、高級な
センスアンプを設けることができる半導体メモリ装置を
提供することがである。
〔課題を解決するための手段〕
本発明の半導体メモリ装置は、アレイ状に設けられた
複数のメモリセルからなるメモリセルアレイ領域と、複
数のメモリセルにそれぞれ接続されたディジット線のう
ち所定数のディジット線を入力するＹセレクタ回路が形
成される領域と、複数のメモリセルアレイにそれぞれ接
続された複数のワード線の仮想延長線上に配置されＹセ
レクタの出力端に接続されたセンスアンプが形成される
領域とを有する。ディジット線は第１層目の高融点金属
配線で形成され、ディジット線とＹセレクタ回路とセン
スアンプとを接続する配線は、少なくともその一部がメ
モリセルアレイ領域上に配置され第２層目の高融点金属
配線からなる。
高融点金属配線としては、アルミニウム、金（Au）、
タングステン等が用いられる。
〔実施例〕
第１図から第10図を参照して、本発明の実施例につい
て説明する。
第１図は本発明の第１の実施例である半導体メモリ装
置の構成を示す図で、ワンチップマイクロコンピュータ
内に存在する48ビット出力、448×96ビット構成のマス
クROMである。本実施例でもメモリセルアレイ領域11の
サイズは第11図に示すメモリセルアレイ領域と同じであ
る。つまり、メモリセルアレイ領域の横方向の長さは48
0μｍで、その幅内に96本のディジット線が設けられ、
縦方向の長さは2800μｍで、その幅内に448本のワード
線が設けられている。
一般に、メモリセルアレイ領域11は第15図にも示した
ように、ディジット線に第１層目のアルミニウム配線を
用いている。しかし、メモリセルアレイ形成領域には第
２層目のアルミニウム配線は存在していない。そこで、
第２層目のアルミニウム配線をメモリセルアレイ上に配
置することにより、センスアンプ領域22を長さの長いメ
モリセルアレイ領域11と平行方向でワード線の延長線上
にメモリセルアレイ領域11の縦方向の長さ（2800μｍ）
と同じ長さを持つように配置して、センスアンプ回路１
個あたりの幅に余裕を持たせ、高級なセンスアンプを構
成することができることを発明者は知見した。これを第
２図を用いて更に詳細に説明する。尚、本実例の他の領
域、即ちＹセレクタ領域13、Ｙデコーダ領域14、Ｘデコ
ーダ領域15は、第11図の従来例と同様に配置されてい
る。
第２図は第１図に示すセンスアンプ領域22とＹセレク
タ領域13とメモリセルアレイ領域11の各一部を示す回路
図である。Ｙセレクタ（Y0、Y1、…）は第１層目のアル
ミニウム配線により形成されたディジット線（D0および
D1、D2およびD3、…）を入力として、Ｙデコーダ領域14
（第１図）からの選択信号（図示せず）により２本のデ
ィジット線のいずれかを選択する。Ｙセレクタ（Y0、Y1
…）からセンスアンプ（S0、S1、…）までの配線（L0、
L1、…）は、第２層目のアルムニウム配線を用いてメモ
リセルアレイ領域11上に配置されている。これにより、
センスアンプ（S0、S1、…）をメモリセルアレイ領域11
の縦方向の長さに配置することができた。従って、すべ
てのＹセレクタとセンスアンプ間の配線をメモリセルア
レイ領域11上の第２層目のアルミニウム配線とすること
で、センスアンプ領域22はメモリセルアレイ領域11の縦
方向に沿って配置できることになった。
本実施例の場合、メモリセルアレイ領域11の縦方向の
長さは2800μｍであり、その幅内に48ビット出力、すな
わち48個のセンスアンプが存在することになる。つま
り、センスアンプ回路１個を形成するための領域の幅は
約55μｍとなり、素子数の多い高級なセンスアンプ回路
がその領域に形成することができようになった。
第３図にセンスアンプ領域22に形成されるセンスアン
プ回路（S0、S1、…）の具体的回路構成の一例を示す。
ＰチャネルトランジスタP14、P15およびＮチャネルトラ
ンジスタN12、N13、N14により差動増幅回路を構成して
いる。この差動増幅回路の一方の入力端にＹセレクタに
より選択されたデジット線が接続される節点Ａが接続さ
れ、他方の入力端にリファレンス電圧Vrefが印加されて
いる。そしてこの差動増幅回路の出力をＰチャネルトラ
ンジスタP16とＮチャネルトランジスタN16により構成さ
れるインバータの入力に接続し、インバータの出力を出
力端OUTに接続している。
このような回路構成をすることで、節点Ａの電位がリ
ファレンス電圧Vrefとなると出力が反転することにな
る。つまり、リファレンス電圧Vrefを適当を値に設定し
ておけば、節点Ａに接続されているディジット線の小さ
な電位変化で出力が反転することになり、センスアンプ
の高速化が可能となった。尚、Ｙセレクタの回路構成は
第13図に示す回路構成と同様である。
第４図は第２図及び第３図に示す部分のパターン構成
を示す平面図である。第２図および第３図と同じ構成部
分には同じ番号を付してある。
Ｙセレクタ（Y0、Y1、…）は、第15図に示す従来のパ
ターン構成と同じであり、Y0とY1が縦積に形成されてい
る。例えばＹセレクタY0の場合、メモリセルアレイ領域
11の内に設けられた第１層目のアルミウム配線からなる
ディジット線D0、D1がそれぞれＮチャネルトランジスタ
N1およびN2に接続されている。これら２つのトランジス
タのゲートに選択信号線S0、S1が接続され、導通が制御
されている。
選択されたディジット線は、メモリセルアレイ領域11
上に配置された第２層目のアルミニウム配線L0により、
メモリセルアレイ領域11の縦方向に沿って配置されたセ
ンスアンプS0に接続されている。
センスアンプは、縦、横の長さがそれぞれ約55μｍの
領域に形成されている。例えばセンスアンプS0の場合、
ほぼ正方形の領域内に差動増幅回路を構成するＰチャネ
ルトランジスタP14、P15およびＮチャネルトランジスタ
N12、N13、N14と、インバータ回路を構成しているＰチ
ャネルトランズシタP16およびＮチャネルトランジスタN
15が配置されている。
第５図は第４図のＸ−Ｘ線断面図である。基板１上に
設けられた素子分離領域２上にワード線である多結晶シ
リコン３が配置されている。この多結晶シリコン３と直
交する形で、第１の層間絶縁膜４を介してその上にディ
ジット線（D0、D1…）が配置されている。更に、第２の
層間絶縁膜５を介してその上に第２層目のアルミニウム
配線（L0、L1…）が設けられている。
以上説明したように、本実施例によれば、第２層目の
アルミニウム配線をメモリセルアレイ領域上に配置する
ことにより、センスアンプ領域22をメモリセルアレイ領
域の縦方向（2800μｍ）の長さに配置することができ
た。従って、センスアンプ回路１個あたりの形成領域の
幅が約55μｍとなり、第３図に示すような高級なセンス
アンプを構成することができる。つまり、半導体メモリ
装置全体として、より高速化が可能となった。
第６図は本発明の半導体メモリ装置の第２実施例を示
す回路図である。本実施例では、Ｙセレクタ形成領域を
13aと13bの２つに分け、それぞれ、メモリセルアレイ領
域11のワード線方向にメモリセルアレイ領域11をはさん
で互いに反対側に設けられている。各Ｙセレクタ（Y0、
Y1、…）は対応したセンスアンプ（S0、S1、…）とメモ
リセルアレイ領域11上に配置された第２層目のアルミニ
ウム配線L11により接続されている。
このような構成とすることにより、第１実施例と同様
な効果を得られる上、Ｙセレクタ１個あたりの形成領域
の幅が２倍になるため、例えばＹセレクタY0とY1を縦積
にする必要がなくなり、Ｙセレクタも余裕を持って配置
できる効果がある。
更に、Ｙセレクタ形成領域13aにはセンスアンプS0か
らS23までに対応するＹセレクタ（Y0、Y1…、Y23）を配
置し、Ｙセレクタ形成領域13bには、センスアンプS24か
らS47までに対応するＹセレクタ（Y24、Y25、…Y47）を
配置する（図示せず）ことにより、Ｙセレクタからセン
スアンプまでの第２層目のアルミニウム配線の合計の長
さを最小にすることが可能となる。
第７図は本発明の半導体メモリ装置の第３実施例を示
す回路図である。本実施例では、第２図に示した第１実
施例のＹセレクタに、更にもう１段Ｙセレクタを追加し
て、第１段目のＹセレクタ13cと第２段目のＹセレクタ1
3dからなる２段構成としている。つまり、ディジット線
D0とD1をＹセレクタY00により選択し、ディジット線D2
とD3をＹセレクタY01により選択し、更に、Y00とY01の
出力をＹセレクタY10により選択している。第２段目の
Ｙセレクタ（Y10、Y20、…）の出力線L12がメモリセル
アレイ領域11上を経てセンスアンプ（S0、S1、…）に接
続されている。
第８図は第７図に示した２段構成のＹセレクタの具体
的回路構成の一例を示す回路図である。選択信号S10、S
11により、第１段目をＹセレクタY00とY01がそれぞれデ
ィジット線D0とD1、D2とD3のいずれかを選択し、更に選
択信号S20、S21により第２段目のＹセレクタY10がY00と
Y01の出力のいずれかを選択している。
このような構成とすることにより、センスアンプの数
を減少することができ、センスアンプ１つあたりの形成
領域の幅は更に広がることになる。つまり、本実施例の
場合、例えばディジット線４本（D0、D1、D3、D3）に対
してセンスアンプS01つとなるため、全体のセンスアン
プ回路の数は24個と半減することが可能となる。従っ
て、センスアンプ形成領域の幅も２内となるため、更に
高級なセンスアンプを構成することも可能となる。
第９図は本発明の半導体メモリ装置の第４実施例を示
す回路図である。本実施例では、第７図に示した第３実
施例の第２段目のＹセレクタ13c（Y10、Y20…）をセン
スアンプ領域22と平行にメモリセルアレイ領域11の縦方
向に沿って配置した構成となっている。本実施例の場
合、第１段目のＹセレクタ13cと第２段目のＹセレクタ1
3d間の配線がメモリセルアレイ領域11上に設けられた第
２層目のアルミニウム配線L14となっている。
このような構成とすることで、第４実施例と同様な効
果が得られ、しかも、Ｙセレクタを何段も縦積しなくて
もすむという効果がある。
第10図は本発明の半導体メモリ装置の第５実施例を示
す回路図である。本実施例は、第２図に示した第１実施
例のＹセレクタ領域13（Y0、Y1…）をセンスアンプ領域
22と平行にメモリセルアレイ領域11の縦方向に沿って配
置した構成となっている。本実施例の場合、Ｙセレクタ
領域13とそれに対応したディジット線間を結ぶ配線がメ
モリセルアレイ11上に設けられた第２層目のアルミニウ
ム配線L15となっている。
このような構成とすることで、第１実施例と同様な効
果が得られ、しかも、Ｙセレクタ形成領域の幅も広がる
ため、Ｙセレクタも余裕を持って配置できるという効果
がある。
更に、Ｙセレクタを第７図および第９図に示したよう
に、２段構成として、すべてメモリセルアレイ領域11と
センスアンプ領域22との間に配置することも可能であ
る。
以上説明した実施例では、メモリセルアレイとしてマ
スクROMを例に説明したが、本発明ではそれに限定され
ることなく、他のROMや、DRAM（dynamicRAM）、SRAM（s
taticRAM）等のメモリや、キャッシュメモリ等であっ
て、出力ビット数の多いメモリに適用可能である。従っ
て、センスアンプの種類は第３図に示す回路構成、及び
第４図に示すパターン構成に限定されない。
又、メモリセルアレイ領域上に配置される第２層目の
金属配線をアルミニウム配線で説明したが、本発明で
は、アルミニウムの他に、高融点金属配線として、金
（Au）、タングステン等が適用可能である。
〔発明の効果） 以上説明したように、本発明はメモリセルアレイ領域
を形成する複数のメモリセルにそれぞれ接続された第１
層目のアルミニウム配線からなる複数のディジット線の
うちＹセレクタ回路により選択されたディジット線を入
力とするセンスアンプをメモリセルアレイ領域のディジ
ット線方向に配置し、複数のディジット線とセンスアン
プ間の配線うち少くともその一部をメモリセルアレイ領
域上に配置され第２層目のアルミニウム配線としたこと
により、センスアンプを形成する領域の幅が広がるた
め、高速性を求め、しかも出力ビット数の多い半導体メ
モリ装置において、高級なセンスアンプを設けることが
できようになった。
【図面の簡単な説明】
第１図は本発明の半導体メモリ装置の第１実施例を示す
回路図、第２図は第１図に示すセンスアンプ部、Ｙセレ
クタ部、及びメモリセルアレイ部の各一部を示す回路
図、第３図は第２図に示すセンスアンプの回路構成を示
す回路図、第４図は第２図に示す部分のパターン構成を
示す平面図、第５図は第４図に示すＸ−Ｘ線の断面部分
を示す断面図、第６図は本発明の半導体メモリ装置の第
２実施例を示す回路図、第７図は本発明の半導体メモリ
装置の第３実施例を示す回路図、第８図は第７図に示す
第１及び第２のＹセレクタの回路構成を示す回路図、第
９図は本発明の半導体メモリ装置の第４実施例を示す回
路図、第10図は本発明の半導体メモリ装置の第５実施例
を示す回路図、第11図は従来の半導体メモリ装置の全体
の構成を示す回路図、第12図は第11図に示すセンスアン
プ部、Ｙセレクタ部及びメモリセルアレイ部の各一部を
示す回路図、第13図は第12図に示すＹセレクタの回路構
成を示す回路図、第14図は第12図に示すセンスアンプの
回路構成を示す回路図、第15図は第12図に示す部分のパ
ターン構成を示す平面図である。 11……メモリセルアレイ領域、12……センスアンプ領
域、13……Ｙセレクタ領域、14……Ｙデコーダ領域、15
……Ｘデコーダ領域、22……センスアンプ領域

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】アレイ状に設けられた複数のメモリセルと
    それらにそれぞれ接続した複数のディジット線およびワ
    ード線とを含み前記ワード線の数が前記ディジット線の
    数より多いメモリセルアレイ領域と、前記複数のディジ
    ット線のうち所定数のディジット線に入力端が接続した
    Ｙセレクタ回路が形成される領域と前記メモリセルアレ
    イ領域の前記ディジット線に平行な方向で前記ワード線
    の延長線上に配置され前記Ｙセレクタの出力端に接続し
    たセンスアンプが形成される領域とを含み、前記複数の
    ディジット線と前記センスアンプ形成領域間の複数の配
    線の少くなくとも一部が前記メモリセルアレイ領域上に
    配置されていることを特徴とする半導体メモリ装置。
  2. 【請求項２】前記複数のディジット線が第１層目のアル
    ミニウム配線であり、前記複数の配線が第２層目のアル
    ミニウム配線であることを特徴とする請求項１記載の半
    導体メモリ装置。
  3. 【請求項３】前記Ｙセレクタ形成領域が前記メモリセル
    アレイ領域に隣接して配置され、前記複数の配線が前記
    Ｙセレクタ形成領域と前記センスアンプ形成領域間を結
    ぶ配線であることを特徴とする請求項１記載の半導体メ
    モリ装置。
  4. 【請求項４】前記Ｙセレクタ形成領域を２つに分けそれ
    ぞれの形成領域が前記メモリセルアレイ領域をはさんで
    反対側に設けられていることを特徴とする請求項３記載
    の半導体メモリ装置。
  5. 【請求項５】前記Ｙセレクタ形成領域を２段構成とした
    ことを特徴とする請求項１記載の半導体メモリ装置。
  6. 【請求項６】前記複数の配線が２段目のＹセレクタ形成
    領域と前記センスアンプ形成領域間を結ぶ配線であるこ
    とを特徴とする請求項５記載の半導体メモリ装置。
  7. 【請求項７】前記２段構成のＹセレクタ形成領域のうち
    第２段目のＹセレクタ形成領域が前記ワード線の延長線
    上に配置され、第１段目のＹセレクタ形成領域が前記デ
    ィジット線の延長線上方向に配置され、前記複数の配線
    が前記第１段目のＹセレクタ形成領域と前記第２段目の
    Ｙセレクタ形成領域間を結ぶ配線であることを特徴とす
    る請求項５記載の半導体メモリ装置。
  8. 【請求項８】前記Ｙセレクタ形成領域および前記センス
    アンプ形成領域が共に前記メモリセルアレイ領域の前記
    ワード線の延長線上に配置され、前記複数の配線が前記
    Ｙセレクタ形成領域と前記複数のディジット線間を結ぶ
    配線であることを特徴とする請求項１記載の半導体メモ
    リ装置。
  9. 【請求項９】複数のメモリセルをワード線方向に少なく
    ディジット線方向に多く配列したメモリセルアレイ領域
    と、前記複数のメモリセルにそれぞれ接続された複数の
    ディジット線のうち所定数のディジット線を入力としそ
    のうちの１本を選択すＹセレクタ回路と、前記メモリセ
    ルアレイ領域の前記ディジット線と平行な方向で前記ワ
    ード線の延長線上に配置され前記Ｙセレクタにより選択
    された出力を入力とする複数のセンスアンプと、前記複
    数のディジット線と前記センスアンプ間の配線であって
    少くともその一部が前記メモリセルアレイ領域上に配置
    されている配線とを有することを特徴とする半導体メモ
    リ装置
  10. 【請求項１０】前記メモリセルアレイ領域がマスクROM
    であることを特徴とする請求項１又は９記載の半導体メ
    モリ装置。
  11. 【請求項１１】前記メモリセルアレイ領域がSRAMである
    ことを特徴とする請求項１又は９記載の半導体メモリ装
    置。
  12. 【請求項１２】前記メモリセルアレイ領域がDRAMである
    ことを特徴とする請求項１又は９記載の半導体メモリ装
    置。
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