JPH09270195A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH09270195A JPH09270195A JP7996096A JP7996096A JPH09270195A JP H09270195 A JPH09270195 A JP H09270195A JP 7996096 A JP7996096 A JP 7996096A JP 7996096 A JP7996096 A JP 7996096A JP H09270195 A JPH09270195 A JP H09270195A
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- sense amplifier
- bit line
- data line
- line
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Abstract
(57)【要約】
【課題】 センスマージンの向上、センススピードの高
速化。 【解決手段】 センスアンプ14までの抵抗、容量の異
なる複数個のリファレンスセル列7N,7M,7Fを設
け、これらを選択メモリセルに応じて切り換え使用す
る。
速化。 【解決手段】 センスアンプ14までの抵抗、容量の異
なる複数個のリファレンスセル列7N,7M,7Fを設
け、これらを選択メモリセルに応じて切り換え使用す
る。
Description
【0001】
【発明の属する技術分野】本発明は、メモリーセルより
読み出されたデータと、基準レベルとを比較し、増幅、
読み出す型の半導体記憶装置、すなわち、マスクRO
M、EPROM、フラッシュメモリー、強誘電体メモリ
ー等に関する。
読み出されたデータと、基準レベルとを比較し、増幅、
読み出す型の半導体記憶装置、すなわち、マスクRO
M、EPROM、フラッシュメモリー、強誘電体メモリ
ー等に関する。
【0002】
【従来の技術】図2は、基準レベルとメモリーセルのデ
ータを比較し増幅読み出しを行うタイプのメモリーの一
般的な構成例を示す図である。
ータを比較し増幅読み出しを行うタイプのメモリーの一
般的な構成例を示す図である。
【0003】図に於いて、21はメモリセルアレイ、2
21,222,…,22i,…,22n -1,22nはビット
線、231,232,…,23i,…,23n-1,23nは
カラム選択トランジスタ、24はデータ線、25はリフ
ァレンスセル列、26はリファレンスビット線、27は
リファレンス列選択トランジスタ、28はリファレンス
データ線、29はジャンクション容量、30はセンスア
ンプである。
21,222,…,22i,…,22n -1,22nはビット
線、231,232,…,23i,…,23n-1,23nは
カラム選択トランジスタ、24はデータ線、25はリフ
ァレンスセル列、26はリファレンスビット線、27は
リファレンス列選択トランジスタ、28はリファレンス
データ線、29はジャンクション容量、30はセンスア
ンプである。
【0004】ロウアドレスによって、メモリーセルのデ
ータをビット線22に出力、カラムアドレスによってト
ランジスター231〜23nの内1つだけをオンし、ビッ
ト線のデータをデータ線24に転送する。一方、リファ
レンスセルからのデータはトランジスター27を介して
リファレンスデータ線28に送られる。データ線にはメ
モリーセルに書き込まれているデータによって異なるレ
ベル(電位または電流)が出力される。リファレンスセ
ルからはHデータとLデータの中間のレベル(電位また
は電流)が出力されるようになっている。このデータ線
の出力とリファレンスデータ線の出力とを比較増幅する
ことによってメモリーセルのデータの読み出しを行って
いる。
ータをビット線22に出力、カラムアドレスによってト
ランジスター231〜23nの内1つだけをオンし、ビッ
ト線のデータをデータ線24に転送する。一方、リファ
レンスセルからのデータはトランジスター27を介して
リファレンスデータ線28に送られる。データ線にはメ
モリーセルに書き込まれているデータによって異なるレ
ベル(電位または電流)が出力される。リファレンスセ
ルからはHデータとLデータの中間のレベル(電位また
は電流)が出力されるようになっている。このデータ線
の出力とリファレンスデータ線の出力とを比較増幅する
ことによってメモリーセルのデータの読み出しを行って
いる。
【0005】図3に、図2のタイプのメモリーのデータ
線、及びリファレンスデータ線に付く寄生容量、寄生抵
抗を示している。
線、及びリファレンスデータ線に付く寄生容量、寄生抵
抗を示している。
【0006】図に於いて、311F,…,311M,…,3
11N,…,312F,…,31mNはメモリセル、321,
…,32mはワード線、33F,…,33M,…,33Nは
ビット線、34F,…,34M,…,34Nはカラム選択
トランジスタ、35はデータ線、361,…,36mはリ
ファレンスセル、37はリファレンスビット線、38は
リファレンスセル列選択トランジスタ、39はリファレ
ンスデータ線、40はジャンクション容量、41はセン
スアンプ、42は寄生容量、43は寄生抵抗である。
11N,…,312F,…,31mNはメモリセル、321,
…,32mはワード線、33F,…,33M,…,33Nは
ビット線、34F,…,34M,…,34Nはカラム選択
トランジスタ、35はデータ線、361,…,36mはリ
ファレンスセル、37はリファレンスビット線、38は
リファレンスセル列選択トランジスタ、39はリファレ
ンスデータ線、40はジャンクション容量、41はセン
スアンプ、42は寄生容量、43は寄生抵抗である。
【0007】この図からわかるように、センスアンプ4
1から遠いビット線33Fと近いビット線33Nではメモ
リーセルからセンスアンプまでの寄生容量、寄生抵抗に
差がある。
1から遠いビット線33Fと近いビット線33Nではメモ
リーセルからセンスアンプまでの寄生容量、寄生抵抗に
差がある。
【0008】
【発明が解決しようとする課題】上の従来技術で説明し
たセンスアンプ41から遠いビット線33Fと近いビッ
ト線33Nの間で生じるメモリーセルからセンスアンプ
までの寄生容量、寄生抵抗の差は、大容量化、チップ面
積の増大、プロセスの微細化にともない少しずつ大きく
なっていく。センスアンプから遠いビット線33Fから
データを読み出したときはセンスアンプに信号が達する
までに大きな寄生抵抗、寄生容量がつくため、Hデータ
を読み出したときもLデータを読み出したときもデータ
線の電位がゆっくり下がる。センスアンプから近いビッ
ト線33Nからデータを読み出したときはセンスアンプ
に信号が達するまでにつく寄生抵抗、寄生容量が小さい
ため、Hデータを読み出したときもLデータを読み出し
たときもデータ線の電位が速く下がる。図4に、ビット
線33F(センスアンプから遠いビット線)とビット線
33N(センスアンプから近いビット線)からデータを
読み出したときのレベルを示している。
たセンスアンプ41から遠いビット線33Fと近いビッ
ト線33Nの間で生じるメモリーセルからセンスアンプ
までの寄生容量、寄生抵抗の差は、大容量化、チップ面
積の増大、プロセスの微細化にともない少しずつ大きく
なっていく。センスアンプから遠いビット線33Fから
データを読み出したときはセンスアンプに信号が達する
までに大きな寄生抵抗、寄生容量がつくため、Hデータ
を読み出したときもLデータを読み出したときもデータ
線の電位がゆっくり下がる。センスアンプから近いビッ
ト線33Nからデータを読み出したときはセンスアンプ
に信号が達するまでにつく寄生抵抗、寄生容量が小さい
ため、Hデータを読み出したときもLデータを読み出し
たときもデータ線の電位が速く下がる。図4に、ビット
線33F(センスアンプから遠いビット線)とビット線
33N(センスアンプから近いビット線)からデータを
読み出したときのレベルを示している。
【0009】リファレンスデータ線につける抵抗、容量
を、センスアンプの近くのビット線からセンスアンプま
での寄生抵抗、寄生容量と同じにすると、センスアンプ
から遠いビット線の読み出し(Lデータの読み出し)マ
ージンが悪くなる。また一方、リファレンスデータ線に
つける抵抗、容量を、センスアンプから遠くのビット線
からセンスアンプまでの寄生抵抗、寄生容量と同じにす
ると、センスアンプから近いビット線の読み出し(Hデ
ータの読み出し)マージンが悪くなる。一般的には、リ
ファレンスデータ線には、センスアンプから一番遠いビ
ット線と一番近いビット線の中間の抵抗、(配線抵
抗)、容量(ジャンクション容量40)をつけている。
これによって、全体的にはセンスのマージンを上げるこ
とができる。しかし、これでも、リファレンスデータ線
と抵抗、容量をあわせこんだビット線と比較して、セン
スアンプから遠いビット線(Lデータ読み出し時)、近
いビット線(Hデータ読み出し時)のセンスマージンは
悪くなる。
を、センスアンプの近くのビット線からセンスアンプま
での寄生抵抗、寄生容量と同じにすると、センスアンプ
から遠いビット線の読み出し(Lデータの読み出し)マ
ージンが悪くなる。また一方、リファレンスデータ線に
つける抵抗、容量を、センスアンプから遠くのビット線
からセンスアンプまでの寄生抵抗、寄生容量と同じにす
ると、センスアンプから近いビット線の読み出し(Hデ
ータの読み出し)マージンが悪くなる。一般的には、リ
ファレンスデータ線には、センスアンプから一番遠いビ
ット線と一番近いビット線の中間の抵抗、(配線抵
抗)、容量(ジャンクション容量40)をつけている。
これによって、全体的にはセンスのマージンを上げるこ
とができる。しかし、これでも、リファレンスデータ線
と抵抗、容量をあわせこんだビット線と比較して、セン
スアンプから遠いビット線(Lデータ読み出し時)、近
いビット線(Hデータ読み出し時)のセンスマージンは
悪くなる。
【0010】この様に、本構成を用いる限り、必ずどこ
かのメモリーセルではセンスのマージン低下がおこる。
プロセス、データ線の長さにもよるが、センスアンプか
ら一番遠いビット線までの抵抗は、数十Ωから百数十Ω
程度である。容量は、配線容量、配線につながる拡散容
量、ゲート容量すべて含め、数pFから数十pF程度で
ある。この抵抗、容量によるデータ線での信号の遅延
は、最大で5nSまたは6nS程度になる。従来のリフ
ァレンスセル方式は、一番速いビット線と一番遅いビッ
ト線の中間位の遅延を持つように設定されているので、
データ線とリファレンスデータ線との信号の最大の遅延
差は、2nSまたは3nS程度になる。この値は、チッ
プ面積の増大、プロセスの微細化に伴い大きくなってい
く。
かのメモリーセルではセンスのマージン低下がおこる。
プロセス、データ線の長さにもよるが、センスアンプか
ら一番遠いビット線までの抵抗は、数十Ωから百数十Ω
程度である。容量は、配線容量、配線につながる拡散容
量、ゲート容量すべて含め、数pFから数十pF程度で
ある。この抵抗、容量によるデータ線での信号の遅延
は、最大で5nSまたは6nS程度になる。従来のリフ
ァレンスセル方式は、一番速いビット線と一番遅いビッ
ト線の中間位の遅延を持つように設定されているので、
データ線とリファレンスデータ線との信号の最大の遅延
差は、2nSまたは3nS程度になる。この値は、チッ
プ面積の増大、プロセスの微細化に伴い大きくなってい
く。
【0011】
【課題を解決するための手段】本発明では、センスアン
プまでの抵抗、容量の異なるリファレンスビット線を複
数本備えている。それぞれのリファレンスビット線から
センスアンプまでの抵抗、容量は、メモリーアレイ内の
所定のビット線からセンスアンプまでの寄生抵抗、寄生
容量と同じ値に設定してある。そして、アクセスされる
メモリーセルのカラムアドレスによって用いるリファレ
ンスビット線を変化させている。例えば、リファレンス
ビット線を3本おくときは、メモリーアレイ中のセンス
アンプから遠いビット線からセンスアンプまでのデータ
線につく寄生抵抗、寄生容量と同じ抵抗、容量を、1本
目のリファレンスビット線からセンスアンプまでのリフ
ァレンスデータ線につける。メモリーアレイ中のセンス
アンプからの距離が中間あたりのビット線からセンスア
ンプまでのデータ線につく寄生抵抗、寄生容量と同じ抵
抗、容量を、2本目のリファレンスビット線からセンス
アンプまでのリファレンスデータ線につける。メモリー
アレイ中のセンスアンプに近いビット線からセンスアン
プまでのデータ線につく寄生抵抗、寄生容量と同じ抵
抗、容量を、3本目のリファレンスビット線からセンス
アンプまでのリファレンスデータ線につける。センスア
ンプから遠いビット線につながるメモリーセルをアクセ
スするときは、1本目のリファレンスビット線を用い、
真ん中くらいのビット線につながるメモリーセルをアク
セスするときは2本目のリファレンスビット線を用い、
近くにあるビット線につながるメモリーセルをアクセス
するときは3本目のリファレンスビット線を用いる。
プまでの抵抗、容量の異なるリファレンスビット線を複
数本備えている。それぞれのリファレンスビット線から
センスアンプまでの抵抗、容量は、メモリーアレイ内の
所定のビット線からセンスアンプまでの寄生抵抗、寄生
容量と同じ値に設定してある。そして、アクセスされる
メモリーセルのカラムアドレスによって用いるリファレ
ンスビット線を変化させている。例えば、リファレンス
ビット線を3本おくときは、メモリーアレイ中のセンス
アンプから遠いビット線からセンスアンプまでのデータ
線につく寄生抵抗、寄生容量と同じ抵抗、容量を、1本
目のリファレンスビット線からセンスアンプまでのリフ
ァレンスデータ線につける。メモリーアレイ中のセンス
アンプからの距離が中間あたりのビット線からセンスア
ンプまでのデータ線につく寄生抵抗、寄生容量と同じ抵
抗、容量を、2本目のリファレンスビット線からセンス
アンプまでのリファレンスデータ線につける。メモリー
アレイ中のセンスアンプに近いビット線からセンスアン
プまでのデータ線につく寄生抵抗、寄生容量と同じ抵
抗、容量を、3本目のリファレンスビット線からセンス
アンプまでのリファレンスデータ線につける。センスア
ンプから遠いビット線につながるメモリーセルをアクセ
スするときは、1本目のリファレンスビット線を用い、
真ん中くらいのビット線につながるメモリーセルをアク
セスするときは2本目のリファレンスビット線を用い、
近くにあるビット線につながるメモリーセルをアクセス
するときは3本目のリファレンスビット線を用いる。
【0012】本構成を用いることによって、メモリーア
レイ内のメモリーセルからセンスアンプまでの寄生抵
抗、寄生容量と、リファレンスメモリーアレイ内のリフ
ァレンスセルからセンスアンプまでの抵抗、容量との差
を小さくすることができ、センスのマージンをよくする
ことができる。上の例ではリファレンスビット線の本数
が3本の時を示したが、4本、5本とリファレンスビッ
ト線の本数を増やすことによって、このメモリーアレイ
内のメモリーセルからセンスアンプまでの寄生抵抗、寄
生容量と、リファレンスメモリーアレイ内のリファレン
スセルからセンスアンプまでの抵抗、容量との差はより
小さくすることができ、センスのマージン、スピードを
より増加させることができる。そのリファレンスビット
線の本数は、チップ面積、センスマージン、カラムアド
レス構成等によって自由に変えることができる。また、
リファレンスビット線の本数を2本とする構成であって
も効果があるものである。
レイ内のメモリーセルからセンスアンプまでの寄生抵
抗、寄生容量と、リファレンスメモリーアレイ内のリフ
ァレンスセルからセンスアンプまでの抵抗、容量との差
を小さくすることができ、センスのマージンをよくする
ことができる。上の例ではリファレンスビット線の本数
が3本の時を示したが、4本、5本とリファレンスビッ
ト線の本数を増やすことによって、このメモリーアレイ
内のメモリーセルからセンスアンプまでの寄生抵抗、寄
生容量と、リファレンスメモリーアレイ内のリファレン
スセルからセンスアンプまでの抵抗、容量との差はより
小さくすることができ、センスのマージン、スピードを
より増加させることができる。そのリファレンスビット
線の本数は、チップ面積、センスマージン、カラムアド
レス構成等によって自由に変えることができる。また、
リファレンスビット線の本数を2本とする構成であって
も効果があるものである。
【0013】
【発明の実施の形態】本発明の実施の形態を図1に示
す。また、図5には、図1のビット線及びリファレンス
ビット線と、センスアンプの間の抵抗、容量の関係を示
している。
す。また、図5には、図1のビット線及びリファレンス
ビット線と、センスアンプの間の抵抗、容量の関係を示
している。
【0014】図1に於いて、1はメモリセルアレイ、4
1,42,…,4i,…,4n-1,4nはビット線、51,5
2,…,5i,…,5n-1,5nはカラム選択トランジス
タ、6はデータ線、7N,7M,7Fはリファレンスセル
列、9N,9M,9Fはリファレンスビット線、10N,1
0M,10Fはリファレンスセル列選択トランジスタ、1
1はリファレンスデータ線、12N,12M,12F及び
12Aは抵抗、容量の調整回路、13N,13M,13F及
び13Aは調整回路に含まれるジャンクション容量、1
4はセンスアンプである。
1,42,…,4i,…,4n-1,4nはビット線、51,5
2,…,5i,…,5n-1,5nはカラム選択トランジス
タ、6はデータ線、7N,7M,7Fはリファレンスセル
列、9N,9M,9Fはリファレンスビット線、10N,1
0M,10Fはリファレンスセル列選択トランジスタ、1
1はリファレンスデータ線、12N,12M,12F及び
12Aは抵抗、容量の調整回路、13N,13M,13F及
び13Aは調整回路に含まれるジャンクション容量、1
4はセンスアンプである。
【0015】また、図5に於いて、21F,…,21M,
…,21N,22F,…,2mNはメモリセル、31,…,3m
はワード線、4F,…,4M,…,4Nはビット線、5F,
…,5M,…,5Nはカラム選択トランジスタ、6はデー
タ線、81N,81M,81F,82N,…,8mFはリファ
レンスセル、9N,9M,9Fはリファレンスビット線、
10N,10M,10Fはリファレンス列選択トランジス
タ、11はリファレンスデータ線、14はセンスアン
プ、15は寄生抵抗、16は寄生容量、17N,17M,
17F及び17Aは配線抵抗、18N,18M,18F及び
18Aはジャンクション容量、19N,19M,19F及び
19Aは配線容量である。
…,21N,22F,…,2mNはメモリセル、31,…,3m
はワード線、4F,…,4M,…,4Nはビット線、5F,
…,5M,…,5Nはカラム選択トランジスタ、6はデー
タ線、81N,81M,81F,82N,…,8mFはリファ
レンスセル、9N,9M,9Fはリファレンスビット線、
10N,10M,10Fはリファレンス列選択トランジス
タ、11はリファレンスデータ線、14はセンスアン
プ、15は寄生抵抗、16は寄生容量、17N,17M,
17F及び17Aは配線抵抗、18N,18M,18F及び
18Aはジャンクション容量、19N,19M,19F及び
19Aは配線容量である。
【0016】本実施形態ではリファレンスビット線を3
本もっており、上記調整回路により、おのおののリファ
レンスビット線9F,9M,9Nからセンスアンプ14ま
での抵抗、容量は、それぞれセンスアンプ14から遠い
ビット線4F,中間のビット線4M,近いビット線4Nか
らセンスアンプ14までの寄生抵抗、寄生容量と同じに
なっている。配線抵抗、容量についてはリファレンスデ
ータ線の長さ、幅、線間スペースをデータ線と同じにす
ることによって調整できる。また、サブアレイ1F,
1M,1Nが有する列選択トランジスタ5の拡散容量、ゲ
ート容量は、リファレンスデータ線11に、データ線6
と同じ数、大きさのトランジスタをつけることによって
調整できる。図1に於いては、便宜上、4個のトランジ
スタとして示している。一般的には、Wの小さなトラン
ジスタを数多くつけるかわりに、Wの大きなトランジス
タを数個つける方法が用いられる。
本もっており、上記調整回路により、おのおののリファ
レンスビット線9F,9M,9Nからセンスアンプ14ま
での抵抗、容量は、それぞれセンスアンプ14から遠い
ビット線4F,中間のビット線4M,近いビット線4Nか
らセンスアンプ14までの寄生抵抗、寄生容量と同じに
なっている。配線抵抗、容量についてはリファレンスデ
ータ線の長さ、幅、線間スペースをデータ線と同じにす
ることによって調整できる。また、サブアレイ1F,
1M,1Nが有する列選択トランジスタ5の拡散容量、ゲ
ート容量は、リファレンスデータ線11に、データ線6
と同じ数、大きさのトランジスタをつけることによって
調整できる。図1に於いては、便宜上、4個のトランジ
スタとして示している。一般的には、Wの小さなトラン
ジスタを数多くつけるかわりに、Wの大きなトランジス
タを数個つける方法が用いられる。
【0017】アクセスするメモリーセルによって、用い
るリファレンスセルを変化させることによって、メモリ
ーセル−センスアンプ間と、リファレンスセル−センス
アンプ間の寄生抵抗、寄生容量のバランスをとってい
る。例えば、図1のFの範囲にあるメモリーセルをアク
セスするときは、リファレンスセル列7Fを用いる。M
の範囲にあるメモリーセルをアクセスするときは、リフ
ァレンスセル列7Mを用いる。Nの範囲にあるメモリー
セルをアクセスするときは、リファレンスセル列7Nを
用いる。
るリファレンスセルを変化させることによって、メモリ
ーセル−センスアンプ間と、リファレンスセル−センス
アンプ間の寄生抵抗、寄生容量のバランスをとってい
る。例えば、図1のFの範囲にあるメモリーセルをアク
セスするときは、リファレンスセル列7Fを用いる。M
の範囲にあるメモリーセルをアクセスするときは、リフ
ァレンスセル列7Mを用いる。Nの範囲にあるメモリー
セルをアクセスするときは、リファレンスセル列7Nを
用いる。
【0018】この一連の読み出し動作を図5を用いて説
明する。ここで、ビット線4FはFの範囲の中央に位置
するビット線、ビット線4MはMの範囲の中央に位置す
るビット線、4NはNの範囲の中央に位置するビット線
とする。
明する。ここで、ビット線4FはFの範囲の中央に位置
するビット線、ビット線4MはMの範囲の中央に位置す
るビット線、4NはNの範囲の中央に位置するビット線
とする。
【0019】ビット線4Fにつながるメモリーセルがア
クセスされたとき、リファレンスビット線9Fがリファ
レンスセルとして用いられる。このとき、ビット線4F
−センスアンプ14間とリファレンスビット線9F−セ
ンスアンプ14間についている抵抗、容量は同じである
(5/6相当量)。同様に、ビット線4Mにつながるメ
モリーセルがアクセスされたときは、リファレンスビッ
ト線9Mを、ビット線4Nにつながるメモリーセルがアク
セスされたときは、リファレンスビット線9Nが使用さ
れる。ビット線4M−センスアンプ14間とリファレン
スビット線9M−センスアンプ14間についている抵
抗、容量は同じであり(1/2相当量)、またビット線
4N−センスアンプ14間とリファレンスビット線9N−
センスアンプ14間についている抵抗、容量は同じであ
るため(1/6相当量)、センスアンプのマージンは従
来例と比較して向上する。
クセスされたとき、リファレンスビット線9Fがリファ
レンスセルとして用いられる。このとき、ビット線4F
−センスアンプ14間とリファレンスビット線9F−セ
ンスアンプ14間についている抵抗、容量は同じである
(5/6相当量)。同様に、ビット線4Mにつながるメ
モリーセルがアクセスされたときは、リファレンスビッ
ト線9Mを、ビット線4Nにつながるメモリーセルがアク
セスされたときは、リファレンスビット線9Nが使用さ
れる。ビット線4M−センスアンプ14間とリファレン
スビット線9M−センスアンプ14間についている抵
抗、容量は同じであり(1/2相当量)、またビット線
4N−センスアンプ14間とリファレンスビット線9N−
センスアンプ14間についている抵抗、容量は同じであ
るため(1/6相当量)、センスアンプのマージンは従
来例と比較して向上する。
【0020】データ線全体の寄生抵抗、寄生容量を
「1」とした場合、上記第1の調整回路12Nの抵抗
(配線抵抗)、容量(配線容量+ジャンクション容量
等)は「1/6」、上記第2の調整回路12Mの抵抗、
容量は「1/3」、上記第3の調整回路12Fの抵抗、
容量は「1/3」、さらに、上記第4の調整回路12A
の抵抗、容量は「1/6」となるように調整している。
「1」とした場合、上記第1の調整回路12Nの抵抗
(配線抵抗)、容量(配線容量+ジャンクション容量
等)は「1/6」、上記第2の調整回路12Mの抵抗、
容量は「1/3」、上記第3の調整回路12Fの抵抗、
容量は「1/3」、さらに、上記第4の調整回路12A
の抵抗、容量は「1/6」となるように調整している。
【0021】また、用いるリファレンスビット線は、カ
ラムデコーダに入るアドレスによって切り換えることに
よって、制御回路に特に難しい回路は必要なくなる。こ
のため、リファレンスビット線の本数は、2のN乗本
(N=1、2・・・)が望ましい。何故なら、メモリセ
ルアレイを分割するとき、カラムアドレスにより分割し
ている為である。例えば、リファレンスビット線を4本
おいた場合、メモリーアレイを4つのサブアレイに分割
することになる。そのサブアレイに対し1つづつリファ
レンスビット線をもつ。各々のリファレンスビット線
は、この1つ1つのサブアレイに適応した遅延をもって
いる。そのため、データ線とリファレンスデータ線のデ
ータの遅延差は、従来の1/4になる。従来方式の遅延
差が最大で3nSから4nS位である。本発明(リファ
レンスビット線4本)を用いることによって、この遅延
差を1nS以下におさえることができる。さらに、リフ
ァレンスビット線の本数を増やし、8本にすると0.5
nS以下、16本にすると0.25nS以下に抑えるこ
とができる。リファレンスビット線の本数は、センスア
ンプの感度上必要な精度、カラムデコーダの構成、チッ
プ面積等を考慮してきめればよい。
ラムデコーダに入るアドレスによって切り換えることに
よって、制御回路に特に難しい回路は必要なくなる。こ
のため、リファレンスビット線の本数は、2のN乗本
(N=1、2・・・)が望ましい。何故なら、メモリセ
ルアレイを分割するとき、カラムアドレスにより分割し
ている為である。例えば、リファレンスビット線を4本
おいた場合、メモリーアレイを4つのサブアレイに分割
することになる。そのサブアレイに対し1つづつリファ
レンスビット線をもつ。各々のリファレンスビット線
は、この1つ1つのサブアレイに適応した遅延をもって
いる。そのため、データ線とリファレンスデータ線のデ
ータの遅延差は、従来の1/4になる。従来方式の遅延
差が最大で3nSから4nS位である。本発明(リファ
レンスビット線4本)を用いることによって、この遅延
差を1nS以下におさえることができる。さらに、リフ
ァレンスビット線の本数を増やし、8本にすると0.5
nS以下、16本にすると0.25nS以下に抑えるこ
とができる。リファレンスビット線の本数は、センスア
ンプの感度上必要な精度、カラムデコーダの構成、チッ
プ面積等を考慮してきめればよい。
【0022】図6に於いて、切り換え回路を有する本発
明の回路構成を示す。この例は、サブアレイ数、リファ
レンスセル列数、共に4の場合である。
明の回路構成を示す。この例は、サブアレイ数、リファ
レンスセル列数、共に4の場合である。
【0023】図に於いて、61はメモリセルアレイ、6
11,…,614はサブアレイ、621,…,625はビッ
ト線、631,…,635はカラム選択トランジスタ、6
41,…,645はカラムデコーダ、65はデータ線、6
61,…,664はリファレンスセル列、671,…,6
74はリファレンスビット線、681,…,684はリフ
ァレンスセル列選択トランジスタ、69はリファレンス
データ線、701,…,705は抵抗、容量調整回路、7
11,…,714はリファレンスセル列選択デコーダ、7
2はセンスアンプである。
11,…,614はサブアレイ、621,…,625はビッ
ト線、631,…,635はカラム選択トランジスタ、6
41,…,645はカラムデコーダ、65はデータ線、6
61,…,664はリファレンスセル列、671,…,6
74はリファレンスビット線、681,…,684はリフ
ァレンスセル列選択トランジスタ、69はリファレンス
データ線、701,…,705は抵抗、容量調整回路、7
11,…,714はリファレンスセル列選択デコーダ、7
2はセンスアンプである。
【0024】データ線全体の寄生抵抗、寄生容量を
「1」とした場合、上記第1の調整回路701及び第5
の調整回路705の抵抗(配線抵抗)、容量(配線容量
+ジャンクション容量等)は「1/8」、上記第2乃至
第4の調整回路702〜704の抵抗、容量は「1/4」
となるように調整している。
「1」とした場合、上記第1の調整回路701及び第5
の調整回路705の抵抗(配線抵抗)、容量(配線容量
+ジャンクション容量等)は「1/8」、上記第2乃至
第4の調整回路702〜704の抵抗、容量は「1/4」
となるように調整している。
【0025】図6に於いては、メモリアレイ内のビット
線がアドレスA0,A1,A2,A3で選択され、リファレ
ンスビット線はアドレスA0,A1により選択される。こ
れにより、選択ビット線が属するサブアレイに対応した
リファレンスセル列の選択が可能となる。
線がアドレスA0,A1,A2,A3で選択され、リファレ
ンスビット線はアドレスA0,A1により選択される。こ
れにより、選択ビット線が属するサブアレイに対応した
リファレンスセル列の選択が可能となる。
【0026】
【発明の効果】本発明によって、リファレンスセルを用
いリファレンスレベルを発生させ、そのレベルと、メモ
リーセルからのレベルを比較増幅するタイプのメモリー
において、前記説明したように、メモリーセル−センス
アンプ間とリファレンスセル−センスアンプ間の寄生抵
抗、寄生容量のバランスをとることが可能となる。これ
によって、センスのマージンの向上、センススピードの
高速化をはかることができる。
いリファレンスレベルを発生させ、そのレベルと、メモ
リーセルからのレベルを比較増幅するタイプのメモリー
において、前記説明したように、メモリーセル−センス
アンプ間とリファレンスセル−センスアンプ間の寄生抵
抗、寄生容量のバランスをとることが可能となる。これ
によって、センスのマージンの向上、センススピードの
高速化をはかることができる。
【図1】本発明の一実施形態の構成図である。
【図2】従来の半導体記憶装置の構成図である。
【図3】従来の半導体記憶装置の寄生抵抗、寄生容量を
示す図である。
示す図である。
【図4】センスアンプに入力される読み出し信号のレベ
ル変化を示す図である。
ル変化を示す図である。
【図5】本発明の一実施形態に於ける、データ線側の寄
生抵抗、寄生容量と、リファレンスデータ線側の抵抗、
容量とを示す図である。
生抵抗、寄生容量と、リファレンスデータ線側の抵抗、
容量とを示す図である。
【図6】切り換え回路を示した、本発明の一実施形態の
構成図である。
構成図である。
1 メモリセルアレイ 21F,… メモリセル 6 データ線 7N,7M,7F リファレンスセル列 81F,… リファレンスセル 11 リファレンスデータ線 12N,… 抵抗、容量調整回路 14 センスアンプ
Claims (2)
- 【請求項1】 アドレス信号に基づきメモリセルアレイ
より選択されたメモリセルの状態に応じた出力レベルを
出力するデータ線と、リファレンスセルの状態に応じた
基準レベルを出力するリファレンスデータ線と、上記デ
ータ線の出力レベルと上記リファレンスデータ線の出力
である基準レベルとを比較増幅する増幅回路とを有する
半導体記憶装置に於いて、 上記増幅回路までの抵抗または容量が異なり、リファレ
ンスセルが複数個接続されたリファレンスレベル発生回
路を複数個有し、該リファレンスレベル発生回路を、上
記メモリセルアレイより選択されるメモリセルに応じて
切り換える切り換え回路を設けたことを特徴とする半導
体記憶装置。 - 【請求項2】 ロウアドレス信号に基づきメモリセルア
レイより選択された複数のメモリセルの内の一つをカラ
ムアドレス信号に基づき上記データ線に接続すると共
に、上記複数個のリファレンスレベル発生回路の切り換
えを上記カラムアドレス信号に基づいて行う構成とした
ことを特徴とする、請求項1に記載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7996096A JPH09270195A (ja) | 1996-04-02 | 1996-04-02 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7996096A JPH09270195A (ja) | 1996-04-02 | 1996-04-02 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09270195A true JPH09270195A (ja) | 1997-10-14 |
Family
ID=13704882
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7996096A Pending JPH09270195A (ja) | 1996-04-02 | 1996-04-02 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09270195A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6417557B1 (en) | 1999-05-13 | 2002-07-09 | Nec Corporation | Semiconductor device having a capacitance adjustment section |
US6538922B1 (en) | 2000-09-27 | 2003-03-25 | Sandisk Corporation | Writable tracking cells |
US7237074B2 (en) | 2003-06-13 | 2007-06-26 | Sandisk Corporation | Tracking cells for a memory system |
US7301807B2 (en) | 2003-10-23 | 2007-11-27 | Sandisk Corporation | Writable tracking cells |
US7376033B2 (en) | 2005-05-30 | 2008-05-20 | Spansion Llc | Semiconductor device and programming method therefor |
CN101615428A (zh) * | 2002-09-24 | 2009-12-30 | 桑迪士克股份有限公司 | 非易失性存储装置中的检测方法及读取系统 |
KR20110053905A (ko) * | 2009-11-16 | 2011-05-24 | 소니 주식회사 | 불휘발성 반도체 메모리 디바이스 |
US9093145B2 (en) | 2012-12-27 | 2015-07-28 | Samsung Electronics Co., Ltd. | Non-volatile random access memory device and data read method thereof |
-
1996
- 1996-04-02 JP JP7996096A patent/JPH09270195A/ja active Pending
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US8482950B2 (en) | 2009-11-16 | 2013-07-09 | Sony Corporation | Non-volatile semiconductor memory device that changes a load capacitance of a sense node in accordance with a logic value of read information |
US9093145B2 (en) | 2012-12-27 | 2015-07-28 | Samsung Electronics Co., Ltd. | Non-volatile random access memory device and data read method thereof |
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