JPH09270195A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 センスマージンの向上、センススピードの高
速化。 【解決手段】 センスアンプ１４までの抵抗、容量の異
なる複数個のリファレンスセル列７_N，７_M，７_Fを設
け、これらを選択メモリセルに応じて切り換え使用す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリーセルより
読み出されたデータと、基準レベルとを比較し、増幅、
読み出す型の半導体記憶装置、すなわち、マスクＲＯ
Ｍ、ＥＰＲＯＭ、フラッシュメモリー、強誘電体メモリ
ー等に関する。

【０００２】

【従来の技術】図２は、基準レベルとメモリーセルのデ
ータを比較し増幅読み出しを行うタイプのメモリーの一
般的な構成例を示す図である。

【０００３】図に於いて、２１はメモリセルアレイ、２
２₁，２２₂，…，２２_i，…，２２_{n -1}，２２_nはビット
線、２３₁，２３₂，…，２３_i，…，２３_n-1，２３_nは
カラム選択トランジスタ、２４はデータ線、２５はリフ
ァレンスセル列、２６はリファレンスビット線、２７は
リファレンス列選択トランジスタ、２８はリファレンス
データ線、２９はジャンクション容量、３０はセンスア
ンプである。

【０００４】ロウアドレスによって、メモリーセルのデ
ータをビット線２２に出力、カラムアドレスによってト
ランジスター２３₁〜２３_nの内１つだけをオンし、ビッ
ト線のデータをデータ線２４に転送する。一方、リファ
レンスセルからのデータはトランジスター２７を介して
リファレンスデータ線２８に送られる。データ線にはメ
モリーセルに書き込まれているデータによって異なるレ
ベル（電位または電流）が出力される。リファレンスセ
ルからはＨデータとＬデータの中間のレベル（電位また
は電流）が出力されるようになっている。このデータ線
の出力とリファレンスデータ線の出力とを比較増幅する
ことによってメモリーセルのデータの読み出しを行って
いる。

【０００５】図３に、図２のタイプのメモリーのデータ
線、及びリファレンスデータ線に付く寄生容量、寄生抵
抗を示している。

【０００６】図に於いて、３１_1F，…，３１_1M，…，３
１_1N，…，３１_2F，…，３１_mNはメモリセル、３２₁，
…，３２_mはワード線、３３_F，…，３３_M，…，３３_Nは
ビット線、３４_F，…，３４_M，…，３４_Nはカラム選択
トランジスタ、３５はデータ線、３６₁，…，３６_mはリ
ファレンスセル、３７はリファレンスビット線、３８は
リファレンスセル列選択トランジスタ、３９はリファレ
ンスデータ線、４０はジャンクション容量、４１はセン
スアンプ、４２は寄生容量、４３は寄生抵抗である。

【０００７】この図からわかるように、センスアンプ４
１から遠いビット線３３_Fと近いビット線３３_Nではメモ
リーセルからセンスアンプまでの寄生容量、寄生抵抗に
差がある。

【０００８】

【発明が解決しようとする課題】上の従来技術で説明し
たセンスアンプ４１から遠いビット線３３_Fと近いビッ
ト線３３_Nの間で生じるメモリーセルからセンスアンプ
までの寄生容量、寄生抵抗の差は、大容量化、チップ面
積の増大、プロセスの微細化にともない少しずつ大きく
なっていく。センスアンプから遠いビット線３３_Fから
データを読み出したときはセンスアンプに信号が達する
までに大きな寄生抵抗、寄生容量がつくため、Ｈデータ
を読み出したときもＬデータを読み出したときもデータ
線の電位がゆっくり下がる。センスアンプから近いビッ
ト線３３_Nからデータを読み出したときはセンスアンプ
に信号が達するまでにつく寄生抵抗、寄生容量が小さい
ため、Ｈデータを読み出したときもＬデータを読み出し
たときもデータ線の電位が速く下がる。図４に、ビット
線３３_F（センスアンプから遠いビット線）とビット線
３３_N（センスアンプから近いビット線）からデータを
読み出したときのレベルを示している。

【０００９】リファレンスデータ線につける抵抗、容量
を、センスアンプの近くのビット線からセンスアンプま
での寄生抵抗、寄生容量と同じにすると、センスアンプ
から遠いビット線の読み出し（Ｌデータの読み出し）マ
ージンが悪くなる。また一方、リファレンスデータ線に
つける抵抗、容量を、センスアンプから遠くのビット線
からセンスアンプまでの寄生抵抗、寄生容量と同じにす
ると、センスアンプから近いビット線の読み出し（Ｈデ
ータの読み出し）マージンが悪くなる。一般的には、リ
ファレンスデータ線には、センスアンプから一番遠いビ
ット線と一番近いビット線の中間の抵抗、（配線抵
抗）、容量（ジャンクション容量４０）をつけている。
これによって、全体的にはセンスのマージンを上げるこ
とができる。しかし、これでも、リファレンスデータ線
と抵抗、容量をあわせこんだビット線と比較して、セン
スアンプから遠いビット線（Ｌデータ読み出し時）、近
いビット線（Ｈデータ読み出し時）のセンスマージンは
悪くなる。

【００１０】この様に、本構成を用いる限り、必ずどこ
かのメモリーセルではセンスのマージン低下がおこる。
プロセス、データ線の長さにもよるが、センスアンプか
ら一番遠いビット線までの抵抗は、数十Ωから百数十Ω
程度である。容量は、配線容量、配線につながる拡散容
量、ゲート容量すべて含め、数ｐＦから数十ｐＦ程度で
ある。この抵抗、容量によるデータ線での信号の遅延
は、最大で５ｎＳまたは６ｎＳ程度になる。従来のリフ
ァレンスセル方式は、一番速いビット線と一番遅いビッ
ト線の中間位の遅延を持つように設定されているので、
データ線とリファレンスデータ線との信号の最大の遅延
差は、２ｎＳまたは３ｎＳ程度になる。この値は、チッ
プ面積の増大、プロセスの微細化に伴い大きくなってい
く。

【００１１】

【課題を解決するための手段】本発明では、センスアン
プまでの抵抗、容量の異なるリファレンスビット線を複
数本備えている。それぞれのリファレンスビット線から
センスアンプまでの抵抗、容量は、メモリーアレイ内の
所定のビット線からセンスアンプまでの寄生抵抗、寄生
容量と同じ値に設定してある。そして、アクセスされる
メモリーセルのカラムアドレスによって用いるリファレ
ンスビット線を変化させている。例えば、リファレンス
ビット線を３本おくときは、メモリーアレイ中のセンス
アンプから遠いビット線からセンスアンプまでのデータ
線につく寄生抵抗、寄生容量と同じ抵抗、容量を、１本
目のリファレンスビット線からセンスアンプまでのリフ
ァレンスデータ線につける。メモリーアレイ中のセンス
アンプからの距離が中間あたりのビット線からセンスア
ンプまでのデータ線につく寄生抵抗、寄生容量と同じ抵
抗、容量を、２本目のリファレンスビット線からセンス
アンプまでのリファレンスデータ線につける。メモリー
アレイ中のセンスアンプに近いビット線からセンスアン
プまでのデータ線につく寄生抵抗、寄生容量と同じ抵
抗、容量を、３本目のリファレンスビット線からセンス
アンプまでのリファレンスデータ線につける。センスア
ンプから遠いビット線につながるメモリーセルをアクセ
スするときは、１本目のリファレンスビット線を用い、
真ん中くらいのビット線につながるメモリーセルをアク
セスするときは２本目のリファレンスビット線を用い、
近くにあるビット線につながるメモリーセルをアクセス
するときは３本目のリファレンスビット線を用いる。

【００１２】本構成を用いることによって、メモリーア
レイ内のメモリーセルからセンスアンプまでの寄生抵
抗、寄生容量と、リファレンスメモリーアレイ内のリフ
ァレンスセルからセンスアンプまでの抵抗、容量との差
を小さくすることができ、センスのマージンをよくする
ことができる。上の例ではリファレンスビット線の本数
が３本の時を示したが、４本、５本とリファレンスビッ
ト線の本数を増やすことによって、このメモリーアレイ
内のメモリーセルからセンスアンプまでの寄生抵抗、寄
生容量と、リファレンスメモリーアレイ内のリファレン
スセルからセンスアンプまでの抵抗、容量との差はより
小さくすることができ、センスのマージン、スピードを
より増加させることができる。そのリファレンスビット
線の本数は、チップ面積、センスマージン、カラムアド
レス構成等によって自由に変えることができる。また、
リファレンスビット線の本数を２本とする構成であって
も効果があるものである。

【００１３】

【発明の実施の形態】本発明の実施の形態を図１に示
す。また、図５には、図１のビット線及びリファレンス
ビット線と、センスアンプの間の抵抗、容量の関係を示
している。

【００１４】図１に於いて、１はメモリセルアレイ、４
₁，４₂，…，４_i，…，４_n-1，４_nはビット線、５₁，５
₂，…，５_i，…，５_n-1，５_nはカラム選択トランジス
タ、６はデータ線、７_N，７_M，７_Fはリファレンスセル
列、９_N，９_M，９_Fはリファレンスビット線、１０_N，１
０_M，１０_Fはリファレンスセル列選択トランジスタ、１
１はリファレンスデータ線、１２_N，１２_M，１２_F及び
１２_Aは抵抗、容量の調整回路、１３_N，１３_M，１３_F及
び１３_Aは調整回路に含まれるジャンクション容量、１
４はセンスアンプである。

【００１５】また、図５に於いて、２_1F，…，２_1M，
…，２_1N，２_2F，…，２_mNはメモリセル、３₁，…，３_m
はワード線、４_F，…，４_M，…，４_Nはビット線、５_F，
…，５_M，…，５_Nはカラム選択トランジスタ、６はデー
タ線、８_1N，８_1M，８_1F，８_２Ｎ，…，８_ｍＦはリファ
レンスセル、９_N，９_M，９_Fはリファレンスビット線、
１０_N，１０_M，１０_Fはリファレンス列選択トランジス
タ、１１はリファレンスデータ線、１４はセンスアン
プ、１５は寄生抵抗、１６は寄生容量、１７_N，１７_M，
１７_F及び１７_Aは配線抵抗、１８_N，１８_M，１８_F及び
１８_Aはジャンクション容量、１９_N，１９_M，１９_F及び
１９_Aは配線容量である。

【００１６】本実施形態ではリファレンスビット線を３
本もっており、上記調整回路により、おのおののリファ
レンスビット線９_F，９_M，９_Nからセンスアンプ１４ま
での抵抗、容量は、それぞれセンスアンプ１４から遠い
ビット線４_F，中間のビット線４_M，近いビット線４_Nか
らセンスアンプ１４までの寄生抵抗、寄生容量と同じに
なっている。配線抵抗、容量についてはリファレンスデ
ータ線の長さ、幅、線間スペースをデータ線と同じにす
ることによって調整できる。また、サブアレイ１_F，
１_M，１_Nが有する列選択トランジスタ５の拡散容量、ゲ
ート容量は、リファレンスデータ線１１に、データ線６
と同じ数、大きさのトランジスタをつけることによって
調整できる。図１に於いては、便宜上、４個のトランジ
スタとして示している。一般的には、Ｗの小さなトラン
ジスタを数多くつけるかわりに、Ｗの大きなトランジス
タを数個つける方法が用いられる。

【００１７】アクセスするメモリーセルによって、用い
るリファレンスセルを変化させることによって、メモリ
ーセル−センスアンプ間と、リファレンスセル−センス
アンプ間の寄生抵抗、寄生容量のバランスをとってい
る。例えば、図１のＦの範囲にあるメモリーセルをアク
セスするときは、リファレンスセル列７_Fを用いる。Ｍ
の範囲にあるメモリーセルをアクセスするときは、リフ
ァレンスセル列７_Mを用いる。Ｎの範囲にあるメモリー
セルをアクセスするときは、リファレンスセル列７_Nを
用いる。

【００１８】この一連の読み出し動作を図５を用いて説
明する。ここで、ビット線４_FはＦの範囲の中央に位置
するビット線、ビット線４_MはＭの範囲の中央に位置す
るビット線、４_NはＮの範囲の中央に位置するビット線
とする。

【００１９】ビット線４_Fにつながるメモリーセルがア
クセスされたとき、リファレンスビット線９_Fがリファ
レンスセルとして用いられる。このとき、ビット線４_F
−センスアンプ１４間とリファレンスビット線９_F−セ
ンスアンプ１４間についている抵抗、容量は同じである
（５／６相当量）。同様に、ビット線４_Mにつながるメ
モリーセルがアクセスされたときは、リファレンスビッ
ト線９_Mを、ビット線４_Nにつながるメモリーセルがアク
セスされたときは、リファレンスビット線９_Nが使用さ
れる。ビット線４_M−センスアンプ１４間とリファレン
スビット線９_M−センスアンプ１４間についている抵
抗、容量は同じであり（１／２相当量）、またビット線
４_N−センスアンプ１４間とリファレンスビット線９_N−
センスアンプ１４間についている抵抗、容量は同じであ
るため（１／６相当量）、センスアンプのマージンは従
来例と比較して向上する。

【００２０】データ線全体の寄生抵抗、寄生容量を
「１」とした場合、上記第１の調整回路１２_Nの抵抗
（配線抵抗）、容量（配線容量＋ジャンクション容量
等）は「１／６」、上記第２の調整回路１２_Mの抵抗、
容量は「１／３」、上記第３の調整回路１２_Fの抵抗、
容量は「１／３」、さらに、上記第４の調整回路１２_A
の抵抗、容量は「１／６」となるように調整している。

【００２１】また、用いるリファレンスビット線は、カ
ラムデコーダに入るアドレスによって切り換えることに
よって、制御回路に特に難しい回路は必要なくなる。こ
のため、リファレンスビット線の本数は、２のＮ乗本
（Ｎ＝１、２・・・）が望ましい。何故なら、メモリセ
ルアレイを分割するとき、カラムアドレスにより分割し
ている為である。例えば、リファレンスビット線を４本
おいた場合、メモリーアレイを４つのサブアレイに分割
することになる。そのサブアレイに対し１つづつリファ
レンスビット線をもつ。各々のリファレンスビット線
は、この１つ１つのサブアレイに適応した遅延をもって
いる。そのため、データ線とリファレンスデータ線のデ
ータの遅延差は、従来の１／４になる。従来方式の遅延
差が最大で３ｎＳから４ｎＳ位である。本発明（リファ
レンスビット線４本）を用いることによって、この遅延
差を１ｎＳ以下におさえることができる。さらに、リフ
ァレンスビット線の本数を増やし、８本にすると０．５
ｎＳ以下、１６本にすると０．２５ｎＳ以下に抑えるこ
とができる。リファレンスビット線の本数は、センスア
ンプの感度上必要な精度、カラムデコーダの構成、チッ
プ面積等を考慮してきめればよい。

【００２２】図６に於いて、切り換え回路を有する本発
明の回路構成を示す。この例は、サブアレイ数、リファ
レンスセル列数、共に４の場合である。

【００２３】図に於いて、６１はメモリセルアレイ、６
１₁，…，６１₄はサブアレイ、６２₁，…，６２₅はビッ
ト線、６３₁，…，６３₅はカラム選択トランジスタ、６
４₁，…，６４₅はカラムデコーダ、６５はデータ線、６
６₁，…，６６₄はリファレンスセル列、６７₁，…，６
７₄はリファレンスビット線、６８₁，…，６８₄はリフ
ァレンスセル列選択トランジスタ、６９はリファレンス
データ線、７０₁，…，７０₅は抵抗、容量調整回路、７
１₁，…，７１₄はリファレンスセル列選択デコーダ、７
２はセンスアンプである。

【００２４】データ線全体の寄生抵抗、寄生容量を
「１」とした場合、上記第１の調整回路７０₁及び第５
の調整回路７０₅の抵抗（配線抵抗）、容量（配線容量
＋ジャンクション容量等）は「１／８」、上記第２乃至
第４の調整回路７０₂〜７０₄の抵抗、容量は「１／４」
となるように調整している。

【００２５】図６に於いては、メモリアレイ内のビット
線がアドレスＡ₀，Ａ₁，Ａ₂，Ａ₃で選択され、リファレ
ンスビット線はアドレスＡ₀，Ａ₁により選択される。こ
れにより、選択ビット線が属するサブアレイに対応した
リファレンスセル列の選択が可能となる。

【００２６】

【発明の効果】本発明によって、リファレンスセルを用
いリファレンスレベルを発生させ、そのレベルと、メモ
リーセルからのレベルを比較増幅するタイプのメモリー
において、前記説明したように、メモリーセル−センス
アンプ間とリファレンスセル−センスアンプ間の寄生抵
抗、寄生容量のバランスをとることが可能となる。これ
によって、センスのマージンの向上、センススピードの
高速化をはかることができる。

【図面の簡単な説明】

【図１】本発明の一実施形態の構成図である。

【図２】従来の半導体記憶装置の構成図である。

【図３】従来の半導体記憶装置の寄生抵抗、寄生容量を
示す図である。

【図４】センスアンプに入力される読み出し信号のレベ
ル変化を示す図である。

【図５】本発明の一実施形態に於ける、データ線側の寄
生抵抗、寄生容量と、リファレンスデータ線側の抵抗、
容量とを示す図である。

【図６】切り換え回路を示した、本発明の一実施形態の
構成図である。

【符号の説明】

１ メモリセルアレイ ２_1F，… メモリセル ６ データ線 ７_N，７_M，７_F リファレンスセル列 ８_1F，… リファレンスセル １１ リファレンスデータ線 １２_N，… 抵抗、容量調整回路 １４ センスアンプ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 アドレス信号に基づきメモリセルアレイ
   より選択されたメモリセルの状態に応じた出力レベルを
   出力するデータ線と、リファレンスセルの状態に応じた
   基準レベルを出力するリファレンスデータ線と、上記デ
   ータ線の出力レベルと上記リファレンスデータ線の出力
   である基準レベルとを比較増幅する増幅回路とを有する
   半導体記憶装置に於いて、 上記増幅回路までの抵抗または容量が異なり、リファレ
   ンスセルが複数個接続されたリファレンスレベル発生回
   路を複数個有し、該リファレンスレベル発生回路を、上
   記メモリセルアレイより選択されるメモリセルに応じて
   切り換える切り換え回路を設けたことを特徴とする半導
   体記憶装置。
2. 【請求項２】 ロウアドレス信号に基づきメモリセルア
   レイより選択された複数のメモリセルの内の一つをカラ
   ムアドレス信号に基づき上記データ線に接続すると共
   に、上記複数個のリファレンスレベル発生回路の切り換
   えを上記カラムアドレス信号に基づいて行う構成とした
   ことを特徴とする、請求項１に記載の半導体記憶装置。