JP2001273764A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Abstract
(57)【要約】
【課題】 高集積化と動作の安定化を実現したマルチバ
ンク構成の半導体記憶装置を提供する。 【解決手段】 第１方向に沿って配置された複数のメモ
リアレイ領域と交互に配置された複数のセンスアンプ領
域を設け、上記複数のメモリアレイ領域には、それぞれ
上記第１方向に沿って設けられた複数のビット線と、上
記第１方向と直交する第２方向に沿って設けられた複数
のワード線と、上記複数のビット線と上記複数のワード
線との交差部に対応して設けられた複数のメモリセルを
設け、各センスアンプ領域に隣接する両側のメモリアレ
イ領域のうちの一方に延びるビット線と他方に延びるビ
ット線とから一対の信号を受けるセンスアンプを設け、
メモリアレイ領域を２つ以上間に挾んで離れた２つのメ
モリアレイ領域に対するそれぞれのワード線選択タイミ
ング又はアドレスを独立に設定する。
ンク構成の半導体記憶装置を提供する。 【解決手段】 第１方向に沿って配置された複数のメモ
リアレイ領域と交互に配置された複数のセンスアンプ領
域を設け、上記複数のメモリアレイ領域には、それぞれ
上記第１方向に沿って設けられた複数のビット線と、上
記第１方向と直交する第２方向に沿って設けられた複数
のワード線と、上記複数のビット線と上記複数のワード
線との交差部に対応して設けられた複数のメモリセルを
設け、各センスアンプ領域に隣接する両側のメモリアレ
イ領域のうちの一方に延びるビット線と他方に延びるビ
ット線とから一対の信号を受けるセンスアンプを設け、
メモリアレイ領域を２つ以上間に挾んで離れた２つのメ
モリアレイ領域に対するそれぞれのワード線選択タイミ
ング又はアドレスを独立に設定する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、主にワード線とビット線の交点にダイナミック
型メモリセルが配置されてなるいわゆる１交点方式のメ
モリアレイを用い、多数のバンクを備えたものに利用し
て有効な技術に関するものである。
に関し、主にワード線とビット線の交点にダイナミック
型メモリセルが配置されてなるいわゆる１交点方式のメ
モリアレイを用い、多数のバンクを備えたものに利用し
て有効な技術に関するものである。
【０００２】
【従来の技術】本発明を成した後の調査によって、後で
説明する本発明に関連すると思われるものとして、特開
平４−１３４６９１号公報（以下、先行技術１とい
う）、特開平２−２８９９８８号公報（以下、先行技術
２という）、特開平９−２１３０６９号公報（以下、先
行技術３という）、特開平４−６６９２９号公報（以
下、先行技術４という）、特開平９−２４６４８２号公
報（以下、先行技術５という）があることが判明した。
先行技術１ないし５の公報においては、ＭＯＳ容量を利
用した情報記憶キャパシタを用い、かつオープンビット
ライン型（１交点方式）のセンスアンプを交互配置する
ものが開示されている。しかしながら、これらの公報に
は、いずれにおいても後に説明するような本願発明に係
るマルチバンク構成のＤＲＡＭに向けた配慮は何ら開示
されていない。
説明する本発明に関連すると思われるものとして、特開
平４−１３４６９１号公報（以下、先行技術１とい
う）、特開平２−２８９９８８号公報（以下、先行技術
２という）、特開平９−２１３０６９号公報（以下、先
行技術３という）、特開平４−６６９２９号公報（以
下、先行技術４という）、特開平９−２４６４８２号公
報（以下、先行技術５という）があることが判明した。
先行技術１ないし５の公報においては、ＭＯＳ容量を利
用した情報記憶キャパシタを用い、かつオープンビット
ライン型（１交点方式）のセンスアンプを交互配置する
ものが開示されている。しかしながら、これらの公報に
は、いずれにおいても後に説明するような本願発明に係
るマルチバンク構成のＤＲＡＭに向けた配慮は何ら開示
されていない。
【０００３】
【発明が解決しようとする課題】ダイナミック型ＲＡＭ
（以下、単にＤＲＡＭという）ではコスト低減が望まれ
ている。そのためにはチップサイズの低減が最も効果的
である。これまでは微細化を推し進めてメモリセルサイ
ズを縮小してきたが、今後はメモリアレイの動作方式も
変えることにより、さらにセルサイズを縮小する必要が
ある。メモリアレイの動作方式を２交点から１交点に変
えることにより、同一のデザインルールを用いて理想的
にはセルサイズを７５％低減できる。しかし、１交点方
式のメモリアレイは２交点方式のメモリアレイと比較し
て、ビット線等に乗るアレイノイズが大きいという問題
がある。
（以下、単にＤＲＡＭという）ではコスト低減が望まれ
ている。そのためにはチップサイズの低減が最も効果的
である。これまでは微細化を推し進めてメモリセルサイ
ズを縮小してきたが、今後はメモリアレイの動作方式も
変えることにより、さらにセルサイズを縮小する必要が
ある。メモリアレイの動作方式を２交点から１交点に変
えることにより、同一のデザインルールを用いて理想的
にはセルサイズを７５％低減できる。しかし、１交点方
式のメモリアレイは２交点方式のメモリアレイと比較し
て、ビット線等に乗るアレイノイズが大きいという問題
がある。
【０００４】一方、システム性能向上のため、ランバス
（Ｒambus ）ＤＲＡＭやロジック混載ＤＲＡＭにおいて
は、マルチバンク構成のＤＲＡＭアレイが重要となって
きている。１交点アレイのマルチバンクのＤＲＡＭを構
成した場合、上記のように１交点方式のメモリアレイは
２交点方式のメモリアレイと比較してビット線等に乗る
アレイノイズが大きいという問題があり、隣接したマッ
ト間のノイズの干渉がマルチバンク構成では大きな問題
となることが判明した。加えて、１交点でセンスアンプ
を交互配置した場合に生ずる端マットによるチップ面積
の増加も問題であり、マルチバンク構成のＤＲＡＭに向
けたこれらの問題の解決法を検討する中で発明が生まれ
るに至った。
（Ｒambus ）ＤＲＡＭやロジック混載ＤＲＡＭにおいて
は、マルチバンク構成のＤＲＡＭアレイが重要となって
きている。１交点アレイのマルチバンクのＤＲＡＭを構
成した場合、上記のように１交点方式のメモリアレイは
２交点方式のメモリアレイと比較してビット線等に乗る
アレイノイズが大きいという問題があり、隣接したマッ
ト間のノイズの干渉がマルチバンク構成では大きな問題
となることが判明した。加えて、１交点でセンスアンプ
を交互配置した場合に生ずる端マットによるチップ面積
の増加も問題であり、マルチバンク構成のＤＲＡＭに向
けたこれらの問題の解決法を検討する中で発明が生まれ
るに至った。
【０００５】この発明の目的は、高集積化と動作の安定
化を実現したマルチバンク構成の半導体記憶装置を提供
することにある。この発明の他の目的は、高集積化と動
作の安定化を図りつつ、使い勝手のよい半導体記憶装置
を提供することにある。この発明の前記ならびにそのほ
かの目的と新規な特徴は、本明細書の記述および添付図
面から明らかになるであろう。
化を実現したマルチバンク構成の半導体記憶装置を提供
することにある。この発明の他の目的は、高集積化と動
作の安定化を図りつつ、使い勝手のよい半導体記憶装置
を提供することにある。この発明の前記ならびにそのほ
かの目的と新規な特徴は、本明細書の記述および添付図
面から明らかになるであろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。第１方向に沿って配置された複数のメ
モリアレイ領域と交互に配置された複数のセンスアンプ
領域を設け、上記複数のメモリアレイ領域には、それぞ
れ上記第１方向に沿って設けられた複数のビット線と、
上記第１方向と直交する第２方向に沿って設けられた複
数のワード線と、上記複数のビット線と上記複数のワー
ド線との交差部に対応して設けられた複数のメモリセル
を設け、各センスアンプ領域に隣接する両側のメモリア
レイ領域のうちの一方に延びるビット線と他方に延びる
ビット線とから一対の信号を受けるセンスアンプを設
け、メモリアレイ領域を２つ以上間に挾んで離れた２つ
のメモリアレイ領域に対するそれぞれのワード線選択タ
イミング又はアドレスを独立に設定する。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。第１方向に沿って配置された複数のメ
モリアレイ領域と交互に配置された複数のセンスアンプ
領域を設け、上記複数のメモリアレイ領域には、それぞ
れ上記第１方向に沿って設けられた複数のビット線と、
上記第１方向と直交する第２方向に沿って設けられた複
数のワード線と、上記複数のビット線と上記複数のワー
ド線との交差部に対応して設けられた複数のメモリセル
を設け、各センスアンプ領域に隣接する両側のメモリア
レイ領域のうちの一方に延びるビット線と他方に延びる
ビット線とから一対の信号を受けるセンスアンプを設
け、メモリアレイ領域を２つ以上間に挾んで離れた２つ
のメモリアレイ領域に対するそれぞれのワード線選択タ
イミング又はアドレスを独立に設定する。
【０００７】本願において開示される発明のうち他の代
表的なものの概要を簡単に説明すれば、下記の通りであ
る。第１方向に沿って配置された複数のメモリアレイ領
域と交互に配置された複数のセンスアンプ領域を設け、
上記複数のメモリアレイ領域には、それぞれ上記第１方
向に沿って設けられた複数のビット線と、上記第１方向
と直交する第２方向に沿って設けられた複数のワード線
と、上記複数のビット線と上記複数のワード線との交差
部に対応して設けられた複数のメモリセルを設け、各セ
ンスアンプ領域に隣接する両側のメモリアレイ領域のう
ちの一方に延びるビット線と他方に延びるビット線とか
ら一対の信号を受けるセンスアンプを設け、隣接して設
けられた２つのメモリアレイ領域により１つのバンクを
構成し、かかるバンクの複数個のうち１のバンクを挾ん
で離れた２つのバンクに対するそれぞれのワード線選択
アドレスを独立に設定する。
表的なものの概要を簡単に説明すれば、下記の通りであ
る。第１方向に沿って配置された複数のメモリアレイ領
域と交互に配置された複数のセンスアンプ領域を設け、
上記複数のメモリアレイ領域には、それぞれ上記第１方
向に沿って設けられた複数のビット線と、上記第１方向
と直交する第２方向に沿って設けられた複数のワード線
と、上記複数のビット線と上記複数のワード線との交差
部に対応して設けられた複数のメモリセルを設け、各セ
ンスアンプ領域に隣接する両側のメモリアレイ領域のう
ちの一方に延びるビット線と他方に延びるビット線とか
ら一対の信号を受けるセンスアンプを設け、隣接して設
けられた２つのメモリアレイ領域により１つのバンクを
構成し、かかるバンクの複数個のうち１のバンクを挾ん
で離れた２つのバンクに対するそれぞれのワード線選択
アドレスを独立に設定する。
【０００８】
【発明の実施の形態】図１には、この発明に係るＤＲＡ
Ｍの一実施例の概略構成図が示されている。図１（ａ）
には、マットとバンクの関係を示すレイアウトが例示的
に示され、図１（ｂ）は１つのバンクのマット構成が例
示的に示されている。図１（ａ）において、メモリアレ
イに接する部分には、行デコーダＸＤＥＣと列デコーダ
ＹＤＥＣとが設けられる。行デコーダＸＤＥＣは、それ
に対応したメモリアレイを貫通するように延長されるメ
インワード線ＭＷＬの選択信号を形成する。
Ｍの一実施例の概略構成図が示されている。図１（ａ）
には、マットとバンクの関係を示すレイアウトが例示的
に示され、図１（ｂ）は１つのバンクのマット構成が例
示的に示されている。図１（ａ）において、メモリアレ
イに接する部分には、行デコーダＸＤＥＣと列デコーダ
ＹＤＥＣとが設けられる。行デコーダＸＤＥＣは、それ
に対応したメモリアレイを貫通するように延長されるメ
インワード線ＭＷＬの選択信号を形成する。
【０００９】上記行デコーダＸＤＥＣには、サブワード
選択用のサブワード選択線のドライバも設けられ、上記
メインワード線と平行に延長されてサブワード選択線の
選択信号が伝えられる。列デコーダＹＤＥＣは、それに
対応したメモリアレイを貫通するように延長されたカラ
ム選択線ＹＳを通してセンスアンプ列ＳＡＡに設けられ
たカラム選択スイッチに選択信号を供給する。
選択用のサブワード選択線のドライバも設けられ、上記
メインワード線と平行に延長されてサブワード選択線の
選択信号が伝えられる。列デコーダＹＤＥＣは、それに
対応したメモリアレイを貫通するように延長されたカラ
ム選択線ＹＳを通してセンスアンプ列ＳＡＡに設けられ
たカラム選択スイッチに選択信号を供給する。
【００１０】上記メモリアレイは、複数からなるアレイ
（Ａrray) 又はマット（Ｍat) に分割される。同図の例
では、上記メインワード線ＭＷＬ方向には４つに分割さ
れ、上記カラム選択線ＹＳ方向には１０分割される。上
記１つのアレイは、センスアンプ領域（又はセンスアン
プ列）ＳＡＡ、サブワードドライバ領域（又はサブワー
ドドライバ列）ＳＷＤＡに囲まれて形成される。上記セ
ンスアンプ領域ＳＡＡと上記サブワードドライバ領域Ｓ
ＷＤＡとの交差部は、交差領域（クロスエリア）とされ
る。
（Ａrray) 又はマット（Ｍat) に分割される。同図の例
では、上記メインワード線ＭＷＬ方向には４つに分割さ
れ、上記カラム選択線ＹＳ方向には１０分割される。上
記１つのアレイは、センスアンプ領域（又はセンスアン
プ列）ＳＡＡ、サブワードドライバ領域（又はサブワー
ドドライバ列）ＳＷＤＡに囲まれて形成される。上記セ
ンスアンプ領域ＳＡＡと上記サブワードドライバ領域Ｓ
ＷＤＡとの交差部は、交差領域（クロスエリア）とされ
る。
【００１１】上記センスアンプ領域ＳＡＡに設けられる
センスアンプＳＡは、ＣＭＯＳ構成のラッチ回路により
構成され、かかるセンスアンプＳＡを中心にして左右に
延長される相補ビット線の信号を増幅するという、いわ
ゆる１交点方式とされる。１つのアレイは、特に制限さ
れないが、サブワード線が５１２本と、それと直交する
相補ビット線の一方（又はデータ線）は１０２４本とさ
れる。したがって、上記のような１つのアレイでは、約
５１２Ｋビットのような記憶容量を持つようにされる。
センスアンプＳＡは、ＣＭＯＳ構成のラッチ回路により
構成され、かかるセンスアンプＳＡを中心にして左右に
延長される相補ビット線の信号を増幅するという、いわ
ゆる１交点方式とされる。１つのアレイは、特に制限さ
れないが、サブワード線が５１２本と、それと直交する
相補ビット線の一方（又はデータ線）は１０２４本とさ
れる。したがって、上記のような１つのアレイでは、約
５１２Ｋビットのような記憶容量を持つようにされる。
【００１２】図１（ｂ）において、ビット線ＢＬとワー
ド線ＷＬの全ての交点にＭＯＳトランジスタとセル容量
からなるメモリセルが接続されている。ビット線ＢＬに
はセンスアンプＳＡ、ワード線ＷＬにはサブワードドラ
イバＳＷＤが接続される。サブワードドライバＳＷＤと
センスアンプＳＡで囲まれるアレイ（Ａrray）領域内に
はメモリセルがアレイ状に配置される。
ド線ＷＬの全ての交点にＭＯＳトランジスタとセル容量
からなるメモリセルが接続されている。ビット線ＢＬに
はセンスアンプＳＡ、ワード線ＷＬにはサブワードドラ
イバＳＷＤが接続される。サブワードドライバＳＷＤと
センスアンプＳＡで囲まれるアレイ（Ａrray）領域内に
はメモリセルがアレイ状に配置される。
【００１３】上記センスアンプＳＡはアレイ領域（Ａrr
ay）に対して交互配置されており、例示的に示されてい
るマット（Ｍat）２内のビット線ＢＬに注目すると左右
のセンスアンプＳＡに交互に接続されている。ここでは
ビット線ＢＬの１本おきに左右のセンスアンプＳＡに接
続される場合を示したが、ビット線ＢＬの２本おきに左
右のセンスアンプＳＡに接続されてもよい。
ay）に対して交互配置されており、例示的に示されてい
るマット（Ｍat）２内のビット線ＢＬに注目すると左右
のセンスアンプＳＡに交互に接続されている。ここでは
ビット線ＢＬの１本おきに左右のセンスアンプＳＡに接
続される場合を示したが、ビット線ＢＬの２本おきに左
右のセンスアンプＳＡに接続されてもよい。
【００１４】行デコーダ（ＸＤＥＣ）から出力されるメ
インワード線ＭＷＬはワード線ＷＬと同方向に配線さ
れ、サブワードドライバ列ＳＷＤＡにメインワード選択
信号を入力する。列デコーダ（ＹＤＥＣ）から出力され
るカラム（列）選択線ＹＳはビット線ＢＬと同方向に配
線され、センスアンプ列ＳＡＡに設けられるカラムスイ
ッチに列選択線を入力する。この実施例では、センスア
ンプＳＡとサブワードドライバＳＷＤにより囲まれた領
域をアレイ（Ａrray）といい、ワード線方向にならんだ
複数のアレイをマットと呼ぶことにする。
インワード線ＭＷＬはワード線ＷＬと同方向に配線さ
れ、サブワードドライバ列ＳＷＤＡにメインワード選択
信号を入力する。列デコーダ（ＹＤＥＣ）から出力され
るカラム（列）選択線ＹＳはビット線ＢＬと同方向に配
線され、センスアンプ列ＳＡＡに設けられるカラムスイ
ッチに列選択線を入力する。この実施例では、センスア
ンプＳＡとサブワードドライバＳＷＤにより囲まれた領
域をアレイ（Ａrray）といい、ワード線方向にならんだ
複数のアレイをマットと呼ぶことにする。
【００１５】この発明に係る１交点アレイ従属バンクＤ
ＲＡＭでは、上記のように隣接した２つのマットで１つ
のバンクを構成する。例えば、バンク１はマット２、３
から構成される。そして、あるバンクを活性化した後、
そのバンクをプリチャージするまでは隣接バンクの活性
化を禁止するようにされる。バンクの境界ではセンスア
ンプが左右のバンクから共用されているため従属バンク
構成となる。また、最も外側には参照ビット線ＢＬが設
けられるダミーマットＤＭat0 とＤＭat1 が配置され
る。
ＲＡＭでは、上記のように隣接した２つのマットで１つ
のバンクを構成する。例えば、バンク１はマット２、３
から構成される。そして、あるバンクを活性化した後、
そのバンクをプリチャージするまでは隣接バンクの活性
化を禁止するようにされる。バンクの境界ではセンスア
ンプが左右のバンクから共用されているため従属バンク
構成となる。また、最も外側には参照ビット線ＢＬが設
けられるダミーマットＤＭat0 とＤＭat1 が配置され
る。
【００１６】図１（ａ）において、メインワード線の数
を減らすために、言い換えるならば、メインワード線の
配線ピッチを緩やかにするために、特に制限されない
が、１つのメインワード線に対して、ビット線方向に４
本からなるサブワード線を配置させる。メインワード線
方向には４本に分割され、及びビット線方向に対して上
記４本ずつが割り当てられたサブワード線の中から１本
のサブワード線を選択するために、サブワード選択ドラ
イバが上記行デコーダＸＤＥＣに配置される。このサブ
ワード選択ドライバは、上記サブワードドライバの配列
方向（サブワードドライバ列ＳＷＤＡ）に延長される４
本のサブワード選択線の中から１つを選択する選択信号
を形成する。
を減らすために、言い換えるならば、メインワード線の
配線ピッチを緩やかにするために、特に制限されない
が、１つのメインワード線に対して、ビット線方向に４
本からなるサブワード線を配置させる。メインワード線
方向には４本に分割され、及びビット線方向に対して上
記４本ずつが割り当てられたサブワード線の中から１本
のサブワード線を選択するために、サブワード選択ドラ
イバが上記行デコーダＸＤＥＣに配置される。このサブ
ワード選択ドライバは、上記サブワードドライバの配列
方向（サブワードドライバ列ＳＷＤＡ）に延長される４
本のサブワード選択線の中から１つを選択する選択信号
を形成する。
【００１７】上記２つのアレイＡrray（Ｍat2 とＭat3)
の間に設けられたセンスアンプ列ＳＡＡ３のセンスアン
プＳＡは、上記２つのアレイ（Ｍat2 とＭat3)の両側に
延長するような一対のビット線に接続される。これらの
センスアンプＳＡは、上記センスアンプ列ＳＡＡにおい
て、２つのビット線毎に１つのセンスアンプＳＡが配置
される。したがって、上記アレイ（Ｍat2 とＭat3)の間
に設けられたセンスアンプ列ＳＡＡには、前記のように
ビット線ＢＬが１０２４本ある場合には、その半分の５
１２個のセンスアンプＳＡが設けられる。
の間に設けられたセンスアンプ列ＳＡＡ３のセンスアン
プＳＡは、上記２つのアレイ（Ｍat2 とＭat3)の両側に
延長するような一対のビット線に接続される。これらの
センスアンプＳＡは、上記センスアンプ列ＳＡＡにおい
て、２つのビット線毎に１つのセンスアンプＳＡが配置
される。したがって、上記アレイ（Ｍat2 とＭat3)の間
に設けられたセンスアンプ列ＳＡＡには、前記のように
ビット線ＢＬが１０２４本ある場合には、その半分の５
１２個のセンスアンプＳＡが設けられる。
【００１８】そして、アレイ（Ｍat2)において、残りの
５１２本のビット線は、アレイ（Ｍat2)と図示しないア
レイ（Ｍat1)との間に設けられたセンスアンプ列ＳＡＡ
に設けられたセンスアンプＳＡに接続される。アレイ
（Ｍat3)において、残り５１２本のビット線は、アレイ
（Ｍat3)と図示しないアレイ（Ｍat4)との間に設けられ
たセンスアンプ列ＳＡＡに設けられたセンスアンプＳＡ
に接続される。このようなセンスアンプＳＡのビット線
方向の両側の分散配置によって、２本分のビット線に対
して１つのセンスアンプを形成すればよいから、センス
アンプＳＡとビット線ＢＬのピッチを合わせて高密度に
サブアレイ及びセンスアンプ列を形成することができ
る。
５１２本のビット線は、アレイ（Ｍat2)と図示しないア
レイ（Ｍat1)との間に設けられたセンスアンプ列ＳＡＡ
に設けられたセンスアンプＳＡに接続される。アレイ
（Ｍat3)において、残り５１２本のビット線は、アレイ
（Ｍat3)と図示しないアレイ（Ｍat4)との間に設けられ
たセンスアンプ列ＳＡＡに設けられたセンスアンプＳＡ
に接続される。このようなセンスアンプＳＡのビット線
方向の両側の分散配置によって、２本分のビット線に対
して１つのセンスアンプを形成すればよいから、センス
アンプＳＡとビット線ＢＬのピッチを合わせて高密度に
サブアレイ及びセンスアンプ列を形成することができ
る。
【００１９】このことは、サブワードドライバＳＷＤに
おいても同様である。１つのアレイＡrrayに設けられた
５１２本のサブワード線ＷＬは、２５６本ずつに分けら
れてアレイＡrrayの両側に配置されたサブワードドライ
バ列ＳＷＤＡの２５６個のサブワードドライバＳＷＤに
接続される。この実施例では、２本のサブワード線ＷＬ
を１組として、２個ずつのサブワードドライバＳＷＤが
分散配置される。つまり、２本のサブワード線を１組と
して、２つのサブワードドライバＳＷＤがアレイＡrray
の一端側（図の上側）に配置され、それと隣接する上記
同様の２本のサブワード線を１組として、２つのサブワ
ードトライバＳＷＤがアレイＡrrayの他端側（図の下
側）に配置される。
おいても同様である。１つのアレイＡrrayに設けられた
５１２本のサブワード線ＷＬは、２５６本ずつに分けら
れてアレイＡrrayの両側に配置されたサブワードドライ
バ列ＳＷＤＡの２５６個のサブワードドライバＳＷＤに
接続される。この実施例では、２本のサブワード線ＷＬ
を１組として、２個ずつのサブワードドライバＳＷＤが
分散配置される。つまり、２本のサブワード線を１組と
して、２つのサブワードドライバＳＷＤがアレイＡrray
の一端側（図の上側）に配置され、それと隣接する上記
同様の２本のサブワード線を１組として、２つのサブワ
ードトライバＳＷＤがアレイＡrrayの他端側（図の下
側）に配置される。
【００２０】上記サブワードドライバＳＷＤは、図示し
ないが、それが形成されるサブワードドライバ列ＳＷＤ
Ａを挟んで両側に設けられるサブアレイのサブワード線
の選択信号を形成する。これにより、メモリセルの配列
ピッチに合わせて形成されたサブワード線に対応して、
サブワードドライバＳＷＤを効率よく分散配置させると
ともに、サブワードドライバＳＷＤから遠端部のメモリ
セルまでの距離が短くなってサブワード線ＷＬによるメ
モリセルの選択動作を高速に行なうようにすることがで
きる。
ないが、それが形成されるサブワードドライバ列ＳＷＤ
Ａを挟んで両側に設けられるサブアレイのサブワード線
の選択信号を形成する。これにより、メモリセルの配列
ピッチに合わせて形成されたサブワード線に対応して、
サブワードドライバＳＷＤを効率よく分散配置させると
ともに、サブワードドライバＳＷＤから遠端部のメモリ
セルまでの距離が短くなってサブワード線ＷＬによるメ
モリセルの選択動作を高速に行なうようにすることがで
きる。
【００２１】特に制限されないが、上記各メモリセルが
形成されるアレイＡrrayにおいて、記憶キャパシタの上
部電極（プレート電極）はアレイ内の全てのメモリセル
ＭＣで共通に形成されて平面状の電極とされる。かかる
プレート電極への給電は、ビット線ＢＬの延長方向に配
線された電源配線より接続部を介して、サブワードドラ
イバ列ＳＷＤＡとアレイとの境界で行うようにされる。
そして、アレイ間のプレート電極は、センスアンプ列の
隙間を利用して、プレート電極と同じ電極材料により相
互に接続される。
形成されるアレイＡrrayにおいて、記憶キャパシタの上
部電極（プレート電極）はアレイ内の全てのメモリセル
ＭＣで共通に形成されて平面状の電極とされる。かかる
プレート電極への給電は、ビット線ＢＬの延長方向に配
線された電源配線より接続部を介して、サブワードドラ
イバ列ＳＷＤＡとアレイとの境界で行うようにされる。
そして、アレイ間のプレート電極は、センスアンプ列の
隙間を利用して、プレート電極と同じ電極材料により相
互に接続される。
【００２２】つまり、アレイにそれぞれ形成される上記
のようなプレート電極を、プレート層自体を用いた配線
で互いに接続する。しかも、この配線をセンスアンプ列
ＳＡＡを貫通させるよう多数設けて、２つのプレート電
極の間の抵抗を大幅に下げるようにするものである。こ
れによって、上記アレイ相互のビット線ＢＬ間に選択さ
れたメモリセルＭＣから読み出された微小信号をセンス
アンプＳＡによって増幅する際にプレート電極に生ずる
互いに逆相になるノイズを高速に打ち消すことが可能に
なり、プレート電極に生ずるノイズを大幅に低減させる
ことが可能になる。
のようなプレート電極を、プレート層自体を用いた配線
で互いに接続する。しかも、この配線をセンスアンプ列
ＳＡＡを貫通させるよう多数設けて、２つのプレート電
極の間の抵抗を大幅に下げるようにするものである。こ
れによって、上記アレイ相互のビット線ＢＬ間に選択さ
れたメモリセルＭＣから読み出された微小信号をセンス
アンプＳＡによって増幅する際にプレート電極に生ずる
互いに逆相になるノイズを高速に打ち消すことが可能に
なり、プレート電極に生ずるノイズを大幅に低減させる
ことが可能になる。
【００２３】図２には、この発明に係るＤＲＡＭの動作
の一例の説明図が示されている。同図においては、連続
して２つのバンクが活性化されたときの動作を示されて
いる。この実施例では、前記のようにあるバンクを活性
化した後、そのバンクをプリチャージするまでは隣接バ
ンクの活性化を禁止するようにされる。したがって、例
えばバンク（Ｂank)１のうちの右側のマット中のワード
線ＷＬ３が活性化された後、バンク３（Ｂank)のうちの
左側のマット中のワード線ＷＬ６が活性化される時が、
最も近接したマットが続けて活性化される例である。
の一例の説明図が示されている。同図においては、連続
して２つのバンクが活性化されたときの動作を示されて
いる。この実施例では、前記のようにあるバンクを活性
化した後、そのバンクをプリチャージするまでは隣接バ
ンクの活性化を禁止するようにされる。したがって、例
えばバンク（Ｂank)１のうちの右側のマット中のワード
線ＷＬ３が活性化された後、バンク３（Ｂank)のうちの
左側のマット中のワード線ＷＬ６が活性化される時が、
最も近接したマットが続けて活性化される例である。
【００２４】最初に増幅されるバンク１における右側マ
ットのビット線ＢＬ４Ｔはバンク２中の左側マットのビ
ット線ＢＬ４Ｂを参照用ビット線ＢＬとして用い、後に
増幅されるバンク３の左側マットのビット線ＢＬ６Ｔは
上記バンク２中の右側マットのビット線ＢＬ６Ｂを参照
用ビット線ＢＬに用いる。上記バンク２に属する左側マ
ットの参照用として用いられるビット線ＢＬ４Ｂと、上
記バンク２に属する右側マットの参照用として用いられ
るビット線ＢＬ６Ｂは上記のように左右異なるマットに
存在しているため、ビット線ＢＬ４Ｂの増幅により、基
板ＳＵＢ４にノイズが加わつても、ビット線ＢＬ６Ｂに
はノイズが戻らない。
ットのビット線ＢＬ４Ｔはバンク２中の左側マットのビ
ット線ＢＬ４Ｂを参照用ビット線ＢＬとして用い、後に
増幅されるバンク３の左側マットのビット線ＢＬ６Ｔは
上記バンク２中の右側マットのビット線ＢＬ６Ｂを参照
用ビット線ＢＬに用いる。上記バンク２に属する左側マ
ットの参照用として用いられるビット線ＢＬ４Ｂと、上
記バンク２に属する右側マットの参照用として用いられ
るビット線ＢＬ６Ｂは上記のように左右異なるマットに
存在しているため、ビット線ＢＬ４Ｂの増幅により、基
板ＳＵＢ４にノイズが加わつても、ビット線ＢＬ６Ｂに
はノイズが戻らない。
【００２５】ここで、上記１交点アレイでのノイズの発
生原理について説明する。図９には非選択ワード線ノイ
ズの発生原理の説明図が示されている。図９（ａ）にお
いて、ワーストケースとして選択マット（ワード線が選
択される）のビット線が１本を除いて全てロウレベル
（Ｌ）に増幅され、反対側のマット（ワード線は非選択
となりビット線は参照用に用いられる）のビット線が１
本を除いて全てハイレベル（Ｈ）に増幅される。このと
き、選択マット中の１本だけハイレベル（Ｈ）の信号が
出ているビット線が、非選択ワード線からノイズを受
け、誤つて増幅される危険がある。
生原理について説明する。図９には非選択ワード線ノイ
ズの発生原理の説明図が示されている。図９（ａ）にお
いて、ワーストケースとして選択マット（ワード線が選
択される）のビット線が１本を除いて全てロウレベル
（Ｌ）に増幅され、反対側のマット（ワード線は非選択
となりビット線は参照用に用いられる）のビット線が１
本を除いて全てハイレベル（Ｈ）に増幅される。このと
き、選択マット中の１本だけハイレベル（Ｈ）の信号が
出ているビット線が、非選択ワード線からノイズを受
け、誤つて増幅される危険がある。
【００２６】一例としてセンスアンプＳＡの左側マット
のワード線ＷＬ０が活性化され、ビット線ＢＬ１Ｔにの
みハイレベル（Ｈ）の信号がでてきて、その他のビット
線ＢＬ０Ｔ、ＢＬ２Ｔ等にはロウレベル（Ｌ）の信号が
読み出される場合を考える。さらにメモリセルのリーク
等の理由により、ビット線ＢＬ１Ｔに生ずるハイレベル
（Ｈ）のメモリセルからの電荷分散による信号が少ない
とする。センスアンプＳＡ０〜ＳＡ３を活性化すると、
信号が大きくでてきているビット線対ＢＬ０Ｔ／Ｂ、Ｂ
Ｌ２Ｔ／Ｂ等は早く増幅される。一方、信号が少ないビ
ット線対ＢＬ１Ｔ／Ｂは増幅が遅くなる。
のワード線ＷＬ０が活性化され、ビット線ＢＬ１Ｔにの
みハイレベル（Ｈ）の信号がでてきて、その他のビット
線ＢＬ０Ｔ、ＢＬ２Ｔ等にはロウレベル（Ｌ）の信号が
読み出される場合を考える。さらにメモリセルのリーク
等の理由により、ビット線ＢＬ１Ｔに生ずるハイレベル
（Ｈ）のメモリセルからの電荷分散による信号が少ない
とする。センスアンプＳＡ０〜ＳＡ３を活性化すると、
信号が大きくでてきているビット線対ＢＬ０Ｔ／Ｂ、Ｂ
Ｌ２Ｔ／Ｂ等は早く増幅される。一方、信号が少ないビ
ット線対ＢＬ１Ｔ／Ｂは増幅が遅くなる。
【００２７】このとき、選択マットのワード線ＷＬ１に
は上記一斉にロウレベルに変化するビット線ＢＬ０Ｔ，
ＢＬ２Ｔとの寄生容量ＣＢＬＷＬによってビット線ＢＬ
１Ｔの電位を下げるようなノイズＮoiseが発生し、逆に
非選択マットのワード線ＷＬ２には上記一斉にハイレベ
ルに変化するビット線ＢＬ０Ｂ，ＢＬ２Ｂからの上記よ
うな寄生容量によるカップリングによってビット線ＢＬ
１Ｂの電位を上げるようなノイズＮoiseが発生し、上記
メモリセルから読み出されたビット線ＢＬ１ＴとＢＬ１
Ｂの電位差を逆転させるようになると、センスアンプＳ
Ａ１はそれを増幅してしまうので誤動作してしまう。
は上記一斉にロウレベルに変化するビット線ＢＬ０Ｔ，
ＢＬ２Ｔとの寄生容量ＣＢＬＷＬによってビット線ＢＬ
１Ｔの電位を下げるようなノイズＮoiseが発生し、逆に
非選択マットのワード線ＷＬ２には上記一斉にハイレベ
ルに変化するビット線ＢＬ０Ｂ，ＢＬ２Ｂからの上記よ
うな寄生容量によるカップリングによってビット線ＢＬ
１Ｂの電位を上げるようなノイズＮoiseが発生し、上記
メモリセルから読み出されたビット線ＢＬ１ＴとＢＬ１
Ｂの電位差を逆転させるようになると、センスアンプＳ
Ａ１はそれを増幅してしまうので誤動作してしまう。
【００２８】上記のような１交点方式のメモリアレイで
はメモリセルに蓄積されている信号電荷量が減少してき
たときに、情報が誤って読み出される危険性が高い。こ
のことは、リフレッシュ特性の劣化につながり、ＤＲＡ
Ｍの歩留まりを大きく低下させる原因となる。
はメモリセルに蓄積されている信号電荷量が減少してき
たときに、情報が誤って読み出される危険性が高い。こ
のことは、リフレッシュ特性の劣化につながり、ＤＲＡ
Ｍの歩留まりを大きく低下させる原因となる。
【００２９】以上では、非選択ワード線に生じるノイズ
を例にとったが、同様のメカニズムのノイズが、図１０
に示すようなプレートＰＬとの寄生容量ＣＢＬＳＮ、及
び図１１に示すような基板ＳＵＢとの寄生容量ＣＢＬＳ
ＵＢによるカップリングによって生ずる。これらのノイ
ズにより、読み出し時のビット線上の信号量が減少し、
メモリアレイの読み出しマージンを劣化させるのであ
る。
を例にとったが、同様のメカニズムのノイズが、図１０
に示すようなプレートＰＬとの寄生容量ＣＢＬＳＮ、及
び図１１に示すような基板ＳＵＢとの寄生容量ＣＢＬＳ
ＵＢによるカップリングによって生ずる。これらのノイ
ズにより、読み出し時のビット線上の信号量が減少し、
メモリアレイの読み出しマージンを劣化させるのであ
る。
【００３０】このようなノイズ発生のメカニズムは、セ
ンスアンプを挟んだ２つのメモリマット内において発生
するものであり、前記図１及び図２のような実施例で
は、バンク２のセンスアンプＳＡ５は活性化されず、そ
れに対応した２つのマットに設けられるビット線は、他
のバンク１と３の選択ビット線の信号をセンスするため
の参照用としてのみ用いられるだけである。したがっ
て、上記バンク１とバンク３との間には、上記のような
ノイズ経路が問題にならない。これにより、この発明に
係る１交点アレイ従属バンクＤＲＡＭでは信号の減少が
起こらず、読み出しマージンが拡大され、安定動作が可
能になる。なお、図２では示されていないが、バンク１
がプリチャージされた後、すぐにバンク３が活性化され
る場合も同様に、バンク３のビット線ＢＬ６Ｂにはノイ
ズが加わらないため読み出しマージンが拡大される。
ンスアンプを挟んだ２つのメモリマット内において発生
するものであり、前記図１及び図２のような実施例で
は、バンク２のセンスアンプＳＡ５は活性化されず、そ
れに対応した２つのマットに設けられるビット線は、他
のバンク１と３の選択ビット線の信号をセンスするため
の参照用としてのみ用いられるだけである。したがっ
て、上記バンク１とバンク３との間には、上記のような
ノイズ経路が問題にならない。これにより、この発明に
係る１交点アレイ従属バンクＤＲＡＭでは信号の減少が
起こらず、読み出しマージンが拡大され、安定動作が可
能になる。なお、図２では示されていないが、バンク１
がプリチャージされた後、すぐにバンク３が活性化され
る場合も同様に、バンク３のビット線ＢＬ６Ｂにはノイ
ズが加わらないため読み出しマージンが拡大される。
【００３１】図３には、この発明に係る１交点アレイ従
属バンクＤＲＡＭにおけるデータの入出力経路の一実施
例を説明するためのブロック図が示されている。この実
施例では、アレイＡrrayに設けられる複数のビット線
は、２本ずつが２個のセンスアンプＳＡに設けられ、か
かるアレイＡrrayの左右に交互に振り分けられて設けら
れる。センスアンプＳＡは、１つの回路が代表として例
示的に示されている。
属バンクＤＲＡＭにおけるデータの入出力経路の一実施
例を説明するためのブロック図が示されている。この実
施例では、アレイＡrrayに設けられる複数のビット線
は、２本ずつが２個のセンスアンプＳＡに設けられ、か
かるアレイＡrrayの左右に交互に振り分けられて設けら
れる。センスアンプＳＡは、１つの回路が代表として例
示的に示されている。
【００３２】センスアンプＳＡは、ゲートとドレインと
が交差接続されてラッチ形態にされたＮチャンネル型の
増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型の増幅
ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８からなるＣＭＯＳ
ラッチ回路で構成される。Ｎチャンネル型ＭＯＳＦＥＴ
Ｑ５とＱ６のソースは、共通ソース線ＣＳＮに接続され
る。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソース
は、共通ソース線ＣＳＰに接続される。
が交差接続されてラッチ形態にされたＮチャンネル型の
増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型の増幅
ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８からなるＣＭＯＳ
ラッチ回路で構成される。Ｎチャンネル型ＭＯＳＦＥＴ
Ｑ５とＱ６のソースは、共通ソース線ＣＳＮに接続され
る。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソース
は、共通ソース線ＣＳＰに接続される。
【００３３】上記共通ソース線ＣＳＮとＣＳＰには、そ
れぞれパワースイッチＭＯＳＦＥＴＱ３とＱ４が接続さ
れる。特に制限されないが、Ｎチャンネル型の増幅ＭＯ
ＳＦＥＴＱ５とＱ６のソースが接続された共通ソース線
ＣＳＮには、かかるセンスアンプ領域に分散して配置さ
れたＮチャンネル型のパワースイッチＭＯＳＦＥＴＱ３
により接地電位供給線ＶＳＳが与えられる。上記Ｐチャ
ンネル型の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続
された共通ソース線ＣＳＰには、Ｎチャンネル型のパワ
ーＭＯＳＦＥＴＱ4 が設けられて動作電圧ＶＤＬが与え
られる。
れぞれパワースイッチＭＯＳＦＥＴＱ３とＱ４が接続さ
れる。特に制限されないが、Ｎチャンネル型の増幅ＭＯ
ＳＦＥＴＱ５とＱ６のソースが接続された共通ソース線
ＣＳＮには、かかるセンスアンプ領域に分散して配置さ
れたＮチャンネル型のパワースイッチＭＯＳＦＥＴＱ３
により接地電位供給線ＶＳＳが与えられる。上記Ｐチャ
ンネル型の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続
された共通ソース線ＣＳＰには、Ｎチャンネル型のパワ
ーＭＯＳＦＥＴＱ4 が設けられて動作電圧ＶＤＬが与え
られる。
【００３４】上記Ｎチャンネル型のパワーＭＯＳＦＥＴ
Ｑ３とＱ４のゲートには、センスアンプ活性化信号ＳＡ
ＮとＳＡＰが供給される。特に制限されないが、ＳＡＰ
のハイレベルは昇圧電圧ＶＰＰレベルの信号とされる。
つまり、昇圧電圧ＶＰＰは、上記電源電圧ＶＤＬに対し
てＭＯＳＦＥＴＱ４のしきい値電圧以上に昇圧されたも
のであり、上記Ｎチャンネル型ＭＯＳＦＥＴＱ４を十分
にオン状態にして、その共通ソース線ＣＳＰの電位を上
記動作電圧ＶＤＬにすることができる。
Ｑ３とＱ４のゲートには、センスアンプ活性化信号ＳＡ
ＮとＳＡＰが供給される。特に制限されないが、ＳＡＰ
のハイレベルは昇圧電圧ＶＰＰレベルの信号とされる。
つまり、昇圧電圧ＶＰＰは、上記電源電圧ＶＤＬに対し
てＭＯＳＦＥＴＱ４のしきい値電圧以上に昇圧されたも
のであり、上記Ｎチャンネル型ＭＯＳＦＥＴＱ４を十分
にオン状態にして、その共通ソース線ＣＳＰの電位を上
記動作電圧ＶＤＬにすることができる。
【００３５】上記センスアンプＳＡの入出力ノードに
は、相補ビット線ＢＬ０ＴとＢＬ０Ｂを短絡させるイコ
ライズＭＯＳＦＥＴＱ１１と、相補ビット線ＢＬ０Ｔと
ＢＬ０Ｂにハーフプリチャージ電圧ＶＢＬＲを供給する
スイッチＭＯＳＦＥＴＱ９とＱ１０からなるプリチャー
ジ（イコライズ）回路が設けられる。これらのＭＯＳＦ
ＥＴＱ９〜Ｑ１１のゲートは、共通にプリチャージ（ビ
ット線イコライズ）信号ＰＣが供給される。このプリチ
ャージ信号ＰＣを形成するドライバ回路は、図示しない
が、前記図２に示したクロスエリアにインバータ回路を
設けて、その立ち上がりや立ち上がりを高速にする。つ
まり、バンクアクセスの開始時にワード線選択タイミン
グに先行して、各クロスエリアに分散して設けられたイ
ンバータ回路を通して上記プリチャージ回路を構成する
ＭＯＳＦＥＴＱ９〜Ｑ１１を高速に切り替えるようにす
るものである。
は、相補ビット線ＢＬ０ＴとＢＬ０Ｂを短絡させるイコ
ライズＭＯＳＦＥＴＱ１１と、相補ビット線ＢＬ０Ｔと
ＢＬ０Ｂにハーフプリチャージ電圧ＶＢＬＲを供給する
スイッチＭＯＳＦＥＴＱ９とＱ１０からなるプリチャー
ジ（イコライズ）回路が設けられる。これらのＭＯＳＦ
ＥＴＱ９〜Ｑ１１のゲートは、共通にプリチャージ（ビ
ット線イコライズ）信号ＰＣが供給される。このプリチ
ャージ信号ＰＣを形成するドライバ回路は、図示しない
が、前記図２に示したクロスエリアにインバータ回路を
設けて、その立ち上がりや立ち上がりを高速にする。つ
まり、バンクアクセスの開始時にワード線選択タイミン
グに先行して、各クロスエリアに分散して設けられたイ
ンバータ回路を通して上記プリチャージ回路を構成する
ＭＯＳＦＥＴＱ９〜Ｑ１１を高速に切り替えるようにす
るものである。
【００３６】センスアンプＳＡの一対の入出力ノード
は、相補ビット線ＢＬ０Ｔ，ＢＬ０Ｂに接続されること
の他、ＭＯＳＦＥＴＱ１とＱ２からなるカラム（Ｙ）ス
イッチ回路を介してセンスアンプ列に沿って延長される
ローカル（サブ）入出力線ＳＩＯに接続される。上記Ｍ
ＯＳＦＥＴＱ１とＱ２のゲートは、カラム選択線ＹＳに
接続され、かかるカラム選択線ＹＳが選択レベル（ハイ
レベル）にされるとオン状態となり、上記センスアンプ
ＳＡの入出力ノードとローカル入出力線ＳＩＯを接続さ
せる。
は、相補ビット線ＢＬ０Ｔ，ＢＬ０Ｂに接続されること
の他、ＭＯＳＦＥＴＱ１とＱ２からなるカラム（Ｙ）ス
イッチ回路を介してセンスアンプ列に沿って延長される
ローカル（サブ）入出力線ＳＩＯに接続される。上記Ｍ
ＯＳＦＥＴＱ１とＱ２のゲートは、カラム選択線ＹＳに
接続され、かかるカラム選択線ＹＳが選択レベル（ハイ
レベル）にされるとオン状態となり、上記センスアンプ
ＳＡの入出力ノードとローカル入出力線ＳＩＯを接続さ
せる。
【００３７】これにより、センスアンプＳＡの入出力ノ
ードは、それを挟んで設けられる２つのアレイのうち、
選択されたアレイのワード線との交点に接続されたメモ
リセルの記憶電荷に対応して変化するビット線のハーフ
プリチャージ電圧に対する微小な電圧変化を、非選択と
されたアレイ側のビット線のハーフプリチャージ電圧を
参照電圧として増幅し、上記カラム選択線ＹＳにより選
択されたものが、上記カラムスイッチ回路（Ｑ１とＱ
２）等を通してローカル入出力線ＳＩＯに伝えられる。
ードは、それを挟んで設けられる２つのアレイのうち、
選択されたアレイのワード線との交点に接続されたメモ
リセルの記憶電荷に対応して変化するビット線のハーフ
プリチャージ電圧に対する微小な電圧変化を、非選択と
されたアレイ側のビット線のハーフプリチャージ電圧を
参照電圧として増幅し、上記カラム選択線ＹＳにより選
択されたものが、上記カラムスイッチ回路（Ｑ１とＱ
２）等を通してローカル入出力線ＳＩＯに伝えられる。
【００３８】メインワード線の延長方向に並ぶセンスア
ンプ列上を上記ローカル入出力線ＳＩＯが延長され、サ
ブ増幅回路（ＳubＡＭＰ）を介して増幅せされた信号が
それと直交する方向、つまりカラム選択線ＹＳ方向に延
長されるメイン入出力線ＭＩＯを通して、列デコーダ部
に設けられたメインアンプに伝えられて、アレイの分割
数に対応して複数ビット単位でパラレルに出力される。
このような入出力線構成は１マットから読み出すデータ
が４ビット程度で、ＹＳの本数が多いときに適した方式
である。上記ＳＩＯとＭＩＯの間はサブアンプでなく、
単なるスイッチで接続されようにしてもよい。
ンプ列上を上記ローカル入出力線ＳＩＯが延長され、サ
ブ増幅回路（ＳubＡＭＰ）を介して増幅せされた信号が
それと直交する方向、つまりカラム選択線ＹＳ方向に延
長されるメイン入出力線ＭＩＯを通して、列デコーダ部
に設けられたメインアンプに伝えられて、アレイの分割
数に対応して複数ビット単位でパラレルに出力される。
このような入出力線構成は１マットから読み出すデータ
が４ビット程度で、ＹＳの本数が多いときに適した方式
である。上記ＳＩＯとＭＩＯの間はサブアンプでなく、
単なるスイッチで接続されようにしてもよい。
【００３９】図４には、この発明に係る１交点アレイ従
属バンクＤＲＡＭにおけるデータの入出力経路の他の一
実施例を説明するためのブロック図が示されている。こ
の実施例では、カラム選択線ＹＳをワード線方向に配線
し、センスアンプＳＡのデータをビット線方向に配線さ
れたメイン入出力線ＭＩＯに直接読み出している。これ
はメイン入出力線ＭＩＯの本数が多く、例えば１２８ビ
ット程度の多ビットのデータを一度に上記メイン入出力
線ＭＩＯへ読み出す場合に適した回路構成である。
属バンクＤＲＡＭにおけるデータの入出力経路の他の一
実施例を説明するためのブロック図が示されている。こ
の実施例では、カラム選択線ＹＳをワード線方向に配線
し、センスアンプＳＡのデータをビット線方向に配線さ
れたメイン入出力線ＭＩＯに直接読み出している。これ
はメイン入出力線ＭＩＯの本数が多く、例えば１２８ビ
ット程度の多ビットのデータを一度に上記メイン入出力
線ＭＩＯへ読み出す場合に適した回路構成である。
【００４０】図５には、この発明に係る１交点アレイ従
属バンクＤＲＡＭにおけるワード線の選択回路の一実施
例を説明するためのブロック図が示されている。この実
施例では、アレイＡrrayに設けられる複数のワード線
は、２本ずつが２個のサブワードドライバに設けられ、
かかるアレイＡrrayの上下に交互に振り分けられて設け
られる。サブワードドライバＳＷＤは、上記２個の回路
ＳＷＤ１とＳＷＤ２が代表として例示的に示されてい
る。
属バンクＤＲＡＭにおけるワード線の選択回路の一実施
例を説明するためのブロック図が示されている。この実
施例では、アレイＡrrayに設けられる複数のワード線
は、２本ずつが２個のサブワードドライバに設けられ、
かかるアレイＡrrayの上下に交互に振り分けられて設け
られる。サブワードドライバＳＷＤは、上記２個の回路
ＳＷＤ１とＳＷＤ２が代表として例示的に示されてい
る。
【００４１】１つのサブワードドライバＳＷＤ０は、Ｎ
チャンネル型ＭＯＳＦＥＴＱ１２とＰチャンネル型ＭＯ
ＳＦＥＴＱ１３からなるＣＭＯＳインバータ回路と、上
記Ｎチャンネル型ＭＯＳＦＥＴＱ１２に並列に設けられ
たＮチャンネル型ＭＯＳＦＥＴＱ１４から構成される。
上記Ｎチャンネル型ＭＯＳＦＥＴＱ１２とＱ１４のソー
スは、サブワード線の非選択レベルＶＳＳ（０Ｖ）に対
応した電源供給線ＶＳＳＷＬに接続される。Ｐチャンネ
ル型ＭＯＳＦＥＴＱ１３が形成されるＮウェル領域（基
板）に昇圧電圧を供給する電源供給線ＶＰＰが設けられ
る。
チャンネル型ＭＯＳＦＥＴＱ１２とＰチャンネル型ＭＯ
ＳＦＥＴＱ１３からなるＣＭＯＳインバータ回路と、上
記Ｎチャンネル型ＭＯＳＦＥＴＱ１２に並列に設けられ
たＮチャンネル型ＭＯＳＦＥＴＱ１４から構成される。
上記Ｎチャンネル型ＭＯＳＦＥＴＱ１２とＱ１４のソー
スは、サブワード線の非選択レベルＶＳＳ（０Ｖ）に対
応した電源供給線ＶＳＳＷＬに接続される。Ｐチャンネ
ル型ＭＯＳＦＥＴＱ１３が形成されるＮウェル領域（基
板）に昇圧電圧を供給する電源供給線ＶＰＰが設けられ
る。
【００４２】上記サブワードドライバＳＷＤ０のＣＭＯ
Ｓインバータ回路を構成するＭＯＳＦＥＴＱ１２とＱ１
３のゲートには、残りのサブワードドライバの同様なＭ
ＯＳＦＥＴのゲートと共通にメインワード線ＭＷＬに接
続される。そして、上記ＣＭＯＳインバータ回路を構成
するＰチャンネル型ＭＯＳＦＥＴＱ１３のソースは、そ
れに対応するサブワード選択線ＦＸ０に接続され、上記
サブワードドライバＳＷＤ１に設けられたＭＯＳＦＥＴ
Ｑ１４のゲートには、サブワード選択線ＦＸ０Ｂが供給
される。残りのサブワードドライバＳＷＤ１には、上記
サブワード選択線ＦＸ１とＦＸ１Ｂにそれぞれ接続され
る。
Ｓインバータ回路を構成するＭＯＳＦＥＴＱ１２とＱ１
３のゲートには、残りのサブワードドライバの同様なＭ
ＯＳＦＥＴのゲートと共通にメインワード線ＭＷＬに接
続される。そして、上記ＣＭＯＳインバータ回路を構成
するＰチャンネル型ＭＯＳＦＥＴＱ１３のソースは、そ
れに対応するサブワード選択線ＦＸ０に接続され、上記
サブワードドライバＳＷＤ１に設けられたＭＯＳＦＥＴ
Ｑ１４のゲートには、サブワード選択線ＦＸ０Ｂが供給
される。残りのサブワードドライバＳＷＤ１には、上記
サブワード選択線ＦＸ１とＦＸ１Ｂにそれぞれ接続され
る。
【００４３】サブワード線ＷＬ０が選択されるときは、
メインワード線ＭＷＬがロウレベルにされる。そして、
上記サブワード線ＷＬ０に対応したサブワード選択線Ｆ
Ｘ０が昇圧電圧ＶＰＰのようなハイレベルにされる。こ
れにより、サブワードドライバＳＷＤ０のＰチャンネル
型ＭＯＳＦＥＴＱ１３がオン状態となって、サブワード
選択線ＦＸ０の選択レベルＶＰＰをサブワード線ＷＬ０
に伝える。このとき、サブワードドライバＳＷＤ０にお
いて、サブワード選択線ＦＸ０ＢのロウレベルによりＭ
ＯＳＦＥＴＱ１４はオフ状態になっている。
メインワード線ＭＷＬがロウレベルにされる。そして、
上記サブワード線ＷＬ０に対応したサブワード選択線Ｆ
Ｘ０が昇圧電圧ＶＰＰのようなハイレベルにされる。こ
れにより、サブワードドライバＳＷＤ０のＰチャンネル
型ＭＯＳＦＥＴＱ１３がオン状態となって、サブワード
選択線ＦＸ０の選択レベルＶＰＰをサブワード線ＷＬ０
に伝える。このとき、サブワードドライバＳＷＤ０にお
いて、サブワード選択線ＦＸ０ＢのロウレベルによりＭ
ＯＳＦＥＴＱ１４はオフ状態になっている。
【００４４】上記メインワード線ＭＷＬがロウレベルの
選択状態にされた他のサブワードドライバＳＤＷ１にお
いては、Ｐチャンネル型ＭＯＳＦＥＴがオン状態になる
が、サブワード線選択線ＦＸ１Ｂのハイレベルにより、
Ｎチャンネル型ＭＯＳＦＥＴがオン状態となって、サブ
ワード線ＷＬ１を非選択レベルＶＳＳにする。メインワ
ード線ＭＷＬがハイレベルにされる非選択のサブワード
ドライバでは、かかるメインワード線ＭＷＬのハイレベ
ルによって、上記ＣＭＯＳインバータ回路のＮチャンネ
ル型ＭＯＳＦＥＴがオン状態となって、各サブワード線
を非選択レベルＶＳＳにするものである。
選択状態にされた他のサブワードドライバＳＤＷ１にお
いては、Ｐチャンネル型ＭＯＳＦＥＴがオン状態になる
が、サブワード線選択線ＦＸ１Ｂのハイレベルにより、
Ｎチャンネル型ＭＯＳＦＥＴがオン状態となって、サブ
ワード線ＷＬ１を非選択レベルＶＳＳにする。メインワ
ード線ＭＷＬがハイレベルにされる非選択のサブワード
ドライバでは、かかるメインワード線ＭＷＬのハイレベ
ルによって、上記ＣＭＯＳインバータ回路のＮチャンネ
ル型ＭＯＳＦＥＴがオン状態となって、各サブワード線
を非選択レベルＶＳＳにするものである。
【００４５】このように３個のＭＯＳＦＥＴにより、２
つのアレイに対応した一対のサブワード線を選択するの
で、前記１交点方式のアレイ（マット）に設けられる高
密度で配置されるサブワード線ＷＬのピッチに合わせて
サブワードドドライバを形成することができ、２交点方
式と同一のデザインルールを用いて理想的にはセルサイ
ズを７５％低減できる１交点方式に適合させたサブワー
ドドライバの配置が可能になる。
つのアレイに対応した一対のサブワード線を選択するの
で、前記１交点方式のアレイ（マット）に設けられる高
密度で配置されるサブワード線ＷＬのピッチに合わせて
サブワードドドライバを形成することができ、２交点方
式と同一のデザインルールを用いて理想的にはセルサイ
ズを７５％低減できる１交点方式に適合させたサブワー
ドドライバの配置が可能になる。
【００４６】上記のように２本のサブワード線ＷＬ毎
に、アレイの両側に２個ずつの組み合わせでサブワード
ドライバを分散配置した場合、２つのサブワードドライ
バを構成するＰチャンネル型ＭＯＳＦＥＴを同一のＮ型
ウェル領域に形成でき、Ｎチャンネル型ＭＯＳＦＥＴを
同一のＰ型ウェル領域に形成することができるものとな
り、結果としてサブワードドライバの高集積化を可能に
するものである。このことは、前記のようなセンスアン
プにおいても同様に２本のビット線ＢＬ毎にアレイの両
側に２個ずつの組み合わせで分散配置するものである。
に、アレイの両側に２個ずつの組み合わせでサブワード
ドライバを分散配置した場合、２つのサブワードドライ
バを構成するＰチャンネル型ＭＯＳＦＥＴを同一のＮ型
ウェル領域に形成でき、Ｎチャンネル型ＭＯＳＦＥＴを
同一のＰ型ウェル領域に形成することができるものとな
り、結果としてサブワードドライバの高集積化を可能に
するものである。このことは、前記のようなセンスアン
プにおいても同様に２本のビット線ＢＬ毎にアレイの両
側に２個ずつの組み合わせで分散配置するものである。
【００４７】図６には、この発明に係る１交点アレイＤ
ＲＡＭにおけるメモリセルの構造が示されている。図６
（ａ）のレイアウトにおけるＡ−Ａ’部分の断面図を図
６（ｂ）に示している。１交点アレイではビット線ＢＬ
とワード線ＷＬの全ての交点にＭＯＳトランジスタとセ
ル容量からなるメモリセルが接続されている。ＡＣＴは
ＭＯＳトランジスタの活性領域、ＳＮはセル容量の下部
電極、ＳＮＣＴはＳＮとＡＣＴを接続するコンタクト、
ＢＬＣＴはＢＬとＡＣＴを接続するコンタクト、ＣＰは
容量絶縁膜を示す。セル容量の上部電極プレートＰＬは
マット内の全てのメモリセルで共通に接続され、平面状
に配置される。ＭＯＳトランジスタの基板ＳＵＢも同様
にマット内で共通に接続されている。プレートの上部に
は２層の金属配線Ｍ２、Ｍ３が配線される。この例では
Ｍ２をワード線方向に配線してメインワード線（ＭＷ
Ｌ）に用い、Ｍ３をビット線方向に配線して列選択線
（ＹＳ）に用いている場合を示す。
ＲＡＭにおけるメモリセルの構造が示されている。図６
（ａ）のレイアウトにおけるＡ−Ａ’部分の断面図を図
６（ｂ）に示している。１交点アレイではビット線ＢＬ
とワード線ＷＬの全ての交点にＭＯＳトランジスタとセ
ル容量からなるメモリセルが接続されている。ＡＣＴは
ＭＯＳトランジスタの活性領域、ＳＮはセル容量の下部
電極、ＳＮＣＴはＳＮとＡＣＴを接続するコンタクト、
ＢＬＣＴはＢＬとＡＣＴを接続するコンタクト、ＣＰは
容量絶縁膜を示す。セル容量の上部電極プレートＰＬは
マット内の全てのメモリセルで共通に接続され、平面状
に配置される。ＭＯＳトランジスタの基板ＳＵＢも同様
にマット内で共通に接続されている。プレートの上部に
は２層の金属配線Ｍ２、Ｍ３が配線される。この例では
Ｍ２をワード線方向に配線してメインワード線（ＭＷ
Ｌ）に用い、Ｍ３をビット線方向に配線して列選択線
（ＹＳ）に用いている場合を示す。
【００４８】メモリセルはＣＯＢ（Capacitor over Bit
line）構造を用いている。すなわち、蓄積ノードＳＮを
ビット線ＢＬ上部に設ける。このことによって、プレー
ト電極ＰＬはアレイ中でビット線ＢＬと上記アドレス選
択ＭＯＳＦＥＴの接続部ＢＬＣＴにより分断されること
なく、１枚の平面状に形成することができるため、プレ
ート電極ＰＬの抵抗を低減することが可能である。この
実施例とは逆にＣＵＢ（Capacitor under Bitline)構造
を採用した場合には、ビット線ＢＬがプレート電極ＰＬ
の上に存在することになる。この構成ではアレイ中でプ
レート電極ＰＬに孔をあけて、ビット線ＢＬとアドレス
選択ＭＯＳＦＥＴのソース，ドレインとを接続するため
に、かかる接続部ＢＬＣＴを活性化領域ＡＣＴへ落とす
必要がある。
line）構造を用いている。すなわち、蓄積ノードＳＮを
ビット線ＢＬ上部に設ける。このことによって、プレー
ト電極ＰＬはアレイ中でビット線ＢＬと上記アドレス選
択ＭＯＳＦＥＴの接続部ＢＬＣＴにより分断されること
なく、１枚の平面状に形成することができるため、プレ
ート電極ＰＬの抵抗を低減することが可能である。この
実施例とは逆にＣＵＢ（Capacitor under Bitline)構造
を採用した場合には、ビット線ＢＬがプレート電極ＰＬ
の上に存在することになる。この構成ではアレイ中でプ
レート電極ＰＬに孔をあけて、ビット線ＢＬとアドレス
選択ＭＯＳＦＥＴのソース，ドレインとを接続するため
に、かかる接続部ＢＬＣＴを活性化領域ＡＣＴへ落とす
必要がある。
【００４９】プレート電極ＰＬをＰＬ（Ｄ）とＰＬ
（Ｕ）のような積層構造とし、かかるプレート電極ＰＬ
のシート抵抗値を下げるようにしてもよい。一例とし
て、記憶キャパシタの容量絶縁膜ＣＰにＢＳＴやＴａ２
Ｏ５のような高誘電体膜を用いた場合、下部電極（蓄積
ノード）ＳＮ及び上部電極下層ＰＬ（Ｄ）にはＲｕを用
いると、記憶キャパシタＣＳの容量を高めることができ
る。Ｒｕは従来用いられていたポリＳｉに比べるとシー
ト抵抗値が低いため、プレート電極ＰＬの抵抗値を下げ
ることが出来る。
（Ｕ）のような積層構造とし、かかるプレート電極ＰＬ
のシート抵抗値を下げるようにしてもよい。一例とし
て、記憶キャパシタの容量絶縁膜ＣＰにＢＳＴやＴａ２
Ｏ５のような高誘電体膜を用いた場合、下部電極（蓄積
ノード）ＳＮ及び上部電極下層ＰＬ（Ｄ）にはＲｕを用
いると、記憶キャパシタＣＳの容量を高めることができ
る。Ｒｕは従来用いられていたポリＳｉに比べるとシー
ト抵抗値が低いため、プレート電極ＰＬの抵抗値を下げ
ることが出来る。
【００５０】さらに、この構造にプレート電極ＰＬ
（Ｕ）としてＷを積層すると、プレート電極ＰＬの抵抗
値をさらに下げることができる。このようにして、プレ
ート電極ＰＬ自体の抵抗値を下げると、プレート電極Ｐ
Ｌにのったノイズが打ち消される速度が高速化され、プ
レート電極ＰＬノイズが低減される。また、プレート電
極ＰＬ（Ｄ）としてはＴｉＮを用いてもよい。この場合
も上記と同様の効果が得られる。
（Ｕ）としてＷを積層すると、プレート電極ＰＬの抵抗
値をさらに下げることができる。このようにして、プレ
ート電極ＰＬ自体の抵抗値を下げると、プレート電極Ｐ
Ｌにのったノイズが打ち消される速度が高速化され、プ
レート電極ＰＬノイズが低減される。また、プレート電
極ＰＬ（Ｄ）としてはＴｉＮを用いてもよい。この場合
も上記と同様の効果が得られる。
【００５１】上記のようなメモリセルの構造では、図６
（ａ）から明らかなようにビット線ＢＬに隣接して蓄積
ノードＳＮとＭＯＳＦＥＴのソース，ドレイン拡散層と
を接続する接続部ＳＮＣＴが設けられる。つまり、断面
の縦方向においてメモリセルの蓄積ノードとビット線Ｂ
Ｌとの間において寄生容量が存在するものとなる。この
寄生容量は、前記図１０の寄生容量ＣＢＬＳＮを構成す
るので、この発明のようなプレート電極ＰＬをそれ自身
を利用した配線によって相互に接続し、上記のように隣
接した２つのマットで１つのバンクを構成し、かつある
バンクを活性化した後、そのバンクをプリチャージする
までは隣接バンクの活性化を禁止することが有益なもの
となる。
（ａ）から明らかなようにビット線ＢＬに隣接して蓄積
ノードＳＮとＭＯＳＦＥＴのソース，ドレイン拡散層と
を接続する接続部ＳＮＣＴが設けられる。つまり、断面
の縦方向においてメモリセルの蓄積ノードとビット線Ｂ
Ｌとの間において寄生容量が存在するものとなる。この
寄生容量は、前記図１０の寄生容量ＣＢＬＳＮを構成す
るので、この発明のようなプレート電極ＰＬをそれ自身
を利用した配線によって相互に接続し、上記のように隣
接した２つのマットで１つのバンクを構成し、かつある
バンクを活性化した後、そのバンクをプリチャージする
までは隣接バンクの活性化を禁止することが有益なもの
となる。
【００５２】図７には、この発明に係る１交点アレイ従
属バンクＤＲＡＭの動作の一例を説明するための波形図
が示されている。アドレスＡＤＤ端子からバンク（Ｂan
k)０に対するバンクアドレス、行（ＲＯＷ) ａに対する
行アドレスが入力され、活性化コマンドＡＣＴが入力さ
れる。バンク０ではプリチャージ信号ＰＣが非活性化さ
れ、ビット線ＢＬのプリチャージが終了し、ワード線Ｗ
Ｌａが活性化される。そしてビット線ＢＬＴ／Ｂにメモ
リセルからの微小信号が発生した後、センスアンプ起動
信号ＳＡＮ／Ｐを駆動してセンスアンプＳＡでの増幅を
開始する。この状態でバンク０のセンスアンプＳＡには
ワード線ＷＬａの情報が保持される。
属バンクＤＲＡＭの動作の一例を説明するための波形図
が示されている。アドレスＡＤＤ端子からバンク（Ｂan
k)０に対するバンクアドレス、行（ＲＯＷ) ａに対する
行アドレスが入力され、活性化コマンドＡＣＴが入力さ
れる。バンク０ではプリチャージ信号ＰＣが非活性化さ
れ、ビット線ＢＬのプリチャージが終了し、ワード線Ｗ
Ｌａが活性化される。そしてビット線ＢＬＴ／Ｂにメモ
リセルからの微小信号が発生した後、センスアンプ起動
信号ＳＡＮ／Ｐを駆動してセンスアンプＳＡでの増幅を
開始する。この状態でバンク０のセンスアンプＳＡには
ワード線ＷＬａの情報が保持される。
【００５３】マルチバンクＤＲＡＭではバンク０に情報
を保持した状態で、バンク２も活性化できる。先程と同
様にして、アドレスＡＤＤ端子からバンク（Ｂank)２に
対するバンクアドレス、行（ＲＯＷ) ｂに対する行アド
レスが入力され、活性化コマンドＡＣＴが入力されと、
ワード線、センスアンプが活性化され、Ｂank2のセンス
アンプにはワード線ＷＬｂの情報が保持される。
を保持した状態で、バンク２も活性化できる。先程と同
様にして、アドレスＡＤＤ端子からバンク（Ｂank)２に
対するバンクアドレス、行（ＲＯＷ) ｂに対する行アド
レスが入力され、活性化コマンドＡＣＴが入力されと、
ワード線、センスアンプが活性化され、Ｂank2のセンス
アンプにはワード線ＷＬｂの情報が保持される。
【００５４】この状態から、バンク０、バンク２のセン
スアンプＳＡ中のデータを短時間で読み出すことが可能
である。つまりバンク（Ｂank)０、列（ＣＯＬ）ｘに対
して読み出しコマンドＲＥＡＤが入力されるとＹＳｘが
活性化され、バンク０のセンスアンプＳＡからメイン入
出力線ＭＩＯＴ／Ｂを介して、バンク（Ｂank)０、行
ａ、列ｘのデータが入出力端子ＤＱへ読み出される。同
様に、バンク（Ｂank)２、列（ＣＯＬ）ｙに対して読み
出しコマンドＲＥＡＤが入力されるとＹＳｙが活性化さ
れ、バンク２のセンスアンプＳＡからメイン入出力線Ｍ
ＩＯを介して、バンク（Ｂank)２、行ｂ、列ｙのデータ
が入出力端子ＤＱへ読み出される。多バンク構成ＤＲＡ
Ｍでは、前記のように複数のバンクをアクティブにして
置くことにより、センスアンプを記憶回路（メモリセ
ル）とするようなスタティック型ＲＡＭと同様な高速読
み出しが可能になるものである。
スアンプＳＡ中のデータを短時間で読み出すことが可能
である。つまりバンク（Ｂank)０、列（ＣＯＬ）ｘに対
して読み出しコマンドＲＥＡＤが入力されるとＹＳｘが
活性化され、バンク０のセンスアンプＳＡからメイン入
出力線ＭＩＯＴ／Ｂを介して、バンク（Ｂank)０、行
ａ、列ｘのデータが入出力端子ＤＱへ読み出される。同
様に、バンク（Ｂank)２、列（ＣＯＬ）ｙに対して読み
出しコマンドＲＥＡＤが入力されるとＹＳｙが活性化さ
れ、バンク２のセンスアンプＳＡからメイン入出力線Ｍ
ＩＯを介して、バンク（Ｂank)２、行ｂ、列ｙのデータ
が入出力端子ＤＱへ読み出される。多バンク構成ＤＲＡ
Ｍでは、前記のように複数のバンクをアクティブにして
置くことにより、センスアンプを記憶回路（メモリセ
ル）とするようなスタティック型ＲＡＭと同様な高速読
み出しが可能になるものである。
【００５５】図８には、この発明に係る１交点アレイ従
属バンクＤＲＡＭの動作の他の一例を説明するための波
形図が示されている。前記図７では行アドレスと列アド
レスが時間を分けて入力される場合を示したが、これら
を同時に入力することもできる。つまり、同図のように
最初のＡＣＴコマンド入力時にアドレスＡＤＤ端子から
バンク（Ｂank)０に対するバンクアドレス、行（ＲＯ
Ｗ) ａに対する行アドレスと列アドレスＣＯＬｘを入力
しており、次のＡＣＴコマンド入力時にアドレスＡＤＤ
端子からバンク（Ｂank)２に対するバンクアドレス、行
（ＲＯＷ) ｂに対する行アドレスと列アドレスＣＯＬｙ
を入力している。上記一つのコマンドでそれぞれ出力デ
ータを読み出している。
属バンクＤＲＡＭの動作の他の一例を説明するための波
形図が示されている。前記図７では行アドレスと列アド
レスが時間を分けて入力される場合を示したが、これら
を同時に入力することもできる。つまり、同図のように
最初のＡＣＴコマンド入力時にアドレスＡＤＤ端子から
バンク（Ｂank)０に対するバンクアドレス、行（ＲＯ
Ｗ) ａに対する行アドレスと列アドレスＣＯＬｘを入力
しており、次のＡＣＴコマンド入力時にアドレスＡＤＤ
端子からバンク（Ｂank)２に対するバンクアドレス、行
（ＲＯＷ) ｂに対する行アドレスと列アドレスＣＯＬｙ
を入力している。上記一つのコマンドでそれぞれ出力デ
ータを読み出している。
【００５６】この実施例では、上記バンク（Ｂank)０の
データがデータ端子ＤＱから出力されるとすぐにバンク
０のビット線をプリチャージしている。このようにして
おくと、バンク０にａ以外の行アドレスが続けて入力さ
れる場合に、上記プリチャージを終了させて別の行アド
レスに対応したワード線の選択ができるからアクセスを
早くすることが出来る。先ほどと同様に、マルチバンク
構成なのでバンク０とバンク２で同時にセンスアンプ中
にデータを保持しておくことが出来る。
データがデータ端子ＤＱから出力されるとすぐにバンク
０のビット線をプリチャージしている。このようにして
おくと、バンク０にａ以外の行アドレスが続けて入力さ
れる場合に、上記プリチャージを終了させて別の行アド
レスに対応したワード線の選択ができるからアクセスを
早くすることが出来る。先ほどと同様に、マルチバンク
構成なのでバンク０とバンク２で同時にセンスアンプ中
にデータを保持しておくことが出来る。
【００５７】図１２には、本発明に係る１交点アレイ従
属バンクＤＲＡＭの他の一実施例のメモリアレイ構成図
が示されている。この実施例は、前記図１の実施例と異
なる点は、１マットを１バンクに割り当てる点のみが異
なる。この場合でも、連続するバンクのアクセスにルー
ルを設けることでノイズによる信号減少を抑制すること
ができる。その第一の構成はあるバンクを活性化した場
合、そのバンクをプリチャージするまでは隣接およびそ
の外側バンクの活性化を禁止することである。このよう
にすると、連続して活性化されるバンクの間には少なく
とも２個のマット（バンク）が入る。これにより、前記
図２で示したのと同様に、連続して活性化される参照ビ
ット線ＢＬが異なるマットに存在することとなるため、
後に活性化される参照ビット線ＢＬにノイズが加わら
ず、読み出しマージンを拡大することができる。
属バンクＤＲＡＭの他の一実施例のメモリアレイ構成図
が示されている。この実施例は、前記図１の実施例と異
なる点は、１マットを１バンクに割り当てる点のみが異
なる。この場合でも、連続するバンクのアクセスにルー
ルを設けることでノイズによる信号減少を抑制すること
ができる。その第一の構成はあるバンクを活性化した場
合、そのバンクをプリチャージするまでは隣接およびそ
の外側バンクの活性化を禁止することである。このよう
にすると、連続して活性化されるバンクの間には少なく
とも２個のマット（バンク）が入る。これにより、前記
図２で示したのと同様に、連続して活性化される参照ビ
ット線ＢＬが異なるマットに存在することとなるため、
後に活性化される参照ビット線ＢＬにノイズが加わら
ず、読み出しマージンを拡大することができる。
【００５８】第二の構成はあるバンクを活性化した後、
そのバンクをプリチャージするまでは隣接バンクの活性
化を禁止し、なおかつ、あるバンクを活性化またはプリ
チャージをした後、一定の期間は隣接及びさらに１つ外
側のバンクの活性化を禁止するようなスペック化を行う
ことである。あるマットを活性化した後、それによって
隣接マットに生ずる非選択ワード線ＷＬ、プレートＰ
Ｌ、基板ＳＵＢに生ずるノイズが減衰するのを待つてか
ら、さらにその一つ隣のマットの活性化を行うと、ノイ
ズによる信号減少を抑制でき読み出しマージンを拡大す
ることができる。
そのバンクをプリチャージするまでは隣接バンクの活性
化を禁止し、なおかつ、あるバンクを活性化またはプリ
チャージをした後、一定の期間は隣接及びさらに１つ外
側のバンクの活性化を禁止するようなスペック化を行う
ことである。あるマットを活性化した後、それによって
隣接マットに生ずる非選択ワード線ＷＬ、プレートＰ
Ｌ、基板ＳＵＢに生ずるノイズが減衰するのを待つてか
ら、さらにその一つ隣のマットの活性化を行うと、ノイ
ズによる信号減少を抑制でき読み出しマージンを拡大す
ることができる。
【００５９】この実施例において、上記のような第一あ
るいは第二の構成に違反して、バンク（Ｂank)１を活性
化中に、１つのバンク２を挟んで隣接するバンク３を活
性化すると次のような問題が生じる。図１３には、その
動作を説明するための構成図が示されている。図１３に
おいて、バンク（Ｂank)１に活性化コマンドＡＣＴが入
力され、それに対応したワード線ＷＬ１を活性化したあ
と、かかるバンク１の両側に設けられたセンスアンプＳ
Ａ１とＳＡ２を起動する。
るいは第二の構成に違反して、バンク（Ｂank)１を活性
化中に、１つのバンク２を挟んで隣接するバンク３を活
性化すると次のような問題が生じる。図１３には、その
動作を説明するための構成図が示されている。図１３に
おいて、バンク（Ｂank)１に活性化コマンドＡＣＴが入
力され、それに対応したワード線ＷＬ１を活性化したあ
と、かかるバンク１の両側に設けられたセンスアンプＳ
Ａ１とＳＡ２を起動する。
【００６０】ワーストケースとして、バンク（Ｂank)１
のビット線ＢＬ１，ＢＬ２Ｔ等は全てハイレベル（Ｈ）
のデータを読み出したとする。 ビット線ＢＬ２Ｔに対応
した参照ビツト線ＢＬ２Ｂをはじめとするバンク（Ｂan
k)２中の参照ビット線ＢＬの半分は接地電位ＶＳＳ向か
って増幅されるので、バンク（Ｂank)２の基板ＳＵＢ
２、ワード線、プレートＰＬには負のノイズが生ずる。
同図では基板ＳＵＢのみ示している。このノイズが減衰
しないうちに、バンク（Ｂank)３に対してコマンドが入
力されると、センスアンプＳＡ３、ＳＡ４のプリチャー
ジＰＣ３、４が切れる。
のビット線ＢＬ１，ＢＬ２Ｔ等は全てハイレベル（Ｈ）
のデータを読み出したとする。 ビット線ＢＬ２Ｔに対応
した参照ビツト線ＢＬ２Ｂをはじめとするバンク（Ｂan
k)２中の参照ビット線ＢＬの半分は接地電位ＶＳＳ向か
って増幅されるので、バンク（Ｂank)２の基板ＳＵＢ
２、ワード線、プレートＰＬには負のノイズが生ずる。
同図では基板ＳＵＢのみ示している。このノイズが減衰
しないうちに、バンク（Ｂank)３に対してコマンドが入
力されると、センスアンプＳＡ３、ＳＡ４のプリチャー
ジＰＣ３、４が切れる。
【００６１】すると、バンク３のビット線ＢＬ３Ｔに対
応したバンク２の参照ビット線ＢＬ３Ｂはマット２の基
板ＳＵＢ２、ワード線ＷＬ、プレートＰＬからノイズを
受け、ハーフプリチャージ電位であるべき電位が上昇す
る。この状態でバンク３のワード線ＷＬ３が活性化さ
れ、ビット線ＢＬ３Ｔに高レベルの信号が読み出されて
も、上記参照ビット線線ＢＬ３Ｂのハーフプリチャージ
電位がノイズによって高くなって、相対的に信号量が減
少し、誤つて上記ビット線ＢＬ対の電位関係が反転して
しまう。
応したバンク２の参照ビット線ＢＬ３Ｂはマット２の基
板ＳＵＢ２、ワード線ＷＬ、プレートＰＬからノイズを
受け、ハーフプリチャージ電位であるべき電位が上昇す
る。この状態でバンク３のワード線ＷＬ３が活性化さ
れ、ビット線ＢＬ３Ｔに高レベルの信号が読み出されて
も、上記参照ビット線線ＢＬ３Ｂのハーフプリチャージ
電位がノイズによって高くなって、相対的に信号量が減
少し、誤つて上記ビット線ＢＬ対の電位関係が反転して
しまう。
【００６２】また、バンク（Ｂank)１をプリチャージし
たあとに，すぐにバンク（Ｂank)３を活性化する場合に
も同様の信号量減少が生ずる。この問題を図１４を用い
て説明する。バンク（Ｂank)１の前サイクルでのビット
線全てロウレベル（Ｌ）の読み出しだったと仮定する
と、バンク（Ｂank)２中の参照ビット線（ＢＬ２Ｂ等）
は全て高レベル電位ＶＤＬに増幅されている。上記バン
ク（Ｂank)１がプリチヤージコマンドＰＲＥによりプリ
チャージされると、ビット線ＢＬのロウレベルが一斉に
参照電位ＶＢＬＲへ戻るため、バンク（Ｂank)２の基板
ＳＵＢ２には負のノイズが発生する。
たあとに，すぐにバンク（Ｂank)３を活性化する場合に
も同様の信号量減少が生ずる。この問題を図１４を用い
て説明する。バンク（Ｂank)１の前サイクルでのビット
線全てロウレベル（Ｌ）の読み出しだったと仮定する
と、バンク（Ｂank)２中の参照ビット線（ＢＬ２Ｂ等）
は全て高レベル電位ＶＤＬに増幅されている。上記バン
ク（Ｂank)１がプリチヤージコマンドＰＲＥによりプリ
チャージされると、ビット線ＢＬのロウレベルが一斉に
参照電位ＶＢＬＲへ戻るため、バンク（Ｂank)２の基板
ＳＵＢ２には負のノイズが発生する。
【００６３】続いて、バンク（Ｂank)３を活性化するた
めに、ＳＡ３のプリチヤージが切れると、ビット線ＢＬ
３Ｔの参照ビット線ＢＬ３Ｂはマット２の基板ＳＵＢ
２、ワード線、プレートＰＬからノイズを受けて電位が
上昇する。この状態でバンク３のワード線ＷＬ３が活性
化され、ビット線ＢＬ３Ｔに高レベルの信号が読み出さ
れると、相対的に信号量が減少し、誤つてＢＬ対の電位
関係が反転してしまう。
めに、ＳＡ３のプリチヤージが切れると、ビット線ＢＬ
３Ｔの参照ビット線ＢＬ３Ｂはマット２の基板ＳＵＢ
２、ワード線、プレートＰＬからノイズを受けて電位が
上昇する。この状態でバンク３のワード線ＷＬ３が活性
化され、ビット線ＢＬ３Ｔに高レベルの信号が読み出さ
れると、相対的に信号量が減少し、誤つてＢＬ対の電位
関係が反転してしまう。
【００６４】また、バンク１がプリチャージされた後は
隣接するバンク２の活性化が可能となるが、図１４に示
すように、あるマットがプリチャージされると、その隣
接マットにもノイズが生ずる。したがつて、前記図１の
ように２マットを１バンクに割り当てた場合でも、バン
ク１のプリチャージ後、すぐにバンク１やバンク２の活
性化を行うと、バンク２の読み出し時に信号が滅少して
しまう。そこで、バンク１のプリチャージによりバンク
１やバンク２の非選択ワード線ＷＬ、プレートＰＬ、基
板ＳＵＢに生ずるノイズが減衰する一定期間待つてから
活性化するようにスペック化を行うと、ノイズによる信
号減少を抑制でき、読み出しマージンが拡大される。
隣接するバンク２の活性化が可能となるが、図１４に示
すように、あるマットがプリチャージされると、その隣
接マットにもノイズが生ずる。したがつて、前記図１の
ように２マットを１バンクに割り当てた場合でも、バン
ク１のプリチャージ後、すぐにバンク１やバンク２の活
性化を行うと、バンク２の読み出し時に信号が滅少して
しまう。そこで、バンク１のプリチャージによりバンク
１やバンク２の非選択ワード線ＷＬ、プレートＰＬ、基
板ＳＵＢに生ずるノイズが減衰する一定期間待つてから
活性化するようにスペック化を行うと、ノイズによる信
号減少を抑制でき、読み出しマージンが拡大される。
【００６５】つまり、前記図１の２マットで１バンクを
構成する場合、及び１マットで１バンクを構成する場合
において、前記のように非選択ワード線ＷＬ、プレート
ＰＬ、基板ＳＵＢに生ずるノイズが減衰する一定期間を
おいて隣接マットを活性化するような条件を加えるよう
にすることにより、ノイズによる信号減少を抑制でき、
読み出しマージンが拡大することができる。
構成する場合、及び１マットで１バンクを構成する場合
において、前記のように非選択ワード線ＷＬ、プレート
ＰＬ、基板ＳＵＢに生ずるノイズが減衰する一定期間を
おいて隣接マットを活性化するような条件を加えるよう
にすることにより、ノイズによる信号減少を抑制でき、
読み出しマージンが拡大することができる。
【００６６】図１５には、本発明に係る１交点独立バン
クＤＲＡＭの一実施例の構成図が示されている。この実
施例では、行デコーダ（ＸＤＥＣ）から出力されるメイ
ンワード線ＭＷＬがビット線ＢＬと同方向に配線され、
サブワードドライバ列ＳＷＤＡに入力する点に特徴があ
る。列デコーダ（ＹＤＥＣ）から出力されるカラム選択
線（ＹＳ）はビット線ＢＬと同方向に配線され、センス
アンプ列ＳＡＡに入力する。
クＤＲＡＭの一実施例の構成図が示されている。この実
施例では、行デコーダ（ＸＤＥＣ）から出力されるメイ
ンワード線ＭＷＬがビット線ＢＬと同方向に配線され、
サブワードドライバ列ＳＷＤＡに入力する点に特徴があ
る。列デコーダ（ＹＤＥＣ）から出力されるカラム選択
線（ＹＳ）はビット線ＢＬと同方向に配線され、センス
アンプ列ＳＡＡに入力する。
【００６７】この実施例でも、センスアンプ列ＳＡＡと
サブワードドライバ列ＳＷＤＡにより囲まれた領域をア
レイ（Ａrray）と呼ぶことにする。この実施例の１交点
独立バンクＤＲＡＭではビット線ＢＬ方向に並んだ横１
列のアレイ（Ａrray）で１つのバンクを構成する。バン
クの境界にはＳＷＤＡを２列配置する。
サブワードドライバ列ＳＷＤＡにより囲まれた領域をア
レイ（Ａrray）と呼ぶことにする。この実施例の１交点
独立バンクＤＲＡＭではビット線ＢＬ方向に並んだ横１
列のアレイ（Ａrray）で１つのバンクを構成する。バン
クの境界にはＳＷＤＡを２列配置する。
【００６８】１本のメインワード線ＭＷＬは少なくとも
１個のアレイ間においてサブワードドライバ列ＳＷＤＡ
に入力し、すくなくとも間に１個以上のアレイをはさん
でセンスアンプＳＡを活性化する。このようにすると、
各バンクはセンスアンプＳＡ、サブワードドライバＳＷ
Ｄを独立に持つことが出来るので、ワード線ＷＬの活性
化、センスアンプＳＡの情報保持を完全に独立に行うこ
とが出来る。さらに、参照用のビット線ＢＬ専用のダミ
ーマツトＤＭatは最も外側のマットのみに必要となるの
で、チップ面積を低減できる。
１個のアレイ間においてサブワードドライバ列ＳＷＤＡ
に入力し、すくなくとも間に１個以上のアレイをはさん
でセンスアンプＳＡを活性化する。このようにすると、
各バンクはセンスアンプＳＡ、サブワードドライバＳＷ
Ｄを独立に持つことが出来るので、ワード線ＷＬの活性
化、センスアンプＳＡの情報保持を完全に独立に行うこ
とが出来る。さらに、参照用のビット線ＢＬ専用のダミ
ーマツトＤＭatは最も外側のマットのみに必要となるの
で、チップ面積を低減できる。
【００６９】図１６には、本発明に係る１交点独立バン
クＤＲＡＭの一実施例のワード線構成図が示されてい
る。前記図５の実施例と異なる点は、アレイ（Ａrray）
の境界でサブワードドライバ列ＳＷＤＡが２列あるこ
と、各サブワードドライバＳＷＤは片側のアレイ（Ａrr
ay）のワード線ＷＬのみを駆動すること、メインワード
線ＭＷＬがビット線ＢＬ方向に配線されることである。
つまり、アレイ毎にバンクが構成され、アレイ毎にサブ
ワードドライバＳＷＤが設けられることにより、隣接す
るアレイ（バンク）を独立にアクセスすることができ
る。言い換えるならば、互いに隣接するバンク０のワー
ド線とバンク１のワード線を同時に選択することも可能
となるため、独立バンクＤＲＡＭとすることができる。
クＤＲＡＭの一実施例のワード線構成図が示されてい
る。前記図５の実施例と異なる点は、アレイ（Ａrray）
の境界でサブワードドライバ列ＳＷＤＡが２列あるこ
と、各サブワードドライバＳＷＤは片側のアレイ（Ａrr
ay）のワード線ＷＬのみを駆動すること、メインワード
線ＭＷＬがビット線ＢＬ方向に配線されることである。
つまり、アレイ毎にバンクが構成され、アレイ毎にサブ
ワードドライバＳＷＤが設けられることにより、隣接す
るアレイ（バンク）を独立にアクセスすることができ
る。言い換えるならば、互いに隣接するバンク０のワー
ド線とバンク１のワード線を同時に選択することも可能
となるため、独立バンクＤＲＡＭとすることができる。
【００７０】この実施例ではメインワード線ＭＷＬはア
レイ（Ａrray）１個おきにサブワードドライバＳＷＤに
入力しているが、２個以上間をおいても構わない。この
ようにすると活性化されるアレイの距離が離れるため
に、ビット線ＢＬを増幅する際のアレイノイズを低減で
きるため、読み出しマージンが向上する利点がある。入
出力線（ＬＩＯ−ＭＩＯ）の構成については図３または
図４の実施例と同様にすることができる。
レイ（Ａrray）１個おきにサブワードドライバＳＷＤに
入力しているが、２個以上間をおいても構わない。この
ようにすると活性化されるアレイの距離が離れるため
に、ビット線ＢＬを増幅する際のアレイノイズを低減で
きるため、読み出しマージンが向上する利点がある。入
出力線（ＬＩＯ−ＭＩＯ）の構成については図３または
図４の実施例と同様にすることができる。
【００７１】この実施例では、ビット線が１交点により
構成する例が示されているが、２交点により構成される
ものであってもよい。２交点方式では、センスアンプＳ
Ａが同じアレイに設けられた相補ビット線の電圧差を増
幅するものであるので、例えば図２１に示したようにセ
ンスアンプＳＡをバンクの境界で２組設けることによっ
て独立バンクにすることが考えられる。しかしながら、
上記センスアンプＳＡは、前記図３に示したように多く
の回路素子を必要とし、そのために比較的大きな占有面
積及び消費電流を必要とする。これに対して、サブワー
ドドライバＳＷＤは、前記図５に示したように３個のよ
うな少ない素子数により構成でき、しか消費電流が小さ
いから、上記２交点方式のアレイにおいても、独立バン
ク構成とする場合には、この実施例のようなバンク構成
を採用することにより、高集積化と低消費電力化が可能
になるものである。
構成する例が示されているが、２交点により構成される
ものであってもよい。２交点方式では、センスアンプＳ
Ａが同じアレイに設けられた相補ビット線の電圧差を増
幅するものであるので、例えば図２１に示したようにセ
ンスアンプＳＡをバンクの境界で２組設けることによっ
て独立バンクにすることが考えられる。しかしながら、
上記センスアンプＳＡは、前記図３に示したように多く
の回路素子を必要とし、そのために比較的大きな占有面
積及び消費電流を必要とする。これに対して、サブワー
ドドライバＳＷＤは、前記図５に示したように３個のよ
うな少ない素子数により構成でき、しか消費電流が小さ
いから、上記２交点方式のアレイにおいても、独立バン
ク構成とする場合には、この実施例のようなバンク構成
を採用することにより、高集積化と低消費電力化が可能
になるものである。
【００７２】図１７には、この発明が適用された論理混
載ＤＲＡＭのチップ構成図が示されている。この実施例
の半導体集積回路装置は、論理回路部ＬＯＧＩＣと、メ
モリ部ＤＲＡＭから構成される。ＤＲＡＭ部は、大きく
２組のメモリ部からなり、それぞれのメモリ部は、バン
ク０〜３１の３２バンクからなるような多バンク構成と
される。同図の右側のメモリ部には、独立にアクセス可
能なバンクをハッチングを付した偶数バンクと、白抜き
の奇数バンクとに分けて表している。各バンクは、例え
ば前記図１のように２つのアレイにより１つのバンクが
構成される。
載ＤＲＡＭのチップ構成図が示されている。この実施例
の半導体集積回路装置は、論理回路部ＬＯＧＩＣと、メ
モリ部ＤＲＡＭから構成される。ＤＲＡＭ部は、大きく
２組のメモリ部からなり、それぞれのメモリ部は、バン
ク０〜３１の３２バンクからなるような多バンク構成と
される。同図の右側のメモリ部には、独立にアクセス可
能なバンクをハッチングを付した偶数バンクと、白抜き
の奇数バンクとに分けて表している。各バンクは、例え
ば前記図１のように２つのアレイにより１つのバンクが
構成される。
【００７３】上記バンク数が３２とされた１つのメモリ
部は、各バンクに対応して行デコーダＸＤＥＣと列デコ
ーダＹＤＥＣをそれぞれ独立に持つ、また、バンクの境
界部でセンスアンプは両方のバンクに対応したアレイの
ビット線に共用されるために、前記１交点アレイ従属バ
ンクＤＲＡＭとされる。そして、あるバンクを活性化し
た後、そのバンクをプリチャージするまでは隣接バンク
の活性化を禁止するようにされることよって、動作マー
ジンを確保するものである。
部は、各バンクに対応して行デコーダＸＤＥＣと列デコ
ーダＹＤＥＣをそれぞれ独立に持つ、また、バンクの境
界部でセンスアンプは両方のバンクに対応したアレイの
ビット線に共用されるために、前記１交点アレイ従属バ
ンクＤＲＡＭとされる。そして、あるバンクを活性化し
た後、そのバンクをプリチャージするまでは隣接バンク
の活性化を禁止するようにされることよって、動作マー
ジンを確保するものである。
【００７４】図１８には、この発明に係る従属バンクＤ
ＲＡＭのチップ全体構成図が示されている。バンク数は
３２バンクであり、これら３２バンクのメモリ部が全体
で４組設けられる。各バンクは行デコーダＸＤＥＣを独
立に持つが、列デコーダＹＤＥＣ、アドレスバッファ
（ＡＤＢ）、入出力バッファ（ＤＩＢ，ＤＯＢ）は共有
化される。他の構成は、前記図１７と同様であるので、
その説明を省略する。
ＲＡＭのチップ全体構成図が示されている。バンク数は
３２バンクであり、これら３２バンクのメモリ部が全体
で４組設けられる。各バンクは行デコーダＸＤＥＣを独
立に持つが、列デコーダＹＤＥＣ、アドレスバッファ
（ＡＤＢ）、入出力バッファ（ＤＩＢ，ＤＯＢ）は共有
化される。他の構成は、前記図１７と同様であるので、
その説明を省略する。
【００７５】図１９には、この発明に係る従属バンクＤ
ＲＡＭの一実施例のブロック図が示されている。この実
施例では、センスアンプ列（ＳＡＡ）が隣接バンクと共
有している１交点方式が採用される。例えば、ＳＡＡ０
／１はバンク０（Ｂank0) とバンク１（Ｂank1）の両方
から用いられる。ＸＰＣＫＴＤＥＣは行パケットデコー
ダ、ＹＰＣＫＴＤＥＣは列パケットデコーダ、Ｄemuxは
デマルチプレクサであり、例えば１６ビットの単位で入
力された書き込みデータを×８の１２８ビットに変換し
て書き込み動作を行なわせる。Ｍuxはマルチプレクサで
あり、例えば１２８ビットのデータを１／８に選択して
１６ビットの単位で出力させる。
ＲＡＭの一実施例のブロック図が示されている。この実
施例では、センスアンプ列（ＳＡＡ）が隣接バンクと共
有している１交点方式が採用される。例えば、ＳＡＡ０
／１はバンク０（Ｂank0) とバンク１（Ｂank1）の両方
から用いられる。ＸＰＣＫＴＤＥＣは行パケットデコー
ダ、ＹＰＣＫＴＤＥＣは列パケットデコーダ、Ｄemuxは
デマルチプレクサであり、例えば１６ビットの単位で入
力された書き込みデータを×８の１２８ビットに変換し
て書き込み動作を行なわせる。Ｍuxはマルチプレクサで
あり、例えば１２８ビットのデータを１／８に選択して
１６ビットの単位で出力させる。
【００７６】ＹＣＮＴは、Ｙカウンタであり、列パケッ
トデコーダＹＰＣＫＴＤＥＣから入力された初期アドレ
スを基にクロックによりＹアドレスを歩進させる。これ
により、バーストモードでのメモリアクセスが可能にさ
れる。ＲＥＦＣＮＴは、自動リフレッシュ回路であり、
リフレッシュアドレスを生成して上記行パケットデコー
ダＸＰＣＫＴＤＥＣを介して、各バンクのワード線を順
次に選択してメモリセルのリフレッシュ動作を行なわせ
る。
トデコーダＹＰＣＫＴＤＥＣから入力された初期アドレ
スを基にクロックによりＹアドレスを歩進させる。これ
により、バーストモードでのメモリアクセスが可能にさ
れる。ＲＥＦＣＮＴは、自動リフレッシュ回路であり、
リフレッシュアドレスを生成して上記行パケットデコー
ダＸＰＣＫＴＤＥＣを介して、各バンクのワード線を順
次に選択してメモリセルのリフレッシュ動作を行なわせ
る。
【００７７】この発明に係る多バンク構成ＤＲＡＭは、
前記のような非選択ワード線、プレートあるいは基板を
介したノイズ対策に止まらず、ＤＲＡＭの特徴である高
集積化にも充分な配慮が成されているものである。例え
ば、図２０に示すように１交点アレイを用い、独立バン
ク構成とした場合には、３つのアレイを用いて１つのバ
ンクを構成することができる。
前記のような非選択ワード線、プレートあるいは基板を
介したノイズ対策に止まらず、ＤＲＡＭの特徴である高
集積化にも充分な配慮が成されているものである。例え
ば、図２０に示すように１交点アレイを用い、独立バン
ク構成とした場合には、３つのアレイを用いて１つのバ
ンクを構成することができる。
【００７８】つまり、１交点アレイでは隣接マット中の
ビット線を参照ビット線に用いる必要があるため、正規
マツトのとなりに参照マツトが必要となる。各バンクの
動作を完全に独立化するためには、参照マットも独立化
する必要があるため、正規マット（Ｍat0)のとなりの参
照マット（ＤＬＭat0、ＤＲＭat0)を含めた最低３マット
で１バンクを構成する必要がある。一方、参照マット中
のビット線のうち半分はＶＢＬＲへ固定され、センスア
ンプに接続されないダミービット線となるので、参照マ
ットは半分の面積が無駄になる。したがって、３２バン
クのようにバンク数が増えるとダミーマットが増えて、
無駄な面積が大幅に増加して、ＤＲＡＭを用いることの
意味がなくなってしまう。
ビット線を参照ビット線に用いる必要があるため、正規
マツトのとなりに参照マツトが必要となる。各バンクの
動作を完全に独立化するためには、参照マットも独立化
する必要があるため、正規マット（Ｍat0)のとなりの参
照マット（ＤＬＭat0、ＤＲＭat0)を含めた最低３マット
で１バンクを構成する必要がある。一方、参照マット中
のビット線のうち半分はＶＢＬＲへ固定され、センスア
ンプに接続されないダミービット線となるので、参照マ
ットは半分の面積が無駄になる。したがって、３２バン
クのようにバンク数が増えるとダミーマットが増えて、
無駄な面積が大幅に増加して、ＤＲＡＭを用いることの
意味がなくなってしまう。
【００７９】これに対して、本願発明では１交点アレイ
では前記のような従属バンクＤＲＡＭとし、そのバンク
の選択動作を一部制限するという簡単な構成によって、
高集積化と動作マージンの確保を行なうようにすること
ができるものである。本願において、バンクという概念
は、シンクロナスＤＲＡＭ等において広く用いられるも
のであり、それと同様な意味で用いている。
では前記のような従属バンクＤＲＡＭとし、そのバンク
の選択動作を一部制限するという簡単な構成によって、
高集積化と動作マージンの確保を行なうようにすること
ができるものである。本願において、バンクという概念
は、シンクロナスＤＲＡＭ等において広く用いられるも
のであり、それと同様な意味で用いている。
【００８０】ＤＲＡＭにおいては、記憶キャパシタに電
荷が有るか無いかで２値情報の１と０に対応させてい
る。したがって、ワード線を選択すると、ビット線のプ
リチャージ電荷との電荷結合によって元の蓄積電荷の状
態が失われてしまうので、センスアンプによって上記ビ
ット線の読み出し信号を増幅してもとの電荷の状態に戻
すというリフレッシュ又はリライト動作を必須とするも
のである。したがって、ＤＲＡＭにおいては、ワード線
の選択動作が常にセンスアンプの動作と密接に関連する
ものである。このことから、ワード線の選択タイミング
あるいはワード線の選択アドレスを独立に設定できると
いうことは、前記バンクという概念を用いなくともＤＲ
ＡＭの動作上は実質的には同じ意義を有するものとな
る。
荷が有るか無いかで２値情報の１と０に対応させてい
る。したがって、ワード線を選択すると、ビット線のプ
リチャージ電荷との電荷結合によって元の蓄積電荷の状
態が失われてしまうので、センスアンプによって上記ビ
ット線の読み出し信号を増幅してもとの電荷の状態に戻
すというリフレッシュ又はリライト動作を必須とするも
のである。したがって、ＤＲＡＭにおいては、ワード線
の選択動作が常にセンスアンプの動作と密接に関連する
ものである。このことから、ワード線の選択タイミング
あるいはワード線の選択アドレスを独立に設定できると
いうことは、前記バンクという概念を用いなくともＤＲ
ＡＭの動作上は実質的には同じ意義を有するものとな
る。
【００８１】以上説明した本願において、用語「ＭＯ
Ｓ」は、本来はメタル・オキサイド・セミコンダクタ構
成を簡略的に呼称するようになったものと理解される。
しかし、近年の一般的呼称でのＭＯＳは、半導体装置の
本質部分のうちのメタルをポリシリコンのような金属で
ない電気導電体に換えたり、オキサイドを他の絶縁体に
換えたりするものもの含んでいる。ＣＭＯＳもまた、上
のようなＭＯＳに付いての捉え方の変化に応じた広い技
術的意味合いを持つと理解されるようになってきてい
る。ＭＯＳＦＥＴもまた同様に狭い意味で理解されてい
るのではなく、実質上は絶縁ゲート電界効果トランジス
タとして捉えられるような広義の構成をも含めての意味
となってきている。本発明のＣＭＯＳ、ＭＯＳＦＥＴ等
は一般的呼称に習っている。
Ｓ」は、本来はメタル・オキサイド・セミコンダクタ構
成を簡略的に呼称するようになったものと理解される。
しかし、近年の一般的呼称でのＭＯＳは、半導体装置の
本質部分のうちのメタルをポリシリコンのような金属で
ない電気導電体に換えたり、オキサイドを他の絶縁体に
換えたりするものもの含んでいる。ＣＭＯＳもまた、上
のようなＭＯＳに付いての捉え方の変化に応じた広い技
術的意味合いを持つと理解されるようになってきてい
る。ＭＯＳＦＥＴもまた同様に狭い意味で理解されてい
るのではなく、実質上は絶縁ゲート電界効果トランジス
タとして捉えられるような広義の構成をも含めての意味
となってきている。本発明のＣＭＯＳ、ＭＯＳＦＥＴ等
は一般的呼称に習っている。
【００８２】上記の実施例から得られる作用効果は、下
記の通りである。 （１） 第１方向に沿って配置された複数のメモリアレ
イ領域と交互に配置された複数のセンスアンプ領域を設
け、上記複数のメモリアレイ領域には、それぞれ上記第
１方向に沿って設けられた複数のビット線と、上記第１
方向と直交する第２方向に沿って設けられた複数のワー
ド線と、上記複数のビット線と上記複数のワード線との
交差部に対応して設けられた複数のメモリセルを設け、
各センスアンプ領域に隣接する両側のメモリアレイ領域
のうちの一方に延びるビット線と他方に延びるビット線
とから一対の信号を受けるセンスアンプを設け、メモリ
アレイ領域を２つ以上間に挾んで離れた２つのメモリア
レイ領域に対するそれぞれのワード線選択タイミングを
独立に制御することにより、高集積化と動作の安定化を
実現した半導体記憶装置を実現できるとうい効果が得ら
れる。
記の通りである。 （１） 第１方向に沿って配置された複数のメモリアレ
イ領域と交互に配置された複数のセンスアンプ領域を設
け、上記複数のメモリアレイ領域には、それぞれ上記第
１方向に沿って設けられた複数のビット線と、上記第１
方向と直交する第２方向に沿って設けられた複数のワー
ド線と、上記複数のビット線と上記複数のワード線との
交差部に対応して設けられた複数のメモリセルを設け、
各センスアンプ領域に隣接する両側のメモリアレイ領域
のうちの一方に延びるビット線と他方に延びるビット線
とから一対の信号を受けるセンスアンプを設け、メモリ
アレイ領域を２つ以上間に挾んで離れた２つのメモリア
レイ領域に対するそれぞれのワード線選択タイミングを
独立に制御することにより、高集積化と動作の安定化を
実現した半導体記憶装置を実現できるとうい効果が得ら
れる。
【００８３】（２） 上記に加えて、上記メモリアレイ
領域を１つ間に挾んで離れた２つのメモリアレイ領域に
対するそれぞれのワード線選択タイミングを一定期間ず
れて制御することにより、ワード線の選択タイミングに
対応して発生するノイズの影響を無くすことができるか
ら動作の安定化と使い勝手を良くした半導体記憶装置を
実現できるとうい効果が得られる。
領域を１つ間に挾んで離れた２つのメモリアレイ領域に
対するそれぞれのワード線選択タイミングを一定期間ず
れて制御することにより、ワード線の選択タイミングに
対応して発生するノイズの影響を無くすことができるか
ら動作の安定化と使い勝手を良くした半導体記憶装置を
実現できるとうい効果が得られる。
【００８４】（３） 上記に加えて、メモリセルをＭＯ
ＳＦＥＴとキャパシタとからなり、上記ＭＯＳＦＥＴの
ゲートが選択端子とされ、一方のソース，ドレインが入
出力端子とされ、他方のソース，ドレインが上記キャパ
シタの一方の電極である蓄積ノードと接続されてなるダ
イナミック型メモリセルとし、かかるメモリアレイに設
けられるキャパシタの他方の電極を一体化されたプレー
ト電極により構成することにより、高集積化を実現でき
るという効果が得られる。
ＳＦＥＴとキャパシタとからなり、上記ＭＯＳＦＥＴの
ゲートが選択端子とされ、一方のソース，ドレインが入
出力端子とされ、他方のソース，ドレインが上記キャパ
シタの一方の電極である蓄積ノードと接続されてなるダ
イナミック型メモリセルとし、かかるメモリアレイに設
けられるキャパシタの他方の電極を一体化されたプレー
ト電極により構成することにより、高集積化を実現でき
るという効果が得られる。
【００８５】（４） 第１方向に沿って配置された複数
のメモリアレイ領域と交互に配置された複数のセンスア
ンプ領域を設け、上記複数のメモリアレイ領域には、そ
れぞれ上記第１方向に沿って設けられた複数のビット線
と、上記第１方向と直交する第２方向に沿って設けられ
た複数のワード線と、上記複数のビット線と上記複数の
ワード線との交差部に対応して設けられた複数のメモリ
セルを設け、各センスアンプ領域に隣接する両側のメモ
リアレイ領域のうちの一方に延びるビット線と他方に延
びるビット線とから一対の信号を受けるセンスアンプを
設け、メモリアレイ領域を２つ以上間に挾んで離れた２
つのメモリアレイ領域に対するそれぞれのワード線選択
アドレスを独立に制御することにより、高集積化と動作
の安定化を実現した半導体記憶装置を実現できるとうい
効果が得られる。
のメモリアレイ領域と交互に配置された複数のセンスア
ンプ領域を設け、上記複数のメモリアレイ領域には、そ
れぞれ上記第１方向に沿って設けられた複数のビット線
と、上記第１方向と直交する第２方向に沿って設けられ
た複数のワード線と、上記複数のビット線と上記複数の
ワード線との交差部に対応して設けられた複数のメモリ
セルを設け、各センスアンプ領域に隣接する両側のメモ
リアレイ領域のうちの一方に延びるビット線と他方に延
びるビット線とから一対の信号を受けるセンスアンプを
設け、メモリアレイ領域を２つ以上間に挾んで離れた２
つのメモリアレイ領域に対するそれぞれのワード線選択
アドレスを独立に制御することにより、高集積化と動作
の安定化を実現した半導体記憶装置を実現できるとうい
効果が得られる。
【００８６】（５） 上記に加えて、メモリセルをＭＯ
ＳＦＥＴとキャパシタとからなり、上記ＭＯＳＦＥＴの
ゲートが選択端子とされ、一方のソース，ドレインが入
出力端子とされ、他方のソース，ドレインが上記キャパ
シタの一方の電極である蓄積ノードと接続されてなるダ
イナミック型メモリセルとし、かかるメモリアレイに設
けられるキャパシタの他方の電極を一体化されたプレー
ト電極により構成することにより、高集積化を実現でき
るという効果が得られる。
ＳＦＥＴとキャパシタとからなり、上記ＭＯＳＦＥＴの
ゲートが選択端子とされ、一方のソース，ドレインが入
出力端子とされ、他方のソース，ドレインが上記キャパ
シタの一方の電極である蓄積ノードと接続されてなるダ
イナミック型メモリセルとし、かかるメモリアレイに設
けられるキャパシタの他方の電極を一体化されたプレー
ト電極により構成することにより、高集積化を実現でき
るという効果が得られる。
【００８７】（６） 第１方向に沿って配置された複数
のメモリアレイ領域と交互に配置された複数のセンスア
ンプ領域を設け、上記複数のメモリアレイ領域には、そ
れぞれ上記第１方向に沿って設けられた複数のビット線
と、上記第１方向と直交する第２方向に沿って設けられ
た複数のワード線と、上記複数のビット線と上記複数の
ワード線との交差部に対応して設けられた複数のメモリ
セルを設け、各センスアンプ領域に隣接する両側のメモ
リアレイ領域のうちの一方に延びるビット線と他方に延
びるビット線とから一対の信号を受けるセンスアンプを
設け、隣接して設けられた２つのメモリアレイ領域によ
り１つのバンクを構成し、かかるバンクの複数個のうち
１のバンクを挾んで離れた２つのバンクに対するそれぞ
れのワード線選択タイミングを独立に制御することによ
り、高集積化と動作の安定化を実現したマルチバンク構
成の半導体記憶装置を実現できるとうい効果が得られ
る。
のメモリアレイ領域と交互に配置された複数のセンスア
ンプ領域を設け、上記複数のメモリアレイ領域には、そ
れぞれ上記第１方向に沿って設けられた複数のビット線
と、上記第１方向と直交する第２方向に沿って設けられ
た複数のワード線と、上記複数のビット線と上記複数の
ワード線との交差部に対応して設けられた複数のメモリ
セルを設け、各センスアンプ領域に隣接する両側のメモ
リアレイ領域のうちの一方に延びるビット線と他方に延
びるビット線とから一対の信号を受けるセンスアンプを
設け、隣接して設けられた２つのメモリアレイ領域によ
り１つのバンクを構成し、かかるバンクの複数個のうち
１のバンクを挾んで離れた２つのバンクに対するそれぞ
れのワード線選択タイミングを独立に制御することによ
り、高集積化と動作の安定化を実現したマルチバンク構
成の半導体記憶装置を実現できるとうい効果が得られ
る。
【００８８】（７） 上記に加えて、上記複数のバンク
のうち互いに隣接する２つのバンクに対するそれぞれの
ワード線選択タイミングを一定期間ずれて制御すること
により、ワード線の選択タイミングに対応して発生する
ノイズの影響を無くすことができるから動作の安定化と
使い勝手を良くしたマルチバンク構成の半導体記憶装置
を実現できるとうい効果が得られる。
のうち互いに隣接する２つのバンクに対するそれぞれの
ワード線選択タイミングを一定期間ずれて制御すること
により、ワード線の選択タイミングに対応して発生する
ノイズの影響を無くすことができるから動作の安定化と
使い勝手を良くしたマルチバンク構成の半導体記憶装置
を実現できるとうい効果が得られる。
【００８９】（８） 上記に加えて、メモリセルをＭＯ
ＳＦＥＴとキャパシタとからなり、上２０ＯＳＦＥＴの
ゲートが選択端子とされ、一方のソース，ドレインが入
出力端子とされ、他方のソース，ドレインが上記キャパ
シタの一方の電極である蓄積ノードと接続されてなるダ
イナミック型メモリセルとし、かかるメモリアレイに設
けられるキャパシタの他方の電極を一体化されたプレー
ト電極により構成することにより、高集積化を実現でき
るという効果が得られる。
ＳＦＥＴとキャパシタとからなり、上２０ＯＳＦＥＴの
ゲートが選択端子とされ、一方のソース，ドレインが入
出力端子とされ、他方のソース，ドレインが上記キャパ
シタの一方の電極である蓄積ノードと接続されてなるダ
イナミック型メモリセルとし、かかるメモリアレイに設
けられるキャパシタの他方の電極を一体化されたプレー
ト電極により構成することにより、高集積化を実現でき
るという効果が得られる。
【００９０】（９） 第１方向に沿って配置された複数
のメモリアレイ領域と交互に配置された複数のセンスア
ンプ領域を設け、上記複数のメモリアレイ領域には、そ
れぞれ上記第１方向に沿って設けられた複数のビット線
と、上記第１方向と直交する第２方向に沿って設けられ
た複数のワード線と、上記複数のビット線と上記複数の
ワード線との交差部に対応して設けられた複数のメモリ
セルを設け、各センスアンプ領域に隣接する両側のメモ
リアレイ領域のうちの一方に延びるビット線と他方に延
びるビット線とから一対の信号を受けるセンスアンプが
上記各センスアンプ領域内に設け、隣接して設けられた
２つのメモリアレイ領域により１つのバンクを構成し、
かかるバンクの複数個のうち１のバンクを挾んで離れた
２つのバンクに対するそれぞれのワード線選択アドレス
を独立に設定することにより、高集積化と動作の安定化
を実現したマルチバンク構成の半導体記憶装置を実現で
きるとうい効果が得られる。
のメモリアレイ領域と交互に配置された複数のセンスア
ンプ領域を設け、上記複数のメモリアレイ領域には、そ
れぞれ上記第１方向に沿って設けられた複数のビット線
と、上記第１方向と直交する第２方向に沿って設けられ
た複数のワード線と、上記複数のビット線と上記複数の
ワード線との交差部に対応して設けられた複数のメモリ
セルを設け、各センスアンプ領域に隣接する両側のメモ
リアレイ領域のうちの一方に延びるビット線と他方に延
びるビット線とから一対の信号を受けるセンスアンプが
上記各センスアンプ領域内に設け、隣接して設けられた
２つのメモリアレイ領域により１つのバンクを構成し、
かかるバンクの複数個のうち１のバンクを挾んで離れた
２つのバンクに対するそれぞれのワード線選択アドレス
を独立に設定することにより、高集積化と動作の安定化
を実現したマルチバンク構成の半導体記憶装置を実現で
きるとうい効果が得られる。
【００９１】（１０） 上記に加えて、メモリセルをＭ
ＯＳＦＥＴとキャパシタとからなり、上記ＭＯＳＦＥＴ
のゲートが選択端子とされ、一方のソース，ドレインが
入出力端子とされ、他方のソース，ドレインが上記キャ
パシタの一方の電極である蓄積ノードと接続されてなる
ダイナミック型メモリセルとし、かかるメモリアレイに
設けられるキャパシタの他方の電極を一体化されたプレ
ート電極により構成することにより、高集積化を実現で
きるという効果が得られる。
ＯＳＦＥＴとキャパシタとからなり、上記ＭＯＳＦＥＴ
のゲートが選択端子とされ、一方のソース，ドレインが
入出力端子とされ、他方のソース，ドレインが上記キャ
パシタの一方の電極である蓄積ノードと接続されてなる
ダイナミック型メモリセルとし、かかるメモリアレイに
設けられるキャパシタの他方の電極を一体化されたプレ
ート電極により構成することにより、高集積化を実現で
きるという効果が得られる。
【００９２】（１１） 第１方向に沿って配置された複
数のメモリアレイ領域と交互に配置された複数のセンス
アンプ領域を設け、上記複数のメモリアレイ領域には、
それぞれ上記第１方向に沿って設けられた複数のビット
線と、上記第１方向と直交する第２方向に沿って設けら
れた複数のワード線と、上記複数のビット線と上記複数
のワード線との交差部に対応して設けられた複数のメモ
リセルを設け、各センスアンプ領域に隣接する両側のメ
モリアレイ領域のうちの一方に延びるビット線と他方に
延びるビット線とから一対の信号を受けるセンスアンプ
を設け、上記１つのメモリアレイ領域により１つのバン
クを構成し、かかるバンクの複数個のうち２のバンクを
挾んで離れた２つのバンクに対するそれぞれのワード線
選択アドレスを独立に設定することにより、高集積化と
動作の安定化を実現したマルチバンク構成の半導体記憶
装置を実現できるとうい効果が得られる。
数のメモリアレイ領域と交互に配置された複数のセンス
アンプ領域を設け、上記複数のメモリアレイ領域には、
それぞれ上記第１方向に沿って設けられた複数のビット
線と、上記第１方向と直交する第２方向に沿って設けら
れた複数のワード線と、上記複数のビット線と上記複数
のワード線との交差部に対応して設けられた複数のメモ
リセルを設け、各センスアンプ領域に隣接する両側のメ
モリアレイ領域のうちの一方に延びるビット線と他方に
延びるビット線とから一対の信号を受けるセンスアンプ
を設け、上記１つのメモリアレイ領域により１つのバン
クを構成し、かかるバンクの複数個のうち２のバンクを
挾んで離れた２つのバンクに対するそれぞれのワード線
選択アドレスを独立に設定することにより、高集積化と
動作の安定化を実現したマルチバンク構成の半導体記憶
装置を実現できるとうい効果が得られる。
【００９３】（１２） 上記に加えて、１つのバンクを
挟んで離れた２つのバンクをセンスアンプによる微小信
号増幅期間にはバンクの活性化を禁止することにより、
動作の安定化を図りつつ、使い勝手を良くすることがで
きるという効果が得られる。
挟んで離れた２つのバンクをセンスアンプによる微小信
号増幅期間にはバンクの活性化を禁止することにより、
動作の安定化を図りつつ、使い勝手を良くすることがで
きるという効果が得られる。
【００９４】（１３） 上記に加えて、１つのバンクを
挟んで離された２つのバンクは、一方のバンクが活性化
された時には、他方のバンクは所定時間遅れて活性化を
許可することにより、動作の安定化を図りつつ、使い勝
手を良くすることができるという効果が得られる。
挟んで離された２つのバンクは、一方のバンクが活性化
された時には、他方のバンクは所定時間遅れて活性化を
許可することにより、動作の安定化を図りつつ、使い勝
手を良くすることができるという効果が得られる。
【００９５】（１４） 上記に加えて、メモリセルをＭ
ＯＳＦＥＴとキャパシタとからなり、上記ＭＯＳＦＥＴ
のゲートが選択端子とされ、一方のソース，ドレインが
入出力端子とされ、他方のソース，ドレインが上記キャ
パシタの一方の電極である蓄積ノードと接続されてなる
ダイナミック型メモリセルとし、かかるメモリアレイに
設けられるキャパシタの他方の電極を一体化されたプレ
ート電極により構成することにより、高集積化を実現で
きるという効果が得られる。
ＯＳＦＥＴとキャパシタとからなり、上記ＭＯＳＦＥＴ
のゲートが選択端子とされ、一方のソース，ドレインが
入出力端子とされ、他方のソース，ドレインが上記キャ
パシタの一方の電極である蓄積ノードと接続されてなる
ダイナミック型メモリセルとし、かかるメモリアレイに
設けられるキャパシタの他方の電極を一体化されたプレ
ート電極により構成することにより、高集積化を実現で
きるという効果が得られる。
【００９６】（１５） 第１方向に沿って配置された複
数のメモリアレイ領域とと交互に配置された複数のワー
ド選択領域を設け、上記複数のメモリアレイ領域には、
それぞれ上記第１方向に沿って設けられた複数のワード
線と、上記第１方向と直交する第２方向に沿って設けら
れた複数のビット線と、上記複数のワード線と上記複数
のビット線との交差部に対応して設けられた複数のメモ
リセルを設け、各ワード線選択領域に隣接する両側のメ
モリアレイ領域のうちの一方に延びるワード線及び他方
に延びるワード線のそれぞれに対応してワード線選択回
路を上記各ワード線選択領域内に設け、各メモリアレイ
領域に対するそれぞれのワード線選択タイミングを独立
に制御することにより、高集積化と動作の安定化を実現
した半導体記憶装置を実現できるとうい効果が得られ
る。
数のメモリアレイ領域とと交互に配置された複数のワー
ド選択領域を設け、上記複数のメモリアレイ領域には、
それぞれ上記第１方向に沿って設けられた複数のワード
線と、上記第１方向と直交する第２方向に沿って設けら
れた複数のビット線と、上記複数のワード線と上記複数
のビット線との交差部に対応して設けられた複数のメモ
リセルを設け、各ワード線選択領域に隣接する両側のメ
モリアレイ領域のうちの一方に延びるワード線及び他方
に延びるワード線のそれぞれに対応してワード線選択回
路を上記各ワード線選択領域内に設け、各メモリアレイ
領域に対するそれぞれのワード線選択タイミングを独立
に制御することにより、高集積化と動作の安定化を実現
した半導体記憶装置を実現できるとうい効果が得られ
る。
【００９７】（１６） 上記に加えて、上記ワード線選
択回路は、上記メモリアレイに設けられるサブワード線
を選択するものとし、上記ワード線選択回路に選択信号
を伝えるメインワード線を上記第２方向に延長させるこ
とにより、メモリアレイ領域に対するそれぞれのワード
線選択タイミングを独立に制御することができるという
効果が得られる。
択回路は、上記メモリアレイに設けられるサブワード線
を選択するものとし、上記ワード線選択回路に選択信号
を伝えるメインワード線を上記第２方向に延長させるこ
とにより、メモリアレイ領域に対するそれぞれのワード
線選択タイミングを独立に制御することができるという
効果が得られる。
【００９８】（１７） 上記に加えて、上記メモリアレ
イに設けられるビット線を、相補のビット線対が平行に
延長されるものとすることにより、高集積化を図ること
ができるという効果が得られる。
イに設けられるビット線を、相補のビット線対が平行に
延長されるものとすることにより、高集積化を図ること
ができるという効果が得られる。
【００９９】（１８） 上記に加えて、上記第２方向に
も複数のメモリアレイを設け、かかる複数のメモリアレ
イ領域と交互に配置された複数のセンスアンプ領域を更
に設け、各センスアンプ領域に隣接する両側のメモリア
レイ領域のうちの一方に延びるビット線と他方に延びる
ビット線とから一対の信号を受けるセンスアンプが上記
センスアンプ領域内に設けられるようにすることによ
り、高集積化を図ることができるという効果が得られ
る。
も複数のメモリアレイを設け、かかる複数のメモリアレ
イ領域と交互に配置された複数のセンスアンプ領域を更
に設け、各センスアンプ領域に隣接する両側のメモリア
レイ領域のうちの一方に延びるビット線と他方に延びる
ビット線とから一対の信号を受けるセンスアンプが上記
センスアンプ領域内に設けられるようにすることによ
り、高集積化を図ることができるという効果が得られ
る。
【０１００】（１９） 上記に加えて、メモリセルをＭ
ＯＳＦＥＴとキャパシタとからなり、上記ＭＯＳＦＥＴ
のゲートが選択端子とされ、一方のソース，ドレインが
入出力端子とされ、他方のソース，ドレインが上記キャ
パシタの一方の電極である蓄積ノードと接続されてなる
ダイナミック型メモリセルとし、かかるメモリアレイに
設けられるキャパシタの他方の電極を一体化されたプレ
ート電極により構成することにより、高集積化を実現で
きるという効果が得られる。
ＯＳＦＥＴとキャパシタとからなり、上記ＭＯＳＦＥＴ
のゲートが選択端子とされ、一方のソース，ドレインが
入出力端子とされ、他方のソース，ドレインが上記キャ
パシタの一方の電極である蓄積ノードと接続されてなる
ダイナミック型メモリセルとし、かかるメモリアレイに
設けられるキャパシタの他方の電極を一体化されたプレ
ート電極により構成することにより、高集積化を実現で
きるという効果が得られる。
【０１０１】（２０） 複数の第１ビット線と、複数の
第１ワード線と、上記複数の第１ビット線と上記複数の
第１ワード線に結合された複数の第１メモリセルを含む
第１メモリマットと、複数の第２ビット線と、複数の第
２ワード線と、上記複数の第２ビット線と上記複数の第
２ワード線との交点に結合された複数の第２メモリセル
を含む第２メモリマットと、上記第１メモリマットと上
記第２メモリマットとの問の領域に複数センスアンプを
設け、上記複数のセンスアンプの各々は、上記複数の第
１ビット線のうちの対応する１つと上記複数の第２ビッ
ト線のうちの対応する１つに結合し、上記複数の第１メ
モリセルの各々は、第１及び第２電極を有する第１容量
と、上記複数の第１ワード線のうちの対応する１つに結
合されたゲートと、その一方が上記複数の第１ビット線
のうちの対応する１つに結合されその他方が上記第１容
量の上記第１電極に緯合されたソース−ドレイン経路と
を有する第１トランジスタで構成し、上記複数の第２メ
モリセルの各々は、第３及び第４電極を有する第２容量
と、上記複数の第２ワード線のうちの対応する１つに結
合されたゲートと、その―方が上記複数の第２ビット線
のうちの対応する１つに結合されその他方が上記第２容
量の上記第４電極に綜合されたソース−ドレイン径路と
を有する第２トランジスタで構成し、上記複数の第１メ
モリセルの上記第１容量の上記第２電極の各々及び上記
複数の第２メモリセルの上記第２容量の上記第４電極の
各々は、上記第１メモリマット、上記第２メモリマット
及び上記複数のセンスアンプの上に配置された１つの導
電層に結合し、上記メモリマットを２つ以上間に挾んで
離れた２つのメモリマットに対するそれぞれのワード線
選択アドレスを独立に設定することにより、高集積化と
動作の安定化を実現した半導体記憶装置を実現できると
うい効果が得られる。
第１ワード線と、上記複数の第１ビット線と上記複数の
第１ワード線に結合された複数の第１メモリセルを含む
第１メモリマットと、複数の第２ビット線と、複数の第
２ワード線と、上記複数の第２ビット線と上記複数の第
２ワード線との交点に結合された複数の第２メモリセル
を含む第２メモリマットと、上記第１メモリマットと上
記第２メモリマットとの問の領域に複数センスアンプを
設け、上記複数のセンスアンプの各々は、上記複数の第
１ビット線のうちの対応する１つと上記複数の第２ビッ
ト線のうちの対応する１つに結合し、上記複数の第１メ
モリセルの各々は、第１及び第２電極を有する第１容量
と、上記複数の第１ワード線のうちの対応する１つに結
合されたゲートと、その一方が上記複数の第１ビット線
のうちの対応する１つに結合されその他方が上記第１容
量の上記第１電極に緯合されたソース−ドレイン経路と
を有する第１トランジスタで構成し、上記複数の第２メ
モリセルの各々は、第３及び第４電極を有する第２容量
と、上記複数の第２ワード線のうちの対応する１つに結
合されたゲートと、その―方が上記複数の第２ビット線
のうちの対応する１つに結合されその他方が上記第２容
量の上記第４電極に綜合されたソース−ドレイン径路と
を有する第２トランジスタで構成し、上記複数の第１メ
モリセルの上記第１容量の上記第２電極の各々及び上記
複数の第２メモリセルの上記第２容量の上記第４電極の
各々は、上記第１メモリマット、上記第２メモリマット
及び上記複数のセンスアンプの上に配置された１つの導
電層に結合し、上記メモリマットを２つ以上間に挾んで
離れた２つのメモリマットに対するそれぞれのワード線
選択アドレスを独立に設定することにより、高集積化と
動作の安定化を実現した半導体記憶装置を実現できると
うい効果が得られる。
【０１０２】（２１） 複数の第１ビット線と、複数の
第１ワード線と、上記複数の第１ビット線と上記複数の
第１ワード線に結合された複数の第１メモリセルを含む
第１メモリマットと、複数の第２ビット線と、複数の第
２ワード線と、上記複数の第２ビット線と上記複数の第
２ワード線との交点に結合された複数の第２メモリセル
を含む第２メモリマットと、上記第１メモリマットと上
記第２メモリマットとの問の領域に複数センスアンプを
設け、上記複数のセンスアンプの各々は、上記複数の第
１ビット線のうちの対応する１つと上記複数の第２ビッ
ト線のうちの対応する１つに結合し、上記複数の第１メ
モリセルの各々は、第１及び第２電極を有する第１容量
と、上記複数の第１ワード線のうちの対応する１つに結
合されたゲートと、その一方が上記複数の第１ビット線
のうちの対応する１つに結合されその他方が上記第１容
量の上記第１電極に緯合されたソース−ドレイン経路と
を有する第１トランジスタで構成し、上記複数の第２メ
モリセルの各々は、第３及び第４電極を有する第２容量
と、上記複数の第２ワード線のうちの対応する１つに結
合されたゲートと、その―方が上記複数の第２ビット線
のうちの対応する１つに結合されその他方が上記第２容
量の上記第４電極に綜合されたソース−ドレイン径路と
を有する第２トランジスタで構成し、上記複数の第１メ
モリセルの上記第１容量の上記第２電極の各々及び上記
複数の第２メモリセルの上記第２容量の上記第４電極の
各々は、上記第１メモリマット、上記第２メモリマット
及び上記複数のセンスアンプの上に配置された１つの導
電層に結合し、隣接して設けられた２つのマットにより
１つのバンクを構成し、かかるバンクの複数個のうち１
のバンクを挾んで離れた２つのバンクに対するそれぞれ
のワード線選択アドレスを独立に設定することにより、
高集積化と動作の安定化を実現したマルチバンク構成の
半導体記憶装置を実現できるとうい効果が得られる。
第１ワード線と、上記複数の第１ビット線と上記複数の
第１ワード線に結合された複数の第１メモリセルを含む
第１メモリマットと、複数の第２ビット線と、複数の第
２ワード線と、上記複数の第２ビット線と上記複数の第
２ワード線との交点に結合された複数の第２メモリセル
を含む第２メモリマットと、上記第１メモリマットと上
記第２メモリマットとの問の領域に複数センスアンプを
設け、上記複数のセンスアンプの各々は、上記複数の第
１ビット線のうちの対応する１つと上記複数の第２ビッ
ト線のうちの対応する１つに結合し、上記複数の第１メ
モリセルの各々は、第１及び第２電極を有する第１容量
と、上記複数の第１ワード線のうちの対応する１つに結
合されたゲートと、その一方が上記複数の第１ビット線
のうちの対応する１つに結合されその他方が上記第１容
量の上記第１電極に緯合されたソース−ドレイン経路と
を有する第１トランジスタで構成し、上記複数の第２メ
モリセルの各々は、第３及び第４電極を有する第２容量
と、上記複数の第２ワード線のうちの対応する１つに結
合されたゲートと、その―方が上記複数の第２ビット線
のうちの対応する１つに結合されその他方が上記第２容
量の上記第４電極に綜合されたソース−ドレイン径路と
を有する第２トランジスタで構成し、上記複数の第１メ
モリセルの上記第１容量の上記第２電極の各々及び上記
複数の第２メモリセルの上記第２容量の上記第４電極の
各々は、上記第１メモリマット、上記第２メモリマット
及び上記複数のセンスアンプの上に配置された１つの導
電層に結合し、隣接して設けられた２つのマットにより
１つのバンクを構成し、かかるバンクの複数個のうち１
のバンクを挾んで離れた２つのバンクに対するそれぞれ
のワード線選択アドレスを独立に設定することにより、
高集積化と動作の安定化を実現したマルチバンク構成の
半導体記憶装置を実現できるとうい効果が得られる。
【０１０３】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、メモ
リセルは、前記のようなダイナミック型メモリセルの他
に、記憶手段として強誘電体キャパシタを用いて不揮発
化するものであってもよい。強誘電体キャパシタは、そ
の誘電体膜に加える電圧の大きさによって、不揮発性モ
ードと前記ダイナミック型メモリセルと同様な揮発性モ
ードの両方に用いるようにするものであってもよい。ダ
イナミック型ＲＡＭの入出力インターフェイスは、ラン
バス構成あるいはシンクロナスＤＲＡＭ等に適合可能に
するもの、あるいは前記論理回路に搭載されるもの等種
々の実施形態を採ることができる。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、メモ
リセルは、前記のようなダイナミック型メモリセルの他
に、記憶手段として強誘電体キャパシタを用いて不揮発
化するものであってもよい。強誘電体キャパシタは、そ
の誘電体膜に加える電圧の大きさによって、不揮発性モ
ードと前記ダイナミック型メモリセルと同様な揮発性モ
ードの両方に用いるようにするものであってもよい。ダ
イナミック型ＲＡＭの入出力インターフェイスは、ラン
バス構成あるいはシンクロナスＤＲＡＭ等に適合可能に
するもの、あるいは前記論理回路に搭載されるもの等種
々の実施形態を採ることができる。
【０１０４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。第１方向に沿って配置された複数のメ
モリアレイ領域と交互に配置された複数のセンスアンプ
領域を設け、上記複数のメモリアレイ領域には、それぞ
れ上記第１方向に沿って設けられた複数のビット線と、
上記第１方向と直交する第２方向に沿って設けられた複
数のワード線と、上記複数のビット線と上記複数のワー
ド線との交差部に対応して設けられた複数のメモリセル
を設け、各センスアンプ領域に隣接する両側のメモリア
レイ領域のうちの一方に延びるビット線と他方に延びる
ビット線とから一対の信号を受けるセンスアンプを設
け、メモリアレイ領域を２つ以上間に挾んで離れた２つ
のメモリアレイ領域に対するそれぞれのワード線選択タ
イミング又はアドレスを独立に設定することにより、高
集積化と動作の安定化を実現した半導体記憶装置を実現
することができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。第１方向に沿って配置された複数のメ
モリアレイ領域と交互に配置された複数のセンスアンプ
領域を設け、上記複数のメモリアレイ領域には、それぞ
れ上記第１方向に沿って設けられた複数のビット線と、
上記第１方向と直交する第２方向に沿って設けられた複
数のワード線と、上記複数のビット線と上記複数のワー
ド線との交差部に対応して設けられた複数のメモリセル
を設け、各センスアンプ領域に隣接する両側のメモリア
レイ領域のうちの一方に延びるビット線と他方に延びる
ビット線とから一対の信号を受けるセンスアンプを設
け、メモリアレイ領域を２つ以上間に挾んで離れた２つ
のメモリアレイ領域に対するそれぞれのワード線選択タ
イミング又はアドレスを独立に設定することにより、高
集積化と動作の安定化を実現した半導体記憶装置を実現
することができる。
【０１０５】第１方向に沿って配置された複数のメモリ
アレイ領域と交互に配置された複数のセンスアンプ領域
を設け、上記複数のメモリアレイ領域には、それぞれ上
記第１方向に沿って設けられた複数のビット線と、上記
第１方向と直交する第２方向に沿って設けられた複数の
ワード線と、上記複数のビット線と上記複数のワード線
との交差部に対応して設けられた複数のメモリセルを設
け、各センスアンプ領域に隣接する両側のメモリアレイ
領域のうちの一方に延びるビット線と他方に延びるビッ
ト線とから一対の信号を受けるセンスアンプを設け、隣
接して設けられた２つのメモリアレイ領域により１つの
バンクを構成し、かかるバンクの複数個のうち１のバン
クを挾んで離れた２つのバンクに対するそれぞれのワー
ド線選択アドレスを独立に設定することにより高集積化
と動作の安定化を実現したマルチバンク構成の半導体記
憶装置を実現できる。
アレイ領域と交互に配置された複数のセンスアンプ領域
を設け、上記複数のメモリアレイ領域には、それぞれ上
記第１方向に沿って設けられた複数のビット線と、上記
第１方向と直交する第２方向に沿って設けられた複数の
ワード線と、上記複数のビット線と上記複数のワード線
との交差部に対応して設けられた複数のメモリセルを設
け、各センスアンプ領域に隣接する両側のメモリアレイ
領域のうちの一方に延びるビット線と他方に延びるビッ
ト線とから一対の信号を受けるセンスアンプを設け、隣
接して設けられた２つのメモリアレイ領域により１つの
バンクを構成し、かかるバンクの複数個のうち１のバン
クを挾んで離れた２つのバンクに対するそれぞれのワー
ド線選択アドレスを独立に設定することにより高集積化
と動作の安定化を実現したマルチバンク構成の半導体記
憶装置を実現できる。
【図１】この発明に係るＤＲＡＭの一実施例を示す概略
構成図である。
構成図である。
【図２】この発明に係るＤＲＡＭの動作の一例の説明図
である。
である。
【図３】この発明に係る１交点アレイ従属バンクＤＲＡ
Ｍにおけるデータの入出力経路の一実施例を説明するた
めのブロック図である。
Ｍにおけるデータの入出力経路の一実施例を説明するた
めのブロック図である。
【図４】この発明に係る１交点アレイ従属バンクＤＲＡ
Ｍにおけるデータの入出力経路の他の一実施例を説明す
るためのブロック図である。
Ｍにおけるデータの入出力経路の他の一実施例を説明す
るためのブロック図である。
【図５】この発明に係る１交点アレイ従属バンクＤＲＡ
Ｍにおけるワード線の選択回路の一実施例を説明するた
めのブロック図である。
Ｍにおけるワード線の選択回路の一実施例を説明するた
めのブロック図である。
【図６】この発明に係る１交点アレイＤＲＡＭにおける
メモリセルの構造の説明図である。
メモリセルの構造の説明図である。
【図７】この発明に係る１交点アレイ従属バンクＤＲＡ
Ｍの動作の一例を説明するための波形図である。
Ｍの動作の一例を説明するための波形図である。
【図８】この発明に係る１交点アレイ従属バンクＤＲＡ
Ｍの動作の他の一例を説明するための波形図である。
Ｍの動作の他の一例を説明するための波形図である。
【図９】１交点アレイでの非選択ワード線ノイズの発生
原理の説明図である。
原理の説明図である。
【図１０】１交点アレイでのプレートノイズの発生原理
の説明図である。
の説明図である。
【図１１】１交点アレイでの基板ノイズの発生原理の説
明図である。
明図である。
【図１２】本発明に係る１交点アレイ従属バンクＤＲＡ
Ｍの他の一実施例を示すメモリアレイ構成図である。
Ｍの他の一実施例を示すメモリアレイ構成図である。
【図１３】１交点アレイ従属バンクＤＲＡＭでのバンク
選択動作の悪い例を説明するための構成図である。
選択動作の悪い例を説明するための構成図である。
【図１４】１交点アレイ従属バンクＤＲＡＭでのバンク
選択動作の悪い他の例を説明するための構成図である。
選択動作の悪い他の例を説明するための構成図である。
【図１５】本発明に係る１交点独立バンクＤＲＡＭの一
実施例を示す構成図である。
実施例を示す構成図である。
【図１６】本発明に係る１交点独立バンクＤＲＡＭの一
実施例を示すワード線構成図である。
実施例を示すワード線構成図である。
【図１７】この発明が適用された論理混載ＤＲＡＭのチ
ップ構成図である。
ップ構成図である。
【図１８】この発明に係る従属バンクＤＲＡＭのチップ
全体構成図である。
全体構成図である。
【図１９】この発明に係る従属バンクＤＲＡＭの一実施
例のブロック図である。
例のブロック図である。
【図２０】この発明に先立って検討された１交点独立バ
ンクＤＲＡＭの構成図である。
ンクＤＲＡＭの構成図である。
【図２１】この発明に先立って検討された２交点独立バ
ンクＤＲＡＭの構成図である。
ンクＤＲＡＭの構成図である。
バンク…Ｂank 、ＸＤＥＣ…行デコーダ、ＹＤＥＣ…列
デコーダ、ＳＡＡ…センスアンプ列（領域）、ＳＷＤＡ
…サブワードドライバ列（領域）、Ａrray…アレイ、Ｍ
at…マット、ＳＡ…センスアンプ、ＳＷＤ…サブワード
ドライバ、ＰＬ…プレート電極、ＭＷＬ…メインワード
線、ＷＬ…サブワード線、ＢＬ…ビット線、ＡＣＴ…活
性領域、ＳＮ…蓄積ノード、ＣＰ…容量絶縁膜、ＢＬＣ
Ｔ…コンタクト部、ＳＮＣＴ…コンタクト部、Ｍ１〜Ｍ
３…金属配線層、ＳＵＢ…基板（ウェル領域）、Ｑ１〜
Ｑ１３…ＭＯＳＦＥＴ、ＡＢＤ…アドレスバッファ、Ｄ
ＩＢ…データ入力回路、ＤＯＢ…データ出力回路、ＸＰ
ＣＫＴＤＥＣ…Ｘパケットデコーダ、ＹＰＣＫＴＤＥＣ
…Ｙパケットデコーダ、ＹＣＮＤ…Ｙカウンタ、ＲＥＦ
ＣＮＴ…リフレッシュ制御回路。Ｄemux…デマルチプレ
クサ、Ｍux…マルチプレクサ。
デコーダ、ＳＡＡ…センスアンプ列（領域）、ＳＷＤＡ
…サブワードドライバ列（領域）、Ａrray…アレイ、Ｍ
at…マット、ＳＡ…センスアンプ、ＳＷＤ…サブワード
ドライバ、ＰＬ…プレート電極、ＭＷＬ…メインワード
線、ＷＬ…サブワード線、ＢＬ…ビット線、ＡＣＴ…活
性領域、ＳＮ…蓄積ノード、ＣＰ…容量絶縁膜、ＢＬＣ
Ｔ…コンタクト部、ＳＮＣＴ…コンタクト部、Ｍ１〜Ｍ
３…金属配線層、ＳＵＢ…基板（ウェル領域）、Ｑ１〜
Ｑ１３…ＭＯＳＦＥＴ、ＡＢＤ…アドレスバッファ、Ｄ
ＩＢ…データ入力回路、ＤＯＢ…データ出力回路、ＸＰ
ＣＫＴＤＥＣ…Ｘパケットデコーダ、ＹＰＣＫＴＤＥＣ
…Ｙパケットデコーダ、ＹＣＮＤ…Ｙカウンタ、ＲＥＦ
ＣＮＴ…リフレッシュ制御回路。Ｄemux…デマルチプレ
クサ、Ｍux…マルチプレクサ。
Claims (21)
- 【請求項１】 第１方向に沿って配置された複数のメモ
リアレイ領域と、 上記複数のメモリアレイ領域と交互に配置された複数の
センスアンプ領域とを有し、 上記複数のメモリアレイ領域には、それぞれ上記第１方
向に沿って設けられた複数のビット線と、上記第１方向
と直交する第２方向に沿って設けられた複数のワード線
と、上記複数のビット線と上記複数のワード線との交差
部に対応して設けられた複数のメモリセルとを備え、 各センスアンプ領域に隣接する両側のメモリアレイ領域
のうちの一方に延びるビット線と他方に延びるビット線
とから一対の信号を受けるセンスアンプが上記各センス
アンプ領域内に設けられ、 メモリアレイ領域を２つ以上間に挾んで離れた２つのメ
モリアレイ領域に対するそれぞれのワード線選択タイミ
ングが独立に制御されることを特徴とする半導体記憶装
置。 - 【請求項２】 請求項１において、 上記メモリアレイ領域を１つ間に挾んで離れた２つのメ
モリアレイ領域に対するそれぞれのワード線選択タイミ
ングが一定期間ずれて制御されることを特徴とする半導
体記憶装置。 - 【請求項３】 請求項１又は２において、 上記メモリセルは、ＭＯＳＦＥＴとキャパシタとからな
り、上記ＭＯＳＦＥＴのゲートが選択端子とされ、一方
のソース，ドレインが入出力端子とされ、他方のソー
ス，ドレインが上記キャパシタの一方の電極である蓄積
ノードと接続されてなるダイナミック型メモリセルであ
って、 上記メモリアレイに設けられるキャパシタの他方の電極
は、一体化されたプレート電極により構成されてなるこ
とを特徴とする半導体記憶装置。 - 【請求項４】 第１方向に沿って配置された複数のメモ
リアレイ領域と、 上記複数のメモリアレイ領域と交互に配置された複数の
センスアンプ領域とを有し、 上記複数のメモリアレイ領域には、それぞれ上記第１方
向に沿って設けられた複数のビット線と、上記第１方向
と直交する第２方向に沿って設けられた複数のワード線
と、上記複数のビット線と上記複数のワード線との交差
部に対応して設けられた複数のメモリセルとを備え、 各センスアンプ領域に隣接する両側のメモリアレイ領域
のうちの一方に延びるビット線と他方に延びるビット線
とから一対の信号を受けるセンスアンプが上記各センス
アンプ領域内に設けられ、 メモリアレイ領域を２つ以上間に挾んで離れた２つのメ
モリアレイ領域に対するそれぞれのワード線選択アドレ
スが独立に設定されることを特徴とする半導体記億装
置。 - 【請求項５】 請求項４において、 上記メモリセルは、ＭＯＳＦＥＴとキャパシタとからな
り、上記ＭＯＳＦＥＴのゲートが選択端子とされ、一方
のソース，ドレインが入出力端子とされ、他方のソー
ス，ドレインが上記キャパシタの一方の電極である蓄積
ノードと接続されてなるダイナミック型メモリセルであ
って、 上記メモリアレイに設けられるキャパシタの他方の電極
は、一体化されたプレート電極により構成されてなるこ
とを特徴とする半導体記憶装置。 - 【請求項６】 第１方向に沿って配置された複数のメモ
リアレイ領域と、 上記複数のメモリアレイ領域と交互に配置された複数の
センスアンプ領域とを有し、 上記複数のメモリアレイ領域には、それぞれ上記第１方
向に沿って設けられた複数のビット線と、上記第１方向
と直交する第２方向に沿って設けられた複数のワード線
と、上記複数のビット線と上記複数のワード線との交差
部に対応して設けられた複数のメモリセルとを備え、 各センスアンプ領域に隣接する両側のメモリアレイ領域
のうちの一方に延びるビット線と他方に延びるビット線
とから一対の信号を受けるセンスアンプが上記各センス
アンプ領域内に設けられ、 隣接して設けられた２つのメモリアレイ領域により１つ
のバンクを構成し、かかるバンクの複数個のうち１つの
バンクを挾んで離れた２つのバンクに対するそれぞれの
ワード線選択タイミングが独立に制御されることを特徴
とする半導体記億装置。 - 【請求項７】 請求項６において、 上記複数のバンクのうち互いに隣接する２つのバンクに
対するそれぞれのワード線選択タイミングが一定期間ず
れて制御されることを特徴とする半導体記憶装置。 - 【請求項８】 請求項６又は７において、 上記メモリセルは、ＭＯＳＦＥＴとキャパシタとからな
り、上記ＭＯＳＦＥＴのゲートが選択端子とされ、一方
のソース，ドレインが入出力端子とされ、他方のソー
ス，ドレインが上記キャパシタの一方の電極である蓄積
ノードと接続されてなるダイナミック型メモリセルであ
って、 上記メモリアレイに設けられるキャパシタの他方の電極
は、一体化されたプレート電極により構成されてなるこ
とを特徴とする半導体記憶装置。 - 【請求項９】 第１方向に沿って配置された複数のメモ
リアレイ領域と、 上記複数のメモリアレイ領域と交互に配置された複数の
センスアンプ領域とを有し、 上記複数のメモリアレイ領域には、それぞれ上記第１方
向に沿って設けられた複数のビット線と、上記第１方向
と直交する第２方向に沿って設けられた複数のワード線
と、上記複数のビット線と上記複数のワード線との交差
部に対応して設けられた複数のメモリセルとを備え、 各センスアンプ領域に隣接する両側のメモリアレイ領域
のうちの一方に延びるビット線と他方に延びるビット線
とから一対の信号を受けるセンスアンプが上記各センス
アンプ領域内に設けられ、 隣接して設けられた２つのメモリアレイ領域により１つ
のバンクを構成し、かかるバンクの複数個のうち１のバ
ンクを挾んで離れた２つのバンクに対するそれぞれのワ
ード線選択アドレスが独立に設定されることを特徴とす
る半導体記億装置。 - 【請求項１０】 請求項９において、 上記メモリセルは、ＭＯＳＦＥＴとキャパシタとからな
り、上記ＭＯＳＦＥＴのゲートが選択端子とされ、一方
のソース，ドレインが入出力端子とされ、他方のソー
ス，ドレインが上記キャパシタの一方の電極である蓄積
ノードと接続されてなるダイナミック型メモリセルであ
って、 上記メモリアレイに設けられるキャパシタの他方の電極
は、一体化されたプレート電極により構成されてなるこ
とを特徴とする半導体記憶装置。 - 【請求項１１】 第１方向に沿って配置された複数のメ
モリアレイ領域と、 上記複数のメモリアレイ領域と交互に配置された複数の
センスアンプ領域とを有し、 上記複数のメモリアレイ領域には、それぞれ上記第１方
向に沿って設けられた複数のビット線と、上記第１方向
と直交する第２方向に沿って設けられた複数のワード線
と、上記複数のビット線と上記複数のワード線との交差
部に対応して設けられた複数のメモリセルとを備え、 各センスアンプ領域に隣接する両側のメモリアレイ領域
のうちの一方に延びるビット線と他方に延びるビット線
とから一対の信号を受けるセンスアンプが上記各センス
アンプ領域内に設けられ、 上記１つのメモリアレイ領域により１つのバンクを構成
し、かかるバンクの複数個のうち２のバンクを挾んで離
れた２つのバンクに対するそれぞれのワード線選択アド
レスが独立に設定されることを特徴とする半導体記億装
置。 - 【請求項１２】 請求項１１において、 １つのバンクを挟んで離れた２つのバンクをセンスアン
プによる微小信号増幅期間にはバンクの活性化が禁止さ
れるものであることを特徴とする半導体記憶装置。 - 【請求項１３】 請求項１１において、 １つのバンクを挟んで離された２つのバンクは、一方が
活性化された時には、他方は所定時間遅れて活性化が許
可されることを特徴とする半導体記憶装置。 - 【請求項１４】 請求項１１ないし１３のいずれかにお
いて、 上記メモリセルは、ＭＯＳＦＥＴとキャパシタとからな
り、上記ＭＯＳＦＥＴのゲートが選択端子とされ、一方
のソース，ドレインが入出力端子とされ、他方のソー
ス，ドレインが上記キャパシタの一方の電極である蓄積
ノードと接続されてなるダイナミック型メモリセルであ
って、 上記メモリアレイに設けられるキャパシタの他方の電極
は、一体化されたプレート電極により構成されてなるこ
とを特徴とする半導体記憶装置。 - 【請求項１５】 第１方向に沿って配置された複数のメ
モリアレイ領域と、上記複数のメモリアレイ領域と交互
に配置された複数のワード選択領域とを有し、 上記複数のメモリアレイ領域には、それぞれ上記第１方
向に沿って設けられた複数のワード線と、上記第１方向
と直交する第２方向に沿って設けられた複数のビット線
と、上記複数のワード線と上記複数のビット線との交差
部に対応して設けられた複数のメモリセルとを備え、 各ワード線選択領域に隣接する両側のメモリアレイ領域
のうちの一方に延びるワード線及び他方に延びるワード
線のそれぞれに対応してワード線選択回路が上記各ワー
ド線選択領域内に設けられ、 各メモリアレイ領域に対するそれぞれのワード線選択タ
イミングが独立に制御されることを特徴とする半導体記
憶装置。 - 【請求項１６】 請求項１５において、 上記ワード線選択回路は、上記メモリアレイに設けられ
るサブワード線を選択するものであり、 上記ワード線選択回路に選択信号を伝えるメインワード
線は、上記第２方向に延長されるものであることを特徴
とする半導体記憶装置。 - 【請求項１７】 請求項１５又は１６において、 上記メモリアレイに設けられるビット線は、相補のビッ
ト線対が平行に延長されるものであることを特徴とする
半導体記憶装置。 - 【請求項１８】 請求項１５又は１７において、 上記第２方向にも複数のメモリアレイが設けられ、かか
る複数のメモリアレイ領域と交互に配置された複数のセ
ンスアンプ領域を更に有し、 各センスアンプ領域に隣接する両側のメモリアレイ領域
のうちの一方に延びるビット線と他方に延びるビット線
とから一対の信号を受けるセンスアンプが上記センスア
ンプ領域内に設けられるものであることを特徴とする半
導体記憶装置。 - 【請求項１９】 請求項１５ないし１８のいずれかにお
いて、 上記メモリセルは、ＭＯＳＦＥＴとキャパシタとからな
り、上記ＭＯＳＦＥＴのゲートが選択端子とされ、一方
のソース，ドレインが入出力端子とされ、他方のソー
ス，ドレインが上記キャパシタの一方の電極である蓄積
ノードと接続されてなるダイナミック型メモリセルであ
って、 上記メモリアレイに設けられるキャパシタの他方の電極
は、一体化されたプレート電極により構成されてなるこ
とを特徴とする半導体記憶装置。 - 【請求項２０】 複数の第１ビット線と、複数の第１ワ
ード線と、上記複数の第１ビット線と上記複数の第１ワ
ード線に結合された複数の第１メモリセルを含む第１メ
モリマットと、 複数の第２ビット線と、複数の第２ワード線と、上記複
数の第２ビット線と上記複数の第２ワード線との交点に
結合された複数の第２メモリセルを含む第２メモリマッ
トと、 上記第１メモリマットと上記第２メモリマットとの問の
領域に形成される複数センスアンプとを含み、 上記複数のセンスアンプの各々は、上記複数の第１ビッ
ト線のうちの対応する１つと上記複数の第２ビット線の
うちの対応する１つに結合され、 上記複数の第１メモリセルの各々は、第１及び第２電極
を有する第１容量と、上記複数の第１ワード線のうちの
対応する１つに結合されたゲートと、その一方が上記複
数の第１ビット線のうちの対応する１つに結合されその
他方が上記第１容量の上記第１電極に結合されたソース
−ドレイン経路とを有する第１トランジスタとを含み、 上記複数の第２メモリセルの各々は、第３及び第４電極
を有する第２容量と、上記複数の第２ワード線のうちの
対応する１つに結合されたゲートと、その―方が上記複
数の第２ビット線のうちの対応する１つに結合されその
他方が上記第２容量の上記第３電極に結合されたソース
−ドレイン径路とを有する第２トランジスタとを含み、 上記複数の第１メモリセルの上記第１容量の上記第２電
極の各々及び上記複数の第２メモリセルの上記第２容量
の上記第４電極の各々は、上記第１メモリマット、上記
第２メモリマット及び上記複数のセンスアンプの上に配
置された１つの導電層に結合され、 上記メモリマットを２つ以上間に挾んで離れた２つのメ
モリマットに対するそれぞれのワード線選択アドレスが
独立に設定されることを特徴とする半導体記億装置。 - 【請求項２１】 複数の第１ビット線と、複数の第１ワ
ード線と、上記複数の第１ビット線と上記複数の第１ワ
ード線に結合された複数の第１メモリセルを含む第１メ
モリマットと、 複数の第２ビット線と、複数の第２ワード線と、上記複
数の第２ビット線と上記複数の第２ワード線との交点に
結合された複数の第２メモリセルを含む第２メモリマッ
トと、 上記第１メモリマットと上記第２メモリマットとの問の
領域に形成される複数センスアンプとを含み、 上記複数のセンスアンプの各々は、上記複数の第１ビッ
ト線のうちの対応する１つと上記複数の第２ビット線の
うちの対応する１つに結合され、 上記複数の第１メモリセルの各々は、第１及び第２電極
を有する第１容量と、上記複数の第１ワード線のうちの
対応する１つに結合されたゲートと、その一方が上記複
数の第１ビット線のうちの対応する１つに結合されその
他方が上記第１容量の上記第１電極に結合されたソース
−ドレイン経路とを有する第１トランジスタとを含み、 上記複数の第２メモリセルの各々は、第３及び第４電極
を有する第２容量と、上記複数の第２ワード線のうちの
対応する１つに結合されたゲートと、その―方が上記複
数の第２ビット線のうちの対応する１つに結合されその
他方が上記第２容量の上記第３電極に結合されたソース
−ドレイン径路とを有する第２トランジスタとを含み、 上記複数の第１メモリセルの上記第１容量の上記第２電
極の各々及び上記複数の第２メモリセルの上記第２容量
の上記第４電極の各々は、上記第１メモリマット、上記
第２メモリマット及び上記複数のセンスアンプの上に配
置された１つの導電層に結合され、 隣接して設けられた２つのマットにより１つのバンクを
構成し、かかるバンクの複数個のうち１のバンクを挾ん
で離れた２つのバンクに対するそれぞれのワード線選択
アドレスが独立に設定されることを特徴とする半導体記
億装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000090188A JP4552258B2 (ja) | 2000-03-29 | 2000-03-29 | 半導体記憶装置 |
| KR1020010012146A KR100887333B1 (ko) | 2000-03-29 | 2001-03-09 | 반도체기억장치 |
| TW090106105A TW495965B (en) | 2000-03-29 | 2001-03-15 | Semiconductor memory device |
| US09/810,574 US6535451B2 (en) | 2000-03-29 | 2001-03-19 | Semiconductor memory |
| US09/811,536 US6545933B2 (en) | 2000-03-29 | 2001-03-20 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000090188A JP4552258B2 (ja) | 2000-03-29 | 2000-03-29 | 半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010046513A Division JP5647801B2 (ja) | 2010-03-03 | 2010-03-03 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
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