KR100887333B1 - 반도체기억장치 - Google Patents

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KR100887333B1
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카지가야카즈히코
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엘피다 메모리, 아이엔씨.
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Abstract

본 발명은 반도체기억장치에 관한 것으로서 제 1방향에 따라서 배치된 복수의 메모리배열영역과 상호배치된 복수의 센스앰프영역을 설치하여 상기 복수의 메모리배열영역에는 각각 상기 제 1방향에 따라서 설치된 복수의 비트선과 상기 제 1 방향과 직교하는 제 2 방향에 따라서 설치된 복수의 워드선과 상기 복수의 비트선과 상기 복수의 워드선과의교차부에 대응하여 설치된 복수의 메모리셀을 설치하여 각각 센스앰프영역에 근접하는 양측의 메모리배열영역 가운데 한쪽으로 연장하는 비트선과 다른쪽으로 연장하는 비트선에서 한쌍의 신호를 받는 센스앰프을 설치하여 메모리 배열영역을 2개이상의 사이에 끼운 떨어진 2개의 메모리배열영역에 대한 각각의 워드선 선택타이밍 또는 어드레스를 독립으로 설정하는 기술이 제시된다.

Description

반도체기억장치{SEMICONDUCTOR MEMORY}
도 1A, 1B 는 본 발명에 관한 DRAM의 한 실시예를 나타내는 개략구성도이다.
도 2A, 2B 는 본 발명에 관한 DRAM동작의 일례의 설명도이다.
도 3 은 본 발명에 관한 1교점배열 종속뱅크DRAM에 있어서의 데이터의 입출력경로의 한 실시예를 설명하기 위한 블록도이다.
도 4 는 본 발명에 관한 1교점배열종속뱅크 DRAM에 있어서의 데이터의 입출력경로의 다른 한 실시예를 설명하기 위한 블록도이다.
도 5 는 본 발명에 관한 1교점배열종속뱅크 DRAM에 있어서의 워드선의 선택회로의 한실시예를 설명하기 위한 블록도이다.
도 6A, 6B 는 본 발명에 관한 1교점배열DRAM에 있어서의 메모리셀 구조의 설명도이다.
도 7 은 본 발명에 관한 1교점배열종속뱅크DRAM의 동작의 일례를 설명하기 위한 파형도이다.
도 8 은 본 발명에 관한 1교점배열종속뱅크DRAM의 동작의 다른 일례를 설명하기위한 파형도이다.
도 9A, 9B 는 1교점배열에서의 비선택워드선노이즈의 발생원리의 설명도이다.
도 10A, 10B 는 플레이트노이즈의 발생원리의 설명도이다.
도 11A, 11B 는 1교점배열에서의 기판노이즈의 발생원리의 설명도이다.
도 12 는 본 발명에 관한 1교점배열 종속뱅크DRAM의 다른 한 실시예를 나타내는 메모리배열구성도이다.
도 13A, 13B 는 1교점배열 종속뱅크DRAM에서의 뱅크선택동작의 불량예를 설명하기위한 구성도이다.
도 14A, 14B 는 1교점배열 종속뱅크DRAM에서의 뱅크선택동작의 불량예를 설명하기 위한 구성도이다.
도 15 는 본 발명에 관한 1교점독립뱅크DRAM의 한실시예를 나타내는 구성도이다.
도 16 은 본 발명에 관한 1교점독립뱅크DRAM의 한실시예를 나타내는 워드선구성도이다.
도 17 은 본 발명이 적용된 논리혼재DRAM의 칩구성도이다.
도 18 은 본 발명에 관한 종속뱅크DRAM의 칩전체구성도이다.
도 19 는 본 발명에 관한 종속뱅크DRAM의 한실시예의 블록도이다.
도 20A, 20B 는 본 발명에 앞서 검토된 1교점독립뱅크DRAM의 구성도이다.
도 21A, 21B 는 본 발명에 앞서 검토된 2교점독립뱅크DRAM의 구성도이다.
<주요부분에 대한 도면부호의 설명>
BANK : 뱅크 BL : 비트선
WL : 서브워드선 YS : 컬럼선택선
MWL : 메인워드선 SAA : 센스앰프영역
XDEC : X디코더 YDEC : Y디코더
SWDA : 서브워드 드라이버열 SWD : 서브워드 드라이버
SA : 센스앰프 Mat 0 ~ Mat 7 : 배열(Array)
Dm 0 ~ Dm 1 : 더미매트
본 발명은 반도체기억장치에 관한 것으로서 워드선과 비트선의 교점에 다이나믹형 메모리셀이 배치되어 이루는 이른바 1교점방식의 메모리 배열을 이용 하는 다수의 뱅크를 구비한 것에 이용하는 유효한 기술에 관한 것이다.
본 발명에 관련된 발명으로써 일본국특개평4-134691호 공보(이하, 선행 기술 1로 명기) 일본국특개평2-289988호공보(이하, 선행기술 2로 명기) 일본국특개평9-21306(이하, 선행기술 3으로 명기), 일본국특개평9-246482호 공보(이하, 선행기술 5로 명기)가 있는 것을 판명하였다. 선행기술 1에서 5의 공보에 있어서는 MOS용량을 이용한 정보기억 커패시터를 이용 하고 또한 오픈비트라인형(1교점방식)의 센스앰프을 상호배치하는 것이 개시되어 있다. 그러나, 이들의 공보에는 어느 것에 있어서도 뒤에 설명하는 바와 같은 본원발명에 관한 멀티뱅크구성의 DRAM을 향한 배려는 어느 곳도 개시되어 있지 않다.
다이나믹형 RAM(이하, 단순히 DRAM으로 명기)에서는 코스트저감이 필요시되 고 있다. 그로 인하여 칩사이즈의 저감이 무엇보다도 효과적이다. 여기까지는 미세화를 추진하여 메모리셀사이즈를 축소해왔지만 이제부터는 메모리배열의 동작방식도 변경하는 것에 의해 또한 셀사이즈를 축소할 필요가 있다. 메모리배열의 동작방식을 2교점에서 1교점으로 변경 하는 것에 의해 동일한 디자인룰을 이용하여 이상적으로 셀사이즈를 75%저감가능하다. 그러나, 1교점방식의 메모리배열은 2교점방식의 메모리배열과 비교하여 비트선등에 타는 배열노이즈가 크다는 문제가 있다.
한편, 시스템성능형상을 위하여 램버스(Rambus) DRAM과 로직혼재DRAM에 있어서는 멀티뱅크구성의 DRAM배열이 중요해져 오고 있다. 1교점배열의 멀티뱅크의 DRAM을 구성한 경우 상기와 같이 1교점방식의 메모리배열은 2교점방식의 메모리배열과 비교하여 비트선등에 이르는 배열노이즈가 크다는 문제가 있고, 근접한 매트간의 노이즈의 간섭이 멀티뱅크구성에서는 큰문제가 되는 것을 판명하였다. 덧붙여서 1교점에서 센스앰프을 상호배치한 경우에 생기는 단매트에 의한 칩면적의 증가도 문제이고 멀티뱅크구성의 DRAM으로 향한 상기의 문제의 해결법을 검토중에 발명이 발생하기에 이르렀다.
상기 발명의 목적은 고집적화와 동작의 안정화를 실현한 멀티뱅크구성의 반도체기억장치를 제공하는 것이다. 상기 발명의 목적은 고집적화와 동작의 안정화를 도모하면서 사용이 편리한 반도체기억장치를 제공하는 것이다. 상기의 발명의 상기 및 그 외의 목적과 신규특징은 본 명세서의 기술 및 첨부도면에서 명확해질 것이다.
본원에 있어서 개시되는 발명가운데 대표적인 것의 개용를 간단하게 설명하면 하기와 같다. 제 1 방향에 따라서 배치된 복수의 메모리배열영역과 상호 배치된 보기수의 센스앰프영역을 설치하고 상기 복수의 메모리배열영역에는 각각 상기 제 1 방향에 따라서 설치된 복수의 비트선과 상기 제 1 방향과 직교하는 제 2방향에 따라서 설치된 복수의 워드선과 상기 복수의 비트선과 상기 복수의 워드선과의 교차부에 대응하여 설치된 복수의 메모리셀을 설치하고 각 센스앰프영역에 근접하는 양측의 메모리배열영역 가운데 한쪽에 연장하는 비트선과 다른쪽에 연장하는 비트선에서 한쌍의 신호를 받는 센스앰프을 설치하고 메모리배열영역을 2개이상 사이에 끼워 떨어진 2개의 메모리배열영역에 대한 각각의 워드선 선택타이밍 또는 어드레스를 독립으로 설정한다.
본 원에 있어서 개시되는 발명가운데 다른 대표적인 것의 개요를 간단하게 설명하면 하기와 같다. 제 1 방향에 따라서 배치된 복수의 메모리배열영역과 상호 배치된 복수의 센스앰프영역을 설치하여 상기 복수의 메모리배열영역에는 각각 상기 제 1 방향에 따라서 설치된 복수의 비트선과 상기 제 1 방향과 직교하는 제 2 방향에 따라서 설치된 복수의 워드선과 상기 복수의 비트선과 상기복수의 워드선과의 교차부에 대응하여 설치된 복수의 메모리셀을 설치하고 각 센스앰프영역에 근접하는 양측의 메모리배열영역 가운데 한쪽으로 연장하는 비트선과 다른쪽으로 연장하는 비트선에서 한쌍의 신호를 받는 센스앰프을 설치하고 근접하여 설치된 2개의 메모리배열영력에 의해 하나의 뱅크를 구성하고 상기 뱅크의 복수개 가운데 1의 뱅 크를 끼워 떨어진 2개의 뱅크에 대한 각각의 워드선 선택어드레스를 독립하여 설정한다.
도 1A, 1B는 본 발명에 관한 DRAM의 한 실시예의 개략구성도가 도시되어 있다. 도 1A에는 매트와 뱅크의 관계를 나타내는 레이아웃이 예시적으로 도시되고 도 1B는 하나의 뱅크의 매트구성이 예시적으로 도시되어 있다. 도 1A에 있어서 메모리배열에 접하는 부분에는 행디코더(XDEC)와 열디코더(YDEC)가 설치되어 있다. 행디코더(XDEC)는 상기에 대응한 메모리배열을 관통하도록 연장되는 메인워드선(MWL)의 선택신호를 형성한다.
상기 행디코더(XDEC)에는 서브워드선택용의 서브워드선택선의 드라이버도 설치되고 상기 메인워드선과 평행하게 연장되어 서브워드선택선의 선택신호가 전해진다. 열디코더(YDEC)는 상기 대응한 메모리배열을 관통하도록 연장된 컬럼선택선(YS)를 통하여 센스앰프열(SAA)에 설치된 컬럼선택스위치에 선택신호를 공급한다.
상기 메모리배열은 복수로 이루어지는 배열(Array) 또는 매트(Mat)로 분할된다. 동도의 예에서는 상기 메인워드선(MWL)방향에는 4개로 분할되고 상기 컬럼선택선(YS)방향에는 10분할된다. 상기 하나의 배열은 센스앰프영역(또는 센스앰프열)(SAA) 서브워드드라이버영역(또는 서브워드드라이버열)(SWDA)로 포위되어 형성된다. 상기 센스앰프형성영역(SAA)과 상기 서브워드드라이버영역(SWDA)과의 교차부는 교차영역(크로스에리어)으로 된다.
상기 센스앰프영역(SAA)에 설치되는 센스앰프(SA)은 CMOS구성의 래치회로에 의해 구성되고 상기 센스앰프(SA)를 중심으로 하여 좌우로 연장되는 상호보조비트선의 신호를 증폭한다고 하는 이른바 1교점방식으로 된다. 하나의 배열은 특히 제한되지 않지만 서브워드선이 512개와 상기와 직교하는 상호보조비트선의 한쪽(또는 데이터선)은 1024개가 된다. 따라서 상기와 같은 하나의 배열에서는 약 512K비트와 같은 기억용량을 갖도록된다.
도 1B에 있어서 비트선(BL)과 워드선(WL)의 전체의 교점에 MOS트랜지스터와 셀용량으로 이루는 메모리셀이 접속되어 있다. 비트선(BL)에는 센스앰프(SA) 워드선(WL)에는 서브워드드라이버(SWD)가 접속된다. 서브워드드라이버(SWD)와 센스앰프(SA)으로 포위되는 배열(Array)영역내에는 메모리셀이 배열형으로 배치된다.
상기 센스앰프(SA)은 배열영역(Array)에 대해서 상호배치되어 있고 예시적으로 도시되고 있는 매트(Mat)(2) 내의 비트선(BL)에 주목하면 좌우의 센스앰프(SA)에 상호 접속되어 있다. 상기에서는 비트선 (BL)의 1개 별로 좌우의 센스앰프(SA)에 접속되는 경우를 도시했지만 비트선(BL)의 2개별로 좌우의 센스앰프(SA)에 접속하여도 좋다.
행디코더(XDEC)에서 출력되는 메인워드선(MWL)은 워드선(WL)과 동방향으로 배선되고 서브워드드라이버열(SWDA)에 메인워드선택신호를 입력한다. 열디코더(YDEC)에서 출력되는 컬럼(DUF)선택선(YS)는 비트선(BL)과 동 방향으로 배선되고 센스앰프열(SAA)에 설치되는 컬럼스위치에 열선택선을 입력한다. 상기 실시예에서는 센스앰프(SA)과 서브워드드라이버(SED)에 의해 포위되는 영역을 배열(Array)로 하고 워드선방향으로 배열된 복수의 배열을 매트로 명기하도록 한다.
상기 발명에 관한 1교점배열종속뱅크DRAM에서는 상기와 같이 근접한 2개의 매트로 하나의 뱅크를 구성한다. 예를들면 뱅크(1)는 매트(2, 3)로 구성된다. 그리고 어느 뱅크를 활성한 후 그 뱅크를 프리챠지하기까지는 근접뱅크의 활성화를 금지하도록 된다. 뱅크의 경계에서는 센스앰프에좌우의 뱅크에서 공용되어 있기 때문에 종속뱅크구성으로 된다. 또한 무엇보다도 외측 에는 참조비트선(BL)이 설치되는 더미매트 DMat0 과 DMat1이 배치된다.
도 1A에 있어서 메이니워드선의 수를 감소하기 위하여 바꾸어 말하면 메인워드선의 배선 피치를 완화하기 위하여 특히 제한되지 않지만 하나의 메인워드선에 대해서 비트선방향으로 4개로 이루는 서브워드선을 배치시킨다. 메인워드선방향에는 4개로 분할되고 또한 비트선방향에 대해서 상기 4개씩이 할당된 서브워드선의 안에서 하나의 서브워드선을 선택하기위하여 서브워드선택드라이버가 상기 행디코더(XDEC)로 배치된다. 상기의 서브워드선 택드라이버는 상기 서브워드 드라이버의 배열방향(서브워드드라이버열(SWDA))에 연장되는 4개의 서브워드선택선의 안에서 하나를 선택하는 선택신호를 형성한다.
상기 2개의 배열(Array)(Mat2 와 Mat3)간에 설치된 센스앰프열(SAA 3)의 센스앰프(SA)는 상기 2개의 배열(Mat2 와 Mat3)의 양측에 연장하도록 한쌍의 비트선에 접속된다. 상기 센스앰프(SA)는 상기 센스앰프열(SAA)에 있어서 2개의 비트선별로 하나의 센스앰프(SA)에 배치된다. 따라서 상기배열(Mat2 와 Mat3)간에 설치 된 센스앰프열(SAA)은 상기와 같이 비트선(BL)이 1024개 있는 경우에는 그 절반의 512개의 센스앰프(SA)가 설치된다.
그리고 배열(Mat2)에 있어서 나머지의 512개의 비트선은 배열Mat2과 미도시배열 Mat1과의 사이에 설치된 센스앰프열(SAA)에 설치된 센스앰프(SA)에 접속된다. 배열 Mat3에 있어서 나머지 512개의 비트선은 배열Mat3과 미도시배열Mat$간에 설치된 센스앰프열(SAA)에 설치된 센스앰프(SA)에 접속된다. 이와 같은 센스앰프(SA)의 비트선방향의 양측의 분산배치에 의해 2개분의 비트선에 대해서 하나의 센스앰프을 형성하면 좋기 때문에 센스앰프(SA)와 비트선(BL)의 피치를 맞춰서 고정밀도로 서브배열 및 센스앰프열을 형성하는 것이 가능하다.
이와 같은 경우는 서브워드드라이버(SWD)에 있어서도 동일하다. 하나의 배열(Array)에 설치된 512개의 서브워드선(WL)은 256개씩 나누어서 배열(Array)의 양측에 배치된 서브워드드라이버열(SWDA)의 256개의 서드워드드라이버(SWD)에 접속된다. 상기 실시예에서는 2개의 서브워드선(WL)을 한조로하여 2개씩의 서브워드가 배열(Array)의 다른단측(도의 하측)에 배치된다.
상기 서브워드드라이버(SWD)는 미도시이지만 상기가 형성되는 서브워드드라이버열(SWDA)을 끼워 양측에 설치되는 서브배열의 서브워드선의 선택신호를 형성한다. 상기에 의해 메모리셀의 배열피치에 맞추어서 형성된 서브워드선에 대응하여 서브워드드라이버(SWD)를 효율좋게 분산배치시키면서 서브워드드라이버(SWD)에서 원단부의 메모리셀까지 거리가 짧아져서 서브워드선(WL)에 의한 메모리셀의 선택동작을 고속으로 실행하도록 하는 것이 가능하다.
특히, 제한되지 않지만 상기 각 메모리셀이 형성되는 배열(Array)에 있어서 기억커패시터의 상부전극(플레이트전극)은 배열 내의 전채의 메모리셀(MC)로 공통으로 형성되어 평면형의 전극이 된다. 상기 플레이트의 전극으로의 급전은 비트선 (BL)의 연장방향에 배선된 전원배선에서 접속부를 매개로 서브워드드라이버열(SWDA)과 배열과의 경계에서 실행하도록 된다. 그리고 배열간의 플레이트전극은 센스앰프열의 간격을 이용하여 플레이트전극과 같은 전극 재료에 의해 상호 접속된다.
즉, 배열에 각각 형성되는 상기와 같은 플레이트전극을 플레이트층장체를 이용한 배선에서 상호접속한다. 또한, 상기의 배선을 센스앰프열(SAA)을 관통시키도록 다수설치하여 2개의 플레이트전극간의 저항을 대폭으로 내리도록 하는 것이다. 상기에 의해 상기 배열상호의 비트선(BL)간에서 선택된 메모리셀(MC)에서 읽어낸 미소신호를 센스앰프(SA)에 의해 증폭할 때 플레이트전극에 생기는 상호가 역상이 되는 노이즈를 고속으로 부정하는 것이 가능해지고 플레이트전극에 생기는 노이즈를 대폭으로 저감시키는 것이 가능해진다.
도 2A, 2B에는 상기의 발명에 관한 DRAM의 동작의 일례의 설명도가 도시되어 있다. 동도에 있어서는 연속하여 2개의 뱅크가 활성화될때의 동작을 도시하고 있다. 상기의 실시예에서는 상기와 같이 어느 뱅크를 활성화한 후 그 뱅크를 프리챠지하기까지는 근접뱅크의 활성화를 금지하도록 된다. 따라서 예를들면 뱅크(Bank)(1)가운데 우측의 매트안의 워드선(WL3)이 활성화된 후 뱅크(3)(Bank)가운데 좌측의 매트안의 워드선(WL6)이 활성화될때가 무엇보다도 근접한 매트가 연속 하여 활성화되는 예이다.
최초로 증폭되는 뱅크(1)에 있어서의 우측매트의 비트선(BL4T)은 뱅크(2)안의 좌측 매트의 비트선(BL4B)를 참조용비트선(BL)으로 하여 이용 하고 후에 증폭되는 뱅크(3)의 좌측매트의 비트선(BL6T)는 상기 뱅크(2)안의 우측매트의 비트선(BL6B)을 참조용비트선 (BL)에 이용한다. 상기 뱅크(2)에속하는 좌측매트의 참조용으로서 이용 되는 비트선(BL4B)와 상기 뱅크(2)에 속하는 추측매트의 참조용으로서 이용되는 비트선 (BL6B)은 상기와 같이 좌우다른 매트에 존재하고 있기 때문에 비트선(BL4B)의 증폭에 의해 기판(SUB4)에 노이즈가 부가되어도 비트선(BL6B)에는 노이즈가 돌아가지않는다.
상기에서 상기 1교점배열에서의 노이즈의 발생원리에 대해서 설명한다. 도 9A, 9B는 비선택워드선노이즈의 발생원리의 설명도가 도시되어 있다. 도 9A에 있어서 안좋은 케이스로서 선택매트(워드선이 선택된다)의 비트선이 1개를 제하고 전체 로우레벨(L)로 증폭되고 반대측의 매트(워드선은 비선택이 되고 비트선은 참조용으로 이용된다)의 비트선이 1개를 제하고 전체 하이레벨(H)로 증폭된다. 이대 선택매트안의 1개만 하이레벨(H)의 신호가 나오고 있는 비트선 이 비선택워드선에서 노이즈를 받고 과오로 증폭되는 위험이 있다.
일례로서 센스앰프(SA)의 좌측매트의 워드선(WL0)이 활성화되고 비트선 (BL1T)만 하이레벨(H)의 신호가 가능하고 그 외의 비트선(BL0T), (BL2T)등에는 로우레벨(L)의 신호가 읽혀지는 경우를 염두한다. 또한 메모리셀의 리크등의 이유에 의해 비트선 (BL1T)이 생기는 하이레벨(H)의 메모리셀에서의 전하분산에 의한 신호 가 적게한다. 센스앰프(SA0 ~ SA3)을 활성화하면 신호가 커져있는 비트선쌍(BLOT/B, BL2T/B)등은 빠르게 증폭된다. 한편 신호가 작은 비트선쌍(BL1/T/B)은 증폭이 늦어진다.
이 때 선택매트의 워드선(WL1)에는 상기 전체에 로우레벨로 변화하는 비트선(BL0T, BL2T)과의 기생용량(CBLWL)에 의해 비트선 (BL1T)의 전위를 내리도록 노이즈(Noise)가 발생하고 역으로 비선택매트의 워드선(WL2)에는 상기 전체에 하이레벨로 변화하는 비트선(BL0B, BL2B)에서 상기와 같이 기생용량에 의한 컵링에 의해 비트선 (BL1B)의 전위를 올리도록 노이즈(Noise)가 발생하고 상기 메모리셀에서 읽어낸 비트선(BL1T, BL1B)의 전위차를 역전시키도록 되면 센스앰프(SA1)은 상기를 증폭해버리기 때문에 오동작되어버린다.
상기와 같은 1교점방식의 메모리배열에서는 메모리셀에 축적되어 있는 신호전하량이 감소해왔을경우에 정보가 과오로 판독되는 위험성이 높다. 상기 경우는 리플레쉬특성의 쇠화로 연결되고 DRAM의 수율을 크게 저하시키는 원인이 된다.
이상 에서는 비선택워드선에 생기는 노이즈를 열로 취했지만 동일한 메카니즘의 노이즈가 도 10A, 10B에 나타나는 바와 같은 플레이트(PL)와의 기생용량(CBLSN) 및 도 11A, 11B에 나타나는 바와 같은 기판(SUB)과의 기생용량(CBLSUB)에 의한 컵링에 의해 생긴다. 상기 노이즈에 의해 판독시의 비트선상의 신호량이 감소하고 메모리배열의 판독머신을 쇠화시키는 것이다.
이와 같은 노이즈발생의 메카니즘은 센스앰프을 끼운 2개의 메모리매트내에 있어서 발생하는 것이고 상기 도 1A 및 도 2A와 같은 실시예에서는 뱅크(2)의 센스 앰프(SA5)은 활성화되지 않고 상기에 대응한 2개의 매트에 설치되는 비트선은 다른 뱅크 1과 3의 선택비트선의 신호를 센스하기위하여 참조용으로서만 이용 될 뿐이다. 따라서 상기뱅크 1과 뱅크 3과의 사이에는 상기와 같은 노이즈경로가 문제되지 않는다. 상기에 의해 상기의 발명에 관한 1교점배열종속뱅크DRAM은 신호의 감소가 일어나지 않고 판독머신이 확대되고 안정동작이 가능해진다. 또한, 도 2A, 2B는 미도시이지만 뱅크 1이 프리챠지된 후 바로 뱅크(3)이 활성화되는 경우도 동일하게 뱅크 3의 비트선(BL6B)에는 노이즈가 부가되지 않기 때문에 판독머신이 확대된다.
도 3에는 상기의 발명에 관한 1교점배열종속뱅크DRAM에 있어서의 데이터의 입출력경로의 한실시예를 설명하기위한 블록도가 도시되어 있다. 상기 실시예에서는 배열(Array)에 설치되는 복수의 비트선은 2개씩이 2개의 센스앰프(SA)에 설치되고 상기 배열(Array)의 좌우에 상호 나누어서 설치된다. 센스앰프(SA)은 하나의 회로가 대표로서 예시적으로 도시되고 있다.
센스앰프(SA)은 게이트와 드레인이 교차접속되어 래치형태로 된 N채널형의 증폭 MOSFET(Q5, Q6) 및 P채널형의 증폭MOSFET(Q7, Q8)로 이루는 CMOS래치회로로 구성된다. N채널형 MOSFET(Q5, Q6)의 소스는 공통소스선(CSN)에 접속된다. P채널형MOSFET(Q7, Q8)의 소스는 공통소스선(CSP)에 접속된다.
상기 공통소스선(CSN, CSP)에는 각각 파워스위치MOSFET(Q3, Q4)가 접속된다. 특히 제한되지 않지만 N채널형의 증폭 MOSFET(Q5, Q6)의 소스가 접속된 공통소스선(CSN)에는 상기 센스앰프영역으로 분산하여 배치된 N채널형의 파워스위 치 MOSFET(Q3)에 의해 접지전위공급선(VSS)이 전해진다. 상기 P채널형의 증폭MOSFET(Q7, Q8)의 소스가 접속된 공통소스선(CSP)에는 N채널형의 파워MOSFET(Q4)가 설치되어 동작전위(VDL)가 전해진다.
상기 N채널형의 파워MOSFET(Q3, Q4)의 게이트에는 센스앰프활성화신호(SAN, SAP)가 공급된다. 특히 제한되지 않지만 SAP의 하이레벨은 승압전압(VPP)레벨의 신호가된다. 즉, 승압전압(VPP)은 상기 전원전압(VDL)에 대해서 MOSFET(Q4)의 한계치전압이상으로 승압된것이고 상기 N채널형MOSFET(Q4)를 충분하게 온상태로하여 상기의 공통소스선(CSP)의 전위를 상기 동작전압(VDL)으로 하는 것이 가능하다.
상기 센스앰프(SA)의 입출력노드에는 상호보조 비트선(BL0T, BLOB)을 단축격납하는 이컬라이져MOSFET(Q11)와 상호보조비트선(BL0T, BL0B)에 하프프리챠지전압(VGLR)을 공급 하는 스위치MOSFET(Q9, Q10)로 이루는 프리챠지(이컬라이즈)회로가 설치된다. 상기의 MOSFET Q9 ~ 11의 게이트에는 공통으로 프리챠지(비트선 이컬라이즈)신호(PC)가 공급된다. 상기의 프리챠지신호(PC)를 형성하는 드라이버회로는 미도시이지만 상기 도 2에 도시한 크로스에리어에 인버터회로를 설치하고 그 개시와 개시를 고속으로 한다 즉, 뱅크엑세스의 개시시에 워드선 선택타이밍에 선행하여 각 크로스에리어에 분산하여 설치된 인버터회로를 통하여 상기 프리챠지회로를 구성하는 MOSFET(Q9 ~ Q11)를 고속으로 절환하도록 하는 것이다.
센스앰프(SA)의 한쌍의 입출력노드는 상호보조비트선(BL0T, BL0B)에 접속되는 경우 외 MOSFET(Q1, Q2)로 이루는 컬럼(Y)스위치회로를 매개로 센스앰프열에 따라서 연장되는 로컬(서브)입출력선(SIO)에 접속된다. 상기 MOSFET(Q1, Q2)의 게이 트는 컬럼선 택선(YS)에 접속되고 상기 컬럼선택선(YS)이 선택레벨(하이레벨)로 되면 온상태가 되고 상기 센스앰프(SA)의 입출력노드와 로컬입출력선(SIO)을 접속시킨다.
상기에 의해 센스앰프(SA)의 입출력노드는 그것을 끼워 설치되는 2개의 배열가운데 선택된 배열의 워드선과의 교점에 접속된 메모리셀의 기억전하에 대응하여 변화하는 비트선의 파워프리챠지전압에 대한 미소한 전압변화를 비선택으로 된 배열측의 비트선의 파워프리챠지전압을 참조전압으로 하여 증폭하고 상기 컬럼선택선(YS)에 의해 선택된 것이 상기 컬럼스위치회로(Q1, Q2)등을 통하여 로컬입출력선(SIO)에 전해진다.
메인워드선의 연장방향에 배열하는 센스앰프열상을 상기 로컬입출력선(SIO)이 연장되고 서브증폭회로(Sub AMP)를 매개로 증폭시켜진 신호가 상기와 직교하는 방향 즉 컬럼선택선(YS)방향으로 연장되는 메인입출력선(MIO)을 통하여 열디코더부에 설치된 메인앰프에 전해지고 배열의 분할수에 대응하여 복수비트단위로 병렬(PARALLEL)로 출력된다. 이와 같은 입출력선 구성은 1매트에서 판독하는 데이터가 4비트정도로 YS의 갯수가 많을 경우에 적합한 방식이다. 상기 SIO 와 MIO간은 서브앰프가 아니고 단순한 스위치로 접속되도록 하여도 좋다.
도 4에는 상기 발명 에 관한 1교점배열종속뱅크DRAM에 있어서의 데이터의 입출력경로의 다른 한 실시예를 설명하기 위한 블록도가 도시되어 있다. 상기 실시예에서는 컬럼선택선(YS)을 워드선방향으로 배선하고 센스앰프(SA)의 데이터를 비트선방향으로 배선된 메인입출력선(MIO)에 직접판독하고 있다. 상기는 메인입출력 선(MIO)의 갯수가 많고 예를들면 128비트정도의 다수비트의 데이터를 한번에 상기 메인입출력선(MIO)으로 판독하는 경우에 적합한 회로구성이다.
도 5에는 상기 발명에 관한 1교점배열종속뱅크DRAM에 있어서의 워드선의 선택회로의 한실시예를 설명하기위한 블록도가 도시되어 있다. 상기 실시예에서는 배열(Array)에 설치되는 복수의 워드선은 2개씩이 2개의 서브워드드라이버에 설치되고 상기 배열(Array)의 상하에 상호 나누어서 설치된다. 서브워드드라이버(SWD)는 상기 2개의 회로(SWD 1, SWD 2)가 대표로서 예시적으로 도시되어 있다.
하나의 서브워드드라이버(SWD 0)는 N채녈형 MOSFET(Q12)와 P채널형 MOSFET(Q13)으로 이루는 CMOS인버터회로와 상기 N채널형MOSFET(Q12)에 배열설치된 N채널형 MOSFET(Q14)로 구성된다. 상기 N채널형 MOSFET(Q12, Q14)의 소스는 서브워드선의 비선택레벨(VSS(0V))에 대응하여 전원공급선(VSSWL)에 접속된다. P채널형MOSFET(Q13)가 형성되는 N웰영역(기판)에 승압전압을 공급하는 전원공급원(VPP)이 설치된다.
상기 서브워드드라이버(SWD0)의 CMOS인버터회로를 구성하는 MOSFET(Q12, Q13)의 게이트에는 나머지의 서브워드드라이버가 동일한 MOSFET의 게이트와 공통으로 메인워드선(MWL)에 접속된다. 그리고 상기 CMOS인버터회로를 구성하는 P채널형 MOSFET(Q13)의 소스는 상기에 대응 하는 서브워드선택선(FA0)에 접속되고 상기 서브워드드라이버(SWD 1)에 설치된 MOSFET(Q14)의 게이트에는 서브워드선택선(FX0B)가 공급된다. 나머지의 서브워드드라이버(SWD 1)에는 상기 서브워드선택선(FX1, FX1B)에 각각 접속된다.
서브워드선(WL0)가 선택될 경우는 메인워드선(MWL)이 로우레벨로 된다. 그리고 상기 서브워드선(WL0)에 대응한 서브워드선 택선(FX0)가 승압전압(VPP)과 같이 하이레벨이 된다. 상기에 의해 서브워드드라이버(SWD0)의 P채널형 MOSFET(Q13)가 온상태가 되고 서브워드선 택선(FX0)의 선택레벨(VPP)을 서브워드선(WL0)에 전한다. 이때 서브워드드라이버(SWD0)에 있어서 서브워드선택선(FX0B)의 로우레벨에 의해 MOSFET(Q14)는 오프상태로 되어 있다.
상기 메인워드선(MWL)이 로우레벨의 선택상태로 되어진 다른 서브워드드라이버(SDW1)에 있어서는 P채널형 MOSFET가 온 상태가 되지만 서브워드선선택선 FX1B의 하이레벨에 의해 N채널형 MOSFET가 온 상태가 되고 서브워드선 (WL1)을 비선택레벨(VSS)로 한다. 메인워드선(MWL)의 하이레벨에 의해 상기 MOS인버터회로의 N채널형 MOSFET가 온 상태가 되고 각 서브워드선을 비선택레벨(VSS)로 하는 것이다.
이와 같이 3개의 MOSFET에 의해 2개의 배열에 대응한 한쌍의 서브워드선을 선택하는 것으로 상기 1교점방식의 배열(매트)에 설치되는 고정밀도로 배치되는 서브워드선(WL)의 피치에 맞추서 서브워드드라이버를 형성하는 것이 가능하고 2교점방식과 동일한 디자인룰을 이용하여 이상적으로는 셀사이즈를 75% 감소 가능한 1교점방식으로 적합시킨 서브워드드라이버의 배치가 가능해진다.
상기와 같이 2개의 서브워드선 (WL)별로 배열의 양측에 2개씩 조합시켜서 서브워드드라이버를 분산배치한 경우 2개의 서브워드드라이버를 구성하는 P채널형 MOSFET를 동일한 N형 웰영역에 형성가능하고 N채널형 MOSFET를 동일한 P형 웰영역 으로 형성하는 것이 가능한 것이 되고 결과로서 서브워드드라이버의 고집적화를 가능하게하는 것이다. 상기의 경우는 상기와 같은 센스앰프에 있어서도 동일하게 2개의 비트선(BL)별로 배열의 양측에 2개씩 조합시켜서 분산배치하는 것이다.
도 6A, 6B에는 상기 발명에 관한 1교점뱅열DRAM에 있어서의 메모리셀 의 구조가 도시되어 있다. 도 6A의 레이아웃에 있어서의 A-A'부분의 단면도를 도 6B에 도시하고 있다. 1교점 배열에서는 비트선(BL)과 워드선(WL)의 전체의 교점에 MOS트랜지스터와 셀용량으로 이루는 메모리셀이 접속되어 있다. ACT는 MOS트랜지스터의 활성영역 SN은 셀용량의 하부전극, SNCT는 SN과 ACT를 접속하는 콘택트 BLCT는 BL과 ACT를 접속하는 콘택트, CP는 용량절연막을 나타낸다. 셀용량의 상부전극플레이트(PL)는 매트내의 전체의 메모리셀에서 공통으로 접속되고 평면형으로 배치된다. MOS트랜지스터의 기판(SUB)도 동일하게 매트내에서 공통으로 접속되어 있다. 플레이트의 상부에는 2층의 금속배선(M2, M3)이 배선된다. 상기의 예에서는 M2를 워드선방향으로 배선하여 메인워드선(MWL)에 이용 하여 M3을 비트선방향으로 배선하여 열선택선(YS)에 이용 하고 있는 경우를 나타낸다.
메모리셀은 COB(Capacitor over Bitlin)구조를 이용 하고 있다. 즉 축적노이드(SN)를 비트선(BL)상부에 설치한다. 상기의 경우에 의해 플레이트전극(PL)은 배열안에서 비트선 (BL)과 상기 어드레스선택 MOSFET의 접속부(BLCT)에 분단되는 경우 없이 1매의 평면형으로 형성하는 것이 가능 하기 때문에 플레이트전극(PL)의 저항을 저감하는 것이 가능하다. 상기 실시예와는 역으로 CUB(Capacitor under Bitlin)구조를 채용한 경우에는 비트선(BL)이 플레이트전극(PL)상에 존재하는 경우 가 된다. 상기의 구성에서는 배열안에서 플레이트전극(PL)에 구멍을 열어 비트선(BL)과 어드레스선택 MOSFET의 소스 드레인을 접속하기 위한 상기 접속부(BLCT)를 활성화영역(ACT)으로 낙하할 필요가 있다.
플레이트전극(PL)을 PL(D)와 PL(U)와 같은 적층구조로 하고 상기 플레이트전극(PL)의 씨트저항치를 내리도록 하여도 좋다. 일례로서 기억커패시터의 용량절연막(CP)에 BST와 Ta205와 같은 고유전체막을 이용한 경우 하부전극(축적노이드)(SN) 및 상부전극하층(PL(D))에는 Ru를 이용하면 기억커패시터(CS)의용량을 높이는 것이 가능하다. Ru는 종래 이용되고 있던 폴리(Si)에 비하면 씨트저항치가 낮기 때문에 플레이트전극(PL)의 저항치를 내리는 것이 가능하다.
또한 상기 구조의 플레이트전극(PL(U))로서 W를 축적하면 플레이트전극(PL)의 저항치를 또한 내리는 것이 가능하다. 이와 같이 하여 플레이트전극(PL) 자체의 저항치를 내리면 플레이트전극(PL)에 이른 노이즈가 부정되는 속도가 고속화되고 플레이트전극(PL)노이즈가 저감된다. 또한 플레이트전극(PL(D))로서는 TiN을 이용 하여도 좋다. 상기의 경우도 상기와 동일한 효과가 얻어진다.
상기와 같은 메모리셀의 구조에서는 도 6A에서 밝혀지듯이 비트선(BL)에 근접하여 축적노이드(SN)와 MOSFET의 소스 드레인확산층을 접속하는 접속부(SNCT)가 설치되어 있다. 즉 단면의 종방향에 있어서 메모리셀 축적노이드와 비트선(BL)과의 사이에 있어서 기생용량이 존재하는 것이 된다. 상기의 기생용량은 상기 도 10A의 기생용FID(CBLSN)을 구성하는 것으로 상기 발명과 같은 플레이트의 전극(PL)을 그 자체를 이용한 배선에 의해 상호 접속하고 상기와 같이 근접한 2개의 매트에 서 하나의 뱅크를 구성하고 또한 어느 뱅크를 활성화한 후 그 뱅크를 프리챠지하기 까지는 근접뱅크의 활성화를 금지하는 것이 유리한 것이 된다.
도 7에는 본 발명에 관한 1교점배열종속뱅크DRAM의 동작의 일례를 설명하기 위한 파형도가 도시되어 있다. 어드레스(ADD)단자에서 뱅크(Bank 0)에 대한 뱅크어드레스 행(ROW a)에 대한 행어드레스가 입력되고 활성화코맨드(ACT)가 입력된다. 뱅크(0)에서는 프리챠지신호(PC)가 비활성화되고 비트선(BL)의 프리챠지가 종료하고 워드선(WLa)이 활성화된다. 그리고 비트선(BLT/B) 에 메모리 셀로부터 미소신호가 발생 한 후 센스앰프기동신호(SAN/P)을 구동하여 센스앰프(SA)에서의 증폭을 개시한다. 상기 상태에서 뱅크(0)의 센스앰프(SA)에는 워드선(WLa)의 정보가 유지된다.
멀티뱅크DRAM에서는 뱅크(0)에 정보를 유지한 상태에서 뱅크(2)도 활성화가능하다. 상기와 같이 동일하게 하여 어드레스(ADD)단자에서 뱅크(Bank 2)에 대한 뱅크어드레스 행(ROW b)에 대한 행어드레스가 입력되고 활성화코맨드(ACT)가 입력되면 워드선 센스앰프에 활성화되고 Bank 2의 센스앰프에는 워드선(WLb)의 정보가 유지된다.
상기의 상태에서 뱅크 0, 뱅크 2의 센스앰프(SA)안의 데이터를 단시간으로 판독하는 것이 가능하다. 즉, 뱅크(Bank 0) 열(COL x)에 대해서 판독하고 코맨드 READ가 입력되면 YSx가 활성화되고 뱅크 0의 센스앰프(SA)에서 메인입출력선(MIOT/B)를 매개로 뱅크(Bank 0) 행(a) 열(x)의 데이터가 입출력단자(DQ)로 판독된다. 동일하게 뱅크(Bank 2) 열(COL y)에 대해서 판독하고 코맨드 READ가 입력되면 YSy가 활성화되고 뱅크 2의 센스앰프(SA)에서 메인입출력선(MIO)을 매개로 뱅크(Bank 2) 열(b) 열(y)의 데이터가 입출력단자(DQ)로 판독된다. 다수뱅크구성DRAM에서는 상기와 같이 복수의 뱅크를 엑티브하게 설치하는 것에 의해 센스앰프을 기억회로(메모리셀)로 하는 바와 같은 정적(STATIC)형 RAM과 동일한 고속판독이 가능해지는 것이다.
도 8에는 상기 발명에 관한 1교점배열종속뱅크DRAM 동작의 다른 일례를 설명하기위한 파형도가 도시되어 있다. 상기도 7에서는 행어드레스와 열어드레스가 시간을 나누어서 입력되는 경우를 도시했지만 이들을 동시에 입력하는 경우도 가능하다. 즉, 동도와 같이 최초의 ACT코맨드입력시에 어드레스(ADD)단자에서 뱅크(Bank 0)에 대한 뱅크어드레스 행(ROW a)에 대한 행어드레스와 열어드레스(COL x)를 입력하고 있고 다음 ACT코맨드입력시에 어드레스(ADD)단자에서 뱅크(Bank 2)에 대한 뱅크어드레스 행(ROW b)에 대한 행어드레스와 열어드레스(COL y)를 입력하고 있다. 상기 하나의 코맨드에서 각각 출력데이터를 판독하고 있다.
상기 실시예에서는 상기 뱅크(Bank 0)의 데이터가 데이터단자(DQ)에서 출력되면 바로 뱅크(0)의 비트선을 프리챠지하고 있다. 이와 같이 해두면 뱅크(0)에 a이외의 행어드레스가 계속하여 입력되는 경우로 상기 프리챠지를 종료시켜서 다른 행어드레스에 대응한 워드선의 선택이 가능하기 때문에 엑세스를 빠르게 하는 것이 가능하다. 앞서서 동일하게 멀티뱅크 구성이므로 뱅크(0)와 뱅크(2)에서 동시에 센스앰프중에 데이터를 유지해두는 것이 가능하다.
도 12에는 본 발명에 관한 1교점배열종속DRAM의 다른 한 실시예의 메모리배열구성도가 도시되어 있다. 상기 실시예는 상기도 1A, 1B의 실시예와 다른 점은 1매트를 1뱅크에 할당하는 점만이 다르다. 상기의 경우에서도 연속하는 뱅크의 엑세스에 룰을 설치하는 것으로 노이즈에 의한 신호감소를 억제하는 것이가능하다. 그 제 1의 구성은 어느 뱅크를 활성화 한 경우 그 뱅크를 프리챠지하기까지는 근접 및 그 외측 뱅크의 활성화를 금지하는 것이다. 이와 같이 하면 연속하여 활성화되는 뱅크간에는 적어도 2개의 매트(뱅크)가 들어간다. 상기에 의해 상기도 2A, 2B에서 도시한 것과 동일하게 연속하여 활성화되는 참조비트선(BL)이 다른 매트에 존재하는 것이 되기 때문에 다음에 활성화되는 참조비트선(BL)에 노이즈가 부가되지 않고 판독한계를 확대하는 것이 가능하다.
제 2의 구성은 어느 뱅크를 활성화한 후 그 뱅크를 프리챠지하기까지는 근접뱅크의 활성화를 금지하고 또한 어느 뱅크를 활성화 또는 프리챠지를 한 후 일정 기간은 근접 및 또한 하나의 외측뱅크의 활성화를 금지하는 바와 같은 명세화를 실행하는 것이다. 어느매트를 활성화 한 후 상기에의해 근접매트에 생기는 비선택워드서(WL) 플레이트(PL) 기판(SUB)에 생기는 노이즈가 감소하는 것을 기다리고 나서 또한 상기 한근변의 매트의 활성화를 실행하면 노이즈에 의한 신호감소를 억제가능한 판독머신을 확대하는 것이 가능하다.
상기 실시예에 있어서 상기와 같은 제 1 혹은 제 2의 구성에 위반하여 뱅크(Bank 1)를 활성화중에 하나의 뱅크(2)를 끼워서 근접하는 뱅크(3)를 활성화하면 다음과 같은 문제가 생긴다. 도 13A, 13B는 그 동작을 설명하기 위한 구성도 및 파형도가 도시되어 있다. 도 13A에 있어서 뱅크(Bank 1)에 활성화코맨드(ATC)가 입력되고 상기에 대응한 워드선(WL1)을 활성한 한 후 상기 뱅크(1)의 양측에설치된 센스앰프(SA1, SA2)를 기동한다.
나쁜케이스로서 뱅크(Bank 1)의 비트선(BL1, BL2T)등은 전체에서 하이레벨(H)의 데이터를 판독한다고 한다. 비트선(BL2T)에 대응한 참조비트선(BL2B)을 처음으로하면 뱅크(Bank 2)안의 참조비트선(BL)의 절반은 접지전위(VSS)를 향하여 증폭되기 때문에 뱅크(Bank 2)의 기판(SUB 2) 워드선 플레이트(PL)에는 마이너스의 노이즈가 생긴다. 동도에서는 기판(SUB)만이 도시시하고 있다. 상기 노이즈가 감퇴하지 않는 동안에 뱅크(Bank 3)에 대해서 코맨드가 입력되면 센스앰프(SA 3, SA 4)의 프리챠지(PC3, 4)가 잘린다.
그리하면 뱅크(3)의 비트선(BL3T)에 대응한 뱅크(2)의 참조비트선(BL3B)은 매트(2)의 기판(SUB 2) 워드선(WL) 플레이트(PL)에서 노이즈를 받고 하프프리챠지전위인 전위가 상승한다. 상기의 상태에서 뱅크(3)의 워드선(WL3)이 활성화되고 비트선(BL3T)에 고레벨의 신호가 판독되어도 상기 참조비트선(BL3B)의 하프프리챠지전위가 노이즈에 의해 높아지고 상대적으로 신호량이 감소하고 과오로 상기 비트선(BL)쌍의 전위관계가 반전해버린다.
또한 뱅크(Bank 1)를 프리챠지한 후에 바로 뱅크(Bank 3)를 활성화하는 경우에도 동일한 신호량감소가 생긴다. 상기문제를 도 14A, 14B를 이용하여 설명한다. 뱅크(Bank 1)의 전사이클에서의 비트선 전체 로우레벨(L)의 판독한 것이라고 가정하면 뱅크(Bank 2)안의 참조비트선(BL2B등)은 전체 고레벨전위(VDL)로 증폭되어 있 다. 상기 뱅크(Bank 1)가 프리챠지코맨드(PRE)에 의해 프리챠지되면 비트선(BL)의 로우레벨이 한번으로 참조전위(VBLR)로 돌아가기때문에 뱅크(Bank 2)의 기판(SUB 2)에는 마이너스의 노이즈가 발생한다.
다음으로 뱅크(Bank 3)를 활성화하기위해서 SA3의 프리챠지가 잘리면 비트선(BL3T)의 참조비트선(BL3B)은 매트(2)의 기판(SUB 2) 워드선 플레이트(PL)에서 노이즈를 받고 전위가 상승한다. 상기 상태에서 뱅크(3)위 워드선(WL3)이 활성화되고 비트선(BL3T)에 고레벨의 신호가 판독되면 상대적으로 신호량이 감소하고 과오로 BL쌍의 전위관계가 반전해버린다.
또한 뱅크(1)가 프리챠지된 후는 근접하는 뱅크(2)의 활성화가 가능하게되지만 도 14A, 14B에 도시하는 바와 같이 어느 매트가 프리챠지되면 상기 근접매트에도 노이즈가 생긴다. 따라서 상기 도 1A, 1B와 같이 2매트를 1뱅크에 할당한 경우에서 뱅크(1)의 프리챠지 후 바로 뱅크(1) 와 뱅크(2)의 활성화를 실행하면 뱅크(2)의 판독시에 신호가 감소해버린다. 상기에서 뱅크(1)의 프리챠지에 의해 뱅크(1)와 뱅크(2)의 비선택워드선(WL) 플레이트(PL) 기판(SUB)에 생기는 노이즈가 감퇴하는 일정기간 기다리고 나서 활성화하도록 명세화를 실행하면 노이즈에 의한 신호감소를 억제가능하고 판도한계가 확대된다.
즉 상기 도 1A의 2매트에서 1뱅크를 구성하는 경우 및 1매트에서 1뱅크를 구성하는 경우에 있어서 상기와 같이 비선택워드선(WL) 플레이트(PL) 기판(SUB)에 생기는 노이즈가 감퇴하는 일정기간에 있어서 근접매트를 활성화하듯이 조건을 부가하도록 하는 경우에 의해 노이즈에 의한 신호감소를 억제가능하고 판독한계가 확대 하는 것이 가능하다.
도 15에는 본 발명에 관한 1교점독립뱅크DRAM의 한실시예의 구성도가 도시되어 있다. 상기 실시예에서는 행디코더(XDEC)에서 출력되는 메인워드선(MWL)이 비트선(BL)과 동방향으로 배선되고 서브워드드라이버열(SWDA)에 입력하는 점에 특징이 있다. 열디코더(YDEC)에서 출력되는 컬럼선택선(YS)은 비트선(BL)과 동방향으로 배선되고 센스앰프열(SAA)에 입력한다.
상기 실시예에서도 센스앰프열(SAA)과 서브워드드라이버열(SWDA)에 의해 포위된 영역을 배열(Array)로 칭하도록 한다. 상기 실시예의 1교점독립뱅크DRAM에서는 비트선(BL)방향으로 나열한 횡 1열의 배열(Array)에서 하나의 뱅크를 구성한다. 뱅크의 경계에는 SWDA를 2열배치한다.
한개의 메인워드선(MWL)은 적어도 1개의 배열간에 있어서 서브워드드라이버열(SWDA)에 입력하고 적어도 사이에 1개이상의 배열을 끼워서 센스앰프(SA)를 활성화한다. 이와 같이 하면 각뱅크는 센스앰프(SA) 서브워드드라이버(SWD)를 독립으로 갖는 경우가 가능하기 때문에 워드선(WL)의 활성화 센스앰프(SA)의 정보유지를 완전하게 독립으로 실행하는 것이 가능하다. 또한 참조용의 비트선(BL)전용의 더미매트(DMat)는 무엇보다도 외측의 매트만 필요하기 때문에 칩면적을 저감가능하다.
도 16에는 본 발명에 관한 1교점독립뱅크DRAM의 한 실시예의 워드선구성도가 도시되어 있다. 상기 도 5의 실시예와 다른 점은 배열(Array)의 경계에서 서브워드드라이버열(SWDA)가 2열 있으면 각서브워드드라이버(SWD)는 한측의 배열(Array) 의 워드선(WL)만을 구동하면 메인워드선(MWL)이 비트선(BL)방향으로 배선 되는 경우이다. 즉 배열별로 뱅크가 구성되고 배열 별로 서브워드드라이버(SWD)가 설치되는 것에 의해 근접하는 배열(뱅크)의 독립에 엑세스하는 것이가능하다. 바꾸어 말하면 상호 근접하는 뱅크(0)의 워드선과 뱅크(1)의 워드선을 동시에 선택하는 것이 가능하게 되기 때문에 독립 뱅크DRAM으로 하는 것이 가능하다.
상기 실시예에서는 메인워드선(MWL)은 배열(Array) 1개 걸러 서브워드드라이버(SWD)에 입력하고 있지만 2개이상간에 있어서도 관계없다. 이와 같이하면 활성화되는 배열의 거리가 떨어기기 때문에 비트선(BL)을 증폭할 때의 배열노이즈를 저감가능하기 때문에 판독한계가 향상하는 이점이 있다. 입출력선(LIO - MIO)의 구성에 대해서 도 3 또는 도 4의 실시예와 동일하게 하는 것이 가능하다.
상기 실시예에서는 비트선이 1교점에 의해 구성하는 예가 도시되어 있지만 2교점에 의해 구성되는 것이어도 좋다. 2교점방식에서는 센스앰프(SA)가 같은 배열로 설치된 상호보조비트선의 전압차를 증폭하는 것이기 때문에 예를들면 도 21A, 21B에 도시한 바와 같이 센스앰프(SA)를 뱅크의 경계에서 2조 설치하는 것에 의해 독립뱅크로 하는 경우를 염두한다. 그러나 상기 센스앰프(SA)는 상기 도 3에 도시한 바와 같이 다수의 회로소자를 필요로 하고 그로 인하여 비교적 큰 점유면적 및 소비전류를 필요로 한다. 상기에 대해서 서브워드드라이버(SWD)는 상기 도 5에 도시한 바와 같이 3개와 같은 작은 소자수에 의해 구성가능하고 또한 소비전류가 작기때문에 상기 2교점방식의 뱅열에 있어서도 독립뱅크구성으로 하는 경우에는 상기 실시예와 같은 뱅크구성을 채용하는 경우에 의해 고집적화와 저소비전력화가 가능 해지는 것이다.
도 17에는 상기 발명이 적용된 논리혼재DRAM의 칩구성도가 도시되어 있다. 상기 실시예의 반도체집적회로장치는 논리회로부(LOGIC)와 메모리부DRAM에서 구성된다. DRAM부는 크게 2조의 메모리부로 이루고 각각의 메모리부는 뱅크 0 ~ 31의 32 뱅크로 이루도록 다수뱅크구성된다. 동도의 우측의 메모리부에는 독립으로 엑세스가능한 뱅크를 해칭을 부여한 우수(偶數)뱅크와 백지의 기수뱅크로 나누어서 표시하고 있다. 각 뱅크는 예를들면 상기 도 1과 같이 2개의 배열에 의해 하나의 뱅크가 구성된다.
상기 뱅크수가 32로 된 하나의 메모리부는 각뱅크에 대응하여 행디코더(XDEC)와 열디코더(YDEC)를 각각 독립으로 가지고 또한 뱅크의 경계부에서 센스앰프은 양쪽의 뱅크에 대응한 배열의 비트선에 공용되기 위하여 상기 1교점배열종속뱅크DRAM으로 된다. 그리고 어느뱅크를 활성화 한 후 상기 뱅크를 프리챠지하기 까지는 근접뱅크의 활성화를 금지하는 바와 같이되는 경우에 의해 동작머신을 확보하는 것이다.
도 18에는 상기 발명에 관한 종속뱅크DRAM의 칩전체구성도가 도시되어 있다. 뱅크수는 32뱅크이고 상기 32뱅크의 메모리부가 전체에서 4조 설치되어 있다. 각 뱅크는 행디코더(XDEC)를 독립으로 갖지만 열디코더(YDEC) 어드레스버퍼(ADB) 입출력버퍼(DIB, DOB)는 공유화된다. 다른 구성은 상기도 17와 동일하기 때문에 상기 설명을 생략한다.
도 19에는 상기 발명에 관한 종속뱅크DRAM의 한 실시예의 블록도가 도시되어 있다. 상기 실시예에서는 센스앰프열(SAA)이 근접뱅크와 공유하고 있는 1교점방식이 채용된다. 예를들면 SAA 0 /1은 뱅크 0(Bank 0)과 뱅크 1(Bank 1)의 양쪽에서 이용되고 있다. XPCKTDEC는 행패킷디코더 YPCKTDCE는 열패킷디코더 Demux는 디멀티플렉서(Demultiplexer)이고 예를들면 16비트의 단위로 입력된 기입데이터를 ×8의 128비트로 변환하여 기입동작을 실행시킨다. Mux는 머티플렉서이고 예를들면 128비트의 데이터를 1/8로 선택하여 16비트의 단위로 출력시킨다.
YCNT는 Y카운터이고 열팩캣디코더(YPCKTDEC)에서 입력된 초리어드레스를 기초로 클록에 의해 Y어드레스를 진보시킨다. 상기에 의해 베스트모드로 메모리엑세스가 가능해진다. REFCNT는 자동 리플레쉬회로이고 리플레쉬어드레스를 생성하여 상기 행패킷디코더(XPCKTDEC)를 매개로 각 뱅크의 워드선을 순차로 선택하여 메모리셀의 리플레쉬동작을 실행시킨다.
상기 발명에 관한 다수뱅크구성DRAM은 상기와 같은 비선택워드선 플레이트 혹은 기판을 매개한 노이즈대책에 멈추지 않고 DRAM의 특징인 고집적화에도 충분한 배려가 주어지고 있는 것이다. 예를들면 도 20A, 20B에서 도시하는 바와 같이 1교점배열을 이용하여 독립뱅크구성으로 한 경우에는 3개의 배열을 이용하여 하나의 뱅크를 구성하는 것이 가능하다.
즉 1교점배열 에서는 근접매트안의 비트선을 참조비트선에 이용할 필요가 있기 때문에 정류매트옆에 참조매트가 필요해진다. 각 뱅크의 동작을 완전하게독립화하기 위해서는 참조매트도 독립화할 필요가 있기 때문에 정류매트(Mat 0)의 옆의 참조매트(DLMat 0, DRMat 0)를 포함한 최저 3매트로 1뱅크를 구성할 필요가 있다. 한편 참조매트안의 비트선중 절반은 VBLR로 고정되고 센스앰프에 접속되지 않는 더미비트선이 되기 때문에 참조매트는 절반의 면적이 불필요해진다. 따라서 32뱅크와 같이 뱅크수가 증가하면 더미매트가 증가하여 불필요한 면적이 대폭으로 증가하여 DRAM을 이용하는 경우의 의기가 되어 버린다.
상기에 대해서 본원발명에서는 1교점배열에서는 상기와 같은 종속뱅크DRAM으로하고 상기 뱅크의 선택동작을 일부제한한다는 간단한 구성에 의해 고집적화와 동작한계의 확보를 실행하도록 하는 것이 가능한 것이다. 본 원에 있어서 뱅크라고 하는 개념은 싱크로너스DRAM등 에 있어서 넓게 이용되고 있는 것이고 상기와 동일한 의미로 이용하고 있다.
DRAM에 있어서는 기억커패시터에 전하의 유무에서 2값정보의 1과 0에 대응시키고 있다. 따라서 워드선을 선 택하면 비트선의 프리챠지전하와의 전하결합에 의해 원래의 축적전하의 상태가 손실되어 버리기 때문에 센스앰프에 의해 상기 비트선의 판독신호를 증폭하여도 어느 전하의 상태로 되돌린다는 리플레쉬 또는 재기입동작을 필순으로 하는 것 이다. 따라서 DRAM에 있어서는 워드선의 선 택동작이 매우 센스앰프 동작과 밀접하게곤련하는 것이다. 상기의 경우에서 워드선의 선택타이밍 혹은 워드선의 선택어드레스를 독립으로 설정가능하다는 것은 상기 뱅크라고 하는 개념을 이용하지 않아도 DRAM의 동작상은 실질적으로는 동일한 의의를 가지고 있는 것이 된다.
이상 설명한 본원에 있어서 용어[MOS]는 본래는 메탈 옥사이드 세미컨덕터구성을 개략적으로 호칭하는 바와 같이 된 것으로 이해된다. 그러나 근년의 일반적 호칭에서의 MOS는 반도체장치의 본질부분 가운데 메탈을 폴리실리콘과 같은 금속이 아닌 전기도전체로 바꾸거나 옥사이드를 타절연체로 변환하거나 하는 것도 포함하고 있다. CMOS도 또한 상기와 같은 MOS에 덧붙여서 취급방식의 변화에 따른 폭넓은 기술적의미를 가진다고 이해되는 바와 같이 되어 오고 있다. MOSFET도 또한 동일하게 좁은 의미로 이해되고 있는 것은 아니고 실질상은 절연게이트전계효과트랜지스터로서 취해지는 바와 같은 광의의 구성을 포함하는 의미로 되어 오고 있다. 본 발명의 CMOS, MOSFET등은 일반적 호칭으로 알고 있다.
상기의 실시예로부터 구해진 작용효과는 하기와 같다.
(1) 제 1방향에 따라서 배치된 복수의 메모리배열영역과 상호배치된 복수의 센스앰프영역을 설치하고 상기복수의 메모리배열영역에는 각각 상기 제 1방향에 따라서 설치된 복수의 비트선과 상기 제 1 방향과 직교하는 제 2 방향에 따라서 설치된 복수의 워드선과 상기 복수의 비트선과 상기 복수의 워드선과의 교차부에 대응하여 설치된 복수의 메모리셀을 설치하고 각 센스앰프영역에 근접하는 양측의 메모리배열영역가운데 한쪽으로 연장하는 비트선과 다른 쪽으로 연장하는 비트선에서 한쌍의 신호를 받는 센스앰프을 설치하고 메모리배열영역을 2개이상 사이에 끼워서 떨어진 2개의 메모리배열영역에 대한 각각의 워드선택타이밍을 독립으로 제어하는 것에 의해 고집적화와 동작의 안정화를 실현한 반도체기억장치를 실현가능하다는 효과를 얻을 수 있다.
(2) 상기에 부가하여 상기 메모리배열영역을 하나 사이에 끼워서 떨어진 3개의 메모리배열영역에 대한 각각의 워드선선택타이밍을 일정기간 늘려서 제어하는 것에 의해 워드선의 선택타이밍에 대응하여 발생하는 노이즈의 영향을 없애는 것 이 가능하여 동작의 안정화와 사용을 편리하게 한 반도체기억장치를 실현가능하다는 효과를 얻을 수 있다.
(3) 상기에 부가하여 메모리셀을 MOSFET와 커패시터에서 이루고 상기 MOSFET의 게이트가 선택단자가 되고 한쪽의 소스 드레인이 입출력단자가 되고 다른쪽의 소스 드레인이 상기 커패시터의 한쪽의 전극인 축적노이드와 접속되어 이루는 다이나믹형 메모리셀로하고 상기 메모리배열에 설치되는 커패시터의 다른쪽의 전극을 일체화된 플레이트전극에 의해 구성하는 것에 의해 고집적화를 실현가능하다는 효과를 구할 수 있다.
(4) 제 1방향에 따라서 배치된 복수의 메모리배열영역과 상호 배치된 복수의
센스앰프영역을 설치하고 상기 복수의 메모리배열영역에는 각각 상기 제 1 방향에 따라서 설치된 복수의 비트선과 상기 제 1 방향과 직교하는 제 2방향에 따라서 설치된 복수의 워드선과 상기 복수의 비트선과 상기 복수의 워드선과의 교차부에 대응하여 설치된 복수의 메모리셀을 설치하고 각 센스앰프영역에 근접하는 양측의 메모리배열영역의 가운데 한쪽으로 연장하는 비트선과 다른쪽으로 연장하는 비트선에서 한쌍의 신호를 받는 센스앰프을 설치하고 메모리배열영역을 2개 이상 사이에 끼워서 떨어진 2개의 메모배열영역에 대한 각각의 워드선선택어드레스를 독립으로 제어하는 것에 의해 고집적화한 동작의 안정화를 실현한 반도체기억장치를 실현가능하다는 효과를 얻을 수 있다.
(5) 상기에 부가하여 메모리셀을 MOSFET와 커패시터로 이루고 상기 MOSFET 의 게이트가 선택단자가 되고 한쪽의 소스 드레인이 입출력단자화 되고 다른 쪽 의소스 드레인이 상기커패시터의 한쪽의 전극인 축적노이드와 접속되어 이루는 다이나믹형메모리셀로하고 상기 메모리배열에 설치되는 커패시터의 다른쪽의 전극을 일체화된 플레이트전극에 의해 구성하는 것에 의해 고집적화를 실현가능하다는 효과를 구할 수 있다.
(6) 제 1방향에 따라서 배치된 복수의 메모리배열영역과 상호 배치된 복수의
센스앰프영역을 설치하고 상기 복수의 메모리배열영역에는 각각 상기 제 1 방향에 따라서 설치된 복수의 비트선과 상기 제 1 방향과 직교하는 제 2방향에 따라서 설치된 복수의 워드선과 상기 복수의 비트선과 상기 복수의 워드선과의 교차부에 대응하여 설치된 복수의 메모리셀을 설치하고 각 센스앰프영역에 근접하는 양측의 메모리배열영역의 가운데 한쪽으로 연장하는 비트선과 다른쪽으로 연장하는 비트선에서 한쌍의 신호를 받는 센스앰프을 설치하고 근접하여 설치된 2개의 메모리배열영역에 의해 1개의 뱅크를 구성하고 상기 뱅크의 복수개의 가운데 1의 뱅크를 끼워서 떨어진 2개의 뱅크에 대한 각각의 워드선선택타이밍을 독립하여 제어하는 것에 의해 고집적화와 동작의 안정화를 실현한 멀티뱅크구성의 반도체기억장치를 실현가능하다는 효과를 얻을 수 있다.
(7) 상기에 부가하여 상기 복수의 뱅크가운데 상호 근접하는 2개의 뱅크에 대한 각각의 워드선 선택타이밍을 일정기간 늘려서 제어하는 것에 의해 워드선의 선택타이밍에 대응하여 발생하는 노이즈의 영향을 없애는 것이 가능하여 동작의 안정화와 사용을 편리화 한 멀티뱅크구성의 반도체기억장치를 실현가능하다는 효과를 구할 수 있다.
(8) 상기에 부가하여 메모리셀을 MOSFET와 커패시터에서 이루고 상기 MOSFET의 게이트가 선택단자가 되고 한쪽의 소스 드레인이 입출력단자가 되고 다른쪽의 소스 드레인이 상기 커패시터의 한쪽의 전극인 축적노이드와 접속되어 이루는 다이나믹형 메모리셀로하고 상기 메모리배열에 설치되는 커패시터의 다른쪽의 전극을 일체화된 플레이트전극에 의해 구성하는 것에 의해 고집적화를 실현가능하다는 효과를 구할 수 있다.
(9) 제 1방향에 따라서 배치된 복수의 메모리배열영역과 상호 배치된 복수의
센스앰프영역을 설치하고 상기 복수의 메모리배열영역에는 각각 상기 제 1 방향에 따라서 설치된 복수의 비트선과 상기 제 1 방향과 직교하는 제 2방향에 따라서 설치된 복수의 워드선과 상기 복수의 비트선과 상기 복수의 워드선과의 교차부에 대응하여 설치된 복수의 메모리셀을 설치하고 각 센스앰프영역에 근접하는 양측의 메모리배열영역의 가운데 한쪽으로 연장하는 비트선과 다른쪽으로 연장하는 비트선에서 한쌍의 신호를 받는 센스앰프에 상기 각 센스앰프영역내에 설치하고 근접하여 설치되는 2개의 메모리배열영역에의해 하나의 뱅크를 구성하고 상기 뱅크의 복수개 가운데 하나의 뱅크를 끼워서 떨어진 2개의 뱅크에 대한 각각의 워드선선택어드레스를 독립으로 설정하는 것에의해 고집적화와 동작의 안정화를 실현한 멀티뱅크구성의 반도체기억장치를 실현가능하다는 효과가 있다.
(10) 상기에 부가하여 메모리셀을 MOSFET와 커패시터에서 이루고 상기 MOSFET의 게이트가 선택단자가 되고 한쪽의 소스 드레인이 입출력단자가 되고 다른 쪽의 소스 드레인이 상기 커패시터의 한쪽의 전극인 축적노이드와 접속되어 이루는 다이나믹형 메모리셀로하고 상기 메모리배열에 설치되는 커패시터의 다른쪽의 전극을 일체화된 플레이트전극에 의해 구성하는 것에 의해 고집적화를 실현가능하다는 효과를 구할 수 있다.
(11) 제 1방향에 따라서 배치된 복수의 메모리배열영역과 상호 배치된 복수의 센스앰프영역을 설치하고 상기 복수의 메모리배열영역에는 각각 상기 제 1 방향에 따라서 설치된 복수의 비트선과 상기 제 1 방향과 직교하는 제 2방향에 따라서 설치된 복수의 워드선과 상기 복수의 비트선과 상기 복수의 워드선과의 교차부에 대응하여 설치된 복수의 메모리셀을 설치하고 각 센스앰프영역에 근접하는 양측의 메모리배열영역의 가운데 한쪽으로 연장하는 비트선과 다른쪽으로 연장하는 비트선에서 한쌍의 신호를 받는 센스앰프을 설치하고 상기 하나의 메모리배열영역에 의해 하나의 뱅크를 구성하고 상기 뱅크의 복수개 가운데 하나의 뱅크를 끼워서 떨어진 2개의 뱅크에 대한 각각의 워드선선택어드레스를 독립으로 설정하는 것에 의해 고집적화와 동작의 안정화를 실현한 멀티뱅크구성의 반도체기억장치를 실현가능하다는 효과가 있다.
(12) 상기에 부가하여 하나의 뱅크를 끼워서 떨어진 2개의 뱅크를 센스앰프에 의해 미소신호증폭기간에는 뱅크의 활성화를 금지하는 것에 의해 동작의 안정화를 도모하면서 사용을 편리하게 하는 것이 가능 하다는 효과를 얻을 수 있다.
(13) 상기에 부가하여 하나의 뱅크를 끼워서 떨어진 2개의 뱅크는 한쪽의 뱅크가 활성화 될 때에는 다른쪽의 뱅크는 소정시간 늦어져서 활성화를 허가하는 것 에 의해 동작의 안정화를 도모하고 사용이 편리하게하는 것이 가능한 효과를 구할 수 있다.
(14) 상기에 부가하여 메모리셀을 MOSFET와 커패시터에서 이루고 상기 MOSFET의 게이트가 선택단자가 되고 한쪽의 소스 드레인이 입출력단자가 되고 다른쪽의 소스 드레인이 상기 커패시터의 한쪽의 전극인 축적노이드와 접속되어 이루는 다이나믹형 메모리셀로하고 상기 메모리배열에 설치되는 커패시터의 다른쪽의 전극을 일체화된 플레이트전극에 의해 구성하는 것에 의해 고집적화를 실현가능하다는 효과를 구할 수 있다.
(15) 제 1방향에 따라서 배치된 복수의 메모리배열영역과 상호 배치된 복수의 센스앰프영역을 설치하고 상기 복수의 메모리배열영역에는 각각 상기 제 1 방향에 따라서 설치된 복수의 워드선과 상기 제 1 방향과 직교하는 제 2방향에 따라서 설치된 복수의 비트선과 상기 복수의 워드선과 상기 복수의 비트선과의 교차부에 대응하여 설치된 복수의 메모리셀을 설치하고 각 워드선 선택영역에 근접하는 양측의 메모리배열영역가운데 한쪽으로 연장하는 워드선 및 다른쪽으로 연 장하는 워드선의 각각에 대응하여 워드선 선택회로를 상기 각 워드선선택영역내에 설치하고 각 메모리배열영역에 대한 각각의 워드선 선택타이밍을 독립하여 제어하는 것에 의해 고집적화와 동작의 안정화를 실현한 반도체기억장치를 실현가능하게하는 효과를 구할 수 있다.
(16) 상기에 부가하여 상기 워드선선택회로는 상기 메모리배열에 설치되는 서브워드선을 선택하는 것으로 하고 상기 워드선 선택회로에 선택신호를 전하는 메 인워드선을 상기 제 2 방향으로 연장시키는 것에 의해 메모리배열영역에 대한 각각의 워드선선택타이밍을 독립으로 제어하는 것이 가능하다는 효과를 구할 수 있다.
(17) 상기에 부가하여 상기 메모리배열에 설치되는 비트선을 상호보조의 비트선쌍이 평행하게 연장되는 것으로 하는 것에 의해 고집적화를 도모하는 것이 가능하다는 효과를 구할 수 있다.
(18) 상기에 부가하여 상기 제 2방향 에도 복수의 메모리배열을 설치하고 상기 복수의 메모리뱅열영역과 상호 배치된 복수의 센스앰프영역을 또한 설치하고 각 센스앰프영역에 근접하는 양측의 메모리배열영역 가운데 한쪽으로 연장하는 비트선과 다른쪽으로 연장하는 비트선에서 한쌍의 신호를 받는 센스앰프에 상기 센스앰프영역내에 설치되도록 하는 것에 의해 고집적화를 도모하는 것이 가능하다는 효과를 얻을 수 있다.
(19) 상기에 부가하여 메모리셀을 MOSFET와 커패시터에서 이루고 상기 MOSFET의 게이트가 선택단자가 되고 한쪽의 소스 드레인이 입출력단자가 되고 다른쪽의 소스 드레인이 상기 커패시터의 한쪽의 전극인 축적노이드와 접속되어 이루는 다이나믹형 메모리셀로하고 상기 메모리배열에 설치되는 커패시터의 다른쪽의 전극을 일체화된 플레이트전극에 의해 구성하는 것에 의해 고집적화를 실현가능하다는 효과를 구할 수 있다.
(20) 복수의 1비트선과 복수의 제 1 워드선과 상기 복수의 제 1비트선과 상기 복수의 제 1워드선에 결합된 복수의 제 1 메모리셀을 포함하는 제 1 메모리매트와 복수의 제 2 비트선과 복수의 제 2워드선과 상기 복수의 제 2 비트선과 상기 복 수의 제 2워드선과의 교점에 결합된 복수의 제 2 메모리셀을 포함하는 제 2 메모리매트와 상기 제 1메모리매트와 상기 제 2 메모리매트와의 사이의 영역에 복수센스앰프을 설치하고 상기 복수의 센스앰프의 각각은 상기 복수의 제 1 비트선중 대응하는 하나와 상기 복수의 제 2 비트선중 대응하는 하나에 결합하고 상기 복 수의 제 1 메모리셀의 각각은 제 1 및 제 2전극을 가지는 제 1용량과 상기 복수의 제 1워드선중 대응하는 하나에 결합된 게이트와 상기 한쪽이 상기 복 수의 제 1비트선 중 대응하는 하나에 결합되고 상기 다른쪽이 상기 제 1 용량의 상기 제 1 전극에 결합된 소스드레인경로를 갖는 제 1 트랜지스터로 구성하고 상기 복수의 제 2 메모리셀의 각각은 제 3 및 제 4 전극을 갖는 제 2 용량과 상기 복수의 제 2워드선중 대응하는 하나에 결합된 게이트와 상기 한쪽이 상기 복수의 제 2 비트선 중 대응하는 하나에 결합되고 상기 다른쪽이 상기 제 2용량의 상기 제 4전극에 결합된 소스드레인경로를 갖는 제 2 트랜지스터로 구성하고 상기 복수의 제 1메모리셀의 상기 제 1 용량의 상기 제 2전극의 각각 및 상기 복수의 제 2 메모리셀의 상기 제 2 용량의 상기 제 4 전극의 각각은 상기 제 1 메모리매트, 상기 제 2메모리매트 및 상기 복수의 센스앰프상에 배치된 하나의 도전층에 결합하고 상기 메모리매트를 2개이상 사이에 끼워서 떨어진 2개의 메모리매트에 대한 각각의 워드선 선택어드레스를 독립하여 설정하는 것에 의해 고집적화와 동작의 안정화를 실현한 반도체기억장치를 실현가능하다는 효과를 구할 수 있다.
(21) 복수의 1비트선과 복수의 제 1 워드선과 상기 복수의 제 1비트선과 상기 복수의 제 1워드선에 결합된 복수의 제 1 메모리셀을 포함하는 제 1 메모리매트 와 복수의 제 2 비트선과 복수의 제 2워드선과 상기 복수의 제 2 비트선과 상기 복수의 제 2워드선과의 교점에 결합된 복수의 제 2 메모리셀을 포함하는 제 2 메모리매트와 상기 제 1메모리매트와 상기 제 2 메모리매트와의 사이의 영역에 복수센스앰프을 설치하고 상기 복수의 센스앰프의 각각은 상기 복수의 제 1 비트선중 대응하는 하나와 상기 복 수의 제 2 비트선중 대응하는 하나에 결합하고 상기 복수의 제 1 메모리셀의 각각은 제 1 및 제 2전극을 가지는 제 1 용량과 상기 복수의 제 1워드선중 대응하는 하나에 결합된 게이트와 상기 한쪽이 상기 복 수의 제 1비트선 중 대응하는 하나에 결합되고 상기 다른쪽이 상기 제 1 용량의 상기 제 1 전극에 결합된 소스드레인경로를 갖는 제 1 트랜지스터로 구성하고 상기 복수의 제 2 메모리셀의 각각은 제 3 및 제 4 전극을 갖는 제 2 용량과 상기 복수의 제 2워드선중 대응하는 하나에 결합된 게이트와 상기 한쪽이 상기 복수의 제 2 비트선 중 대응하는 하나에 결합되고 상기 다른쪽이 상기 제 2용량의 상기 제 4전극에 결합된 소스드레인경로를 갖는 제 2 트랜지스터로 구성하고 상기 복수의 제 1메모리셀의 상기 제 1 용량의 상기 제 2전극의 각각 및 상기 복수의 제 2 메모리셀의 상기 제 2 용량의 상기 제 4 전극의 각각은 상기 제 1 메모리매트, 상기 제 2메모리매트 및 상기 복수의 센스앰프상에 배치된 하나의 도전층에 결합하고 근접하여 설치된 2개의 매트에 의해 하나의 뱅크를 구성하고 상기 뱅크의 복수개중 1의 뱅크를 끼워서 떨어진 2개의 뱅크에 대한 각각의 워드선선택어드레스를 독립으로 설정하는 것에 의해 고집적화와 동작의 안정화를 실현한 멀티뱅크구성의 반도체기억장치를 실현한다는 효과를 구할 수 있다.
이상 본 발명자에 의해 이루어진 발명을 실시예에 기초하여 구체적으로 설명하였지만 본원발명은 상기실시예에 한정되는 것은 아니고 상기 요지를 일탈하지않는 범위에서 각종변형이 가능한 것은 물론이다. 예를들면 메모리셀은 상기와 같은 다이나믹형메모리셀 외에 기억수단단으로 강유전체커패시터를 이용 하여 불휘발화하는 것이어도 좋다. 강유전체커패시터는 상기 유전체막에 부가하는 전압의 크기에 의해 불휘발성모드와 상기 다이나믹형메모리셀과 동일한 휘발성모드의 양쪽에 이용하도록 하여도 좋다. 다이나믹형 RAM의 입출력인터페이스는 램버스구성 혹은 싱크로너스DRAM등에 적합하게 가능하게 하는 것 혹은 상기논리회로에 구성되는 것 등 각종 실시형태를 취하는 것이 가능하다.
본원에 있어서 개시되는 발명가운데 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면 하기와 같다. 제 1방향에 따라서 배치된 복수의 메모리배열영역과 상호 배치된 복수의 센스앰프영역을 설치하고 상기 복수의 메모리배열영역에는 각각 상기 제 1 방향에 따라서 설치된 복수의 비트선과 상기 제 1방향과 직교하는 제 2방향에 따라서 설치된 복수의 워드선과 상기 복수의 비트선과 상기 복수의 워드선과의 교차부에 대응하여 설치된 복수의 메모리셀을 설치하고 각 센스앰프영역에 근접하는 양측의 메모리배열영역가운데 한쪽으로 연장하는 비트선과 다른 쪽에 연장하는 비트선에서 한쌍의 신호를 받는 센스앰프을 설치하고 메모리배열영역을 2개 이상 사이에 끼워서 떨어진 2개의 메모리배열영역에 대한 각각의 워드선 선택타이밍 또는 어드레스를 독립으로 설정하는 것에 의해 고집적화와 동작의 안정화를 실현한 반도체기억장치를 실현하는 것이 가능하다.
제 1방향에 따라서 배치된 복수의 메모리배열영역과 상호 배치된 복수의 센스앰프영역을 설치하고 상기 복수의 메모리배열영역에는 각각 상기 제 1 방향에 따라서 설치된 복수의 비트선과 상기 제 1 방향과 직교하는 제 2방향에 따라서 설치된 복수의 워드선과 상기 복수의 비트선과 상기 복수의 워드선과의 교차부에 대응하여 설치된 복수의 메모리셀을 설치하고 각 센스앰프영역에 근접하는 양측의 메모리배열영역중 한쪽으로 연장하는 비트선과 다른쪽으로 연장하는 비트선에서 한쌍의 신호를 받는 센스앰프을 설치하고 근접하여 설치된 2개의 메모리배열영역에 의해 하나의 뱅크를 구성하고 상기 뱅크의 복수개중 하나의 뱅크를 끼워서 떨어진 2개의 뱅크에 대한 각각의 워드선선택어드레스를 독립으로 설정하는 것에 의해 고집적화와 동작의 안정화를 실현한 멀티뱅크구성의 반도체기억장치를 실현가능하다.

Claims (23)

  1. 제 1방향에 따라서 배치된 복수의 메모리배열영역과 상호배치된 복수의 센스앰프영역을 갖고,
    상기 복수의 메모리배열영역에는 각각 상기 제 1방향에 따라서 설치된 복수의 비트선과 상기 제 1 방향과 직교하는 제 2 방향에 따라서 설치된 복수의 워드선과 상기 복수의 비트선과 상기 복수의 워드선과의 교차부에 대응하여 설치된 복수의 메모리셀을 구비하고,
    각 센스앰프영역에 근접하는 양측의 메모리배열영역가운데 한쪽으로 연장하는 비트선과 다른 쪽으로 연장하는 비트선에서 한쌍의 신호를 받는 센스앰프에 상기 각 센스앰프영역내에 설치되고,
    메모리배열영역을 2개이상 사이에 끼워서 떨어진 2개의 메모리배열영역에 대한 각각의 워드선택타이밍을 독립하여 제어되는 것을 특징으로 하는 반도체기억장치.
  2. 청구항 1에 있어서,
    상기 메모리배열영역을 하나 사이에 끼워서 떨어진 2개의 메모리배열영역에 대한 각각의 워드선 선택타이밍이 한쪽 워드선의 선택에 따라 발생하는 노이즈가 감쇠하는 것을 기다려 다른 쪽 워드선이 선택되도록 제어되는 것을 특징으로 하는 반도체기억장치.
  3. 청구항 1 또는 2에 있어서,
    상기 메모리셀은 MOSFET와 커패시터에서 이루고 상기 MOSFET의 게이트가 선택단자가 되고 한쪽의 소스 드레인이 입출력단자가 되고 다른쪽의 소스 드레인이 상기 커패시터의 한쪽의 전극인 축적노이드와 접속되어 이루는 다이나믹형 메모리셀로서,
    상기 메모리배열에 설치되는 커패시터의 다른쪽의 전극은 일체화된 플레이트전극에 의해 구성되어 이루는 것을 특징으로 하는 반도체기억장치.
  4. 복수의 메모리배열영역과 상기 복수의 메모리배열영역과 상호 배치된 복수의 센스앰프영역을 갖고,
    상기 복수의 메모리배열영역에는 각각 상기 복수의 비트선과 상기 비트선과 직교하는 메모리셀을 구비하고,
    각 센스앰프영역에 근접하는 양측의 메모리배열영역의 가운데 한쪽으로 연장하는 비트선과 다른쪽으로 연장하는 비트선에서 한쌍의 신호를 받는 센스앰프에 상기 각 센스앰프영역 내에 설치되고,
    메모리배열영역을 2개이상 사이에 끼워서 떨어진 2개의 메모리배열영역에 대한 각각의 워드선선택어드레스가 독립하여 설정되는 것을 특징으로 하는 반도체기억장치.
  5. 청구항 4에 있어서,
    상기 메모리셀은 MOSFET와 커패시터로 이루고 상기 MOSFET의 게이트가 선택단자가 되고 한쪽의 소스 드레인이 입출력단자화 되고 다른쪽 의 소스드레인이 상기 커패시터의 한쪽의 전극인 축적노이드와 접속되어 이루는 다이나믹형메모리셀로서,
    상기 메모리배열에 설치되는 커패시터의 다른쪽의 전극은 일체화된 플레이트전극에 의해 구성되어 이루는 것을 특징으로 하는 반도체기억장치.
  6. 복수의 메모리배열영역과 상기 복수의 메모리배열영역과 상호 배치된 복수의 센스앰프영역을 갖고,
    상기 복수의 메모리배열영역에는 각각 복수의 비트선과 상기 복수의 비트선과 직교하는 복수의 워드선과 상기 복수의 비트선과 상기 복수의 워드선과의 교차부에 대응하여 설치된 복수의 메모리셀을 구비하고,
    각 센스앰프영역에 근접하는 양측의 메모리배열영역의 가운데 한쪽으로 연장하는 비트선과 다른쪽으로 연장하는 비트선에서 한쌍의 신호를 받는 센스앰프에 각 센스앰프영역내에 설치되고,
    근접하여 설치된 2개의 메모리배열영역에 의해 1개의 뱅크를 구성하고 상기 뱅크의 복수개의 가운데 1의 뱅크를 끼워서 떨어진 2개의 뱅크에 대한 각각의 워드선선택타이밍을 독립하여 제어되는 것을 특징으로 하는 반도체기억장치.
  7. 삭제
  8. 청구항 6에 있어서,
    상기 메모리셀은 MOSFET와 커패시터에서 이루고 상기 MOSFET의 게이트가 선택단자가 되고 한쪽의 소스 드레인이 입출력단자가 되고 다른쪽의 소스 드레인이 상기 커패시터의 한쪽의 전극인 축적노이드와 접속되어 이루는 다이나믹형 메모리셀로서,
    상기 메모리배열에 설치되는 커패시터의 다른쪽의 전극을 일체화된 플레이트전극에 의해 구성되어 이루는 것을 특징으로 하는 반도체기억장치.
  9. 제 1방향에 따라서 배치된 복수의 메모리배열영역과 상기 복수의 배열영역과 상호 배치된 복수의 센스앰프영역을 갖고,
    상기 복수의 메모리배열영역에는 각각 상기 제 1 방향에 연장하는 복수의 비트선과 상기 제 1 방향과 직교하는 제 2방향에 연장하는 복수의 워드선과 상기 복수의 비트선과 상기 복수의 워드선과의 교차부에 대응하여 설치된 복수의 메모리셀을 구비하고,
    각 센스앰프영역에 근접하는 양측의 메모리배열영역의 가운데 한쪽으로 연장하는 비트선과 다른쪽으로 연장하는 비트선에서 한쌍의 신호를 받는 센스앰프에 상기 각 센스앰프영역내에 설치되고,
    근접하여 설치되는 2개의 메모리배열영역에 의해 하나의 뱅크를 구성하고 상기 뱅크의 복수개 가운데 하나의 뱅크를 끼워서 떨어진 2개의 뱅크에 대한 각각의 워드선선택어드레스를 독립하여 설정되는 것을 특징으로 하는 반도체기억장치.
  10. 청구항 9에 있어서,
    상기 메모리셀은 MOSFET와 커패시터에서 이루고 상기 MOSFET의 게이트가 선택단자가 되고 한쪽의 소스 드레인이 입출력단자가 되고 다른쪽의 소스 드레인이 상기 커패시터의 한쪽의 전극인 축적노이드와 접속되어 이루는 다이나믹형 메모리셀로서,
    상기 메모리배열에 설치되는 커패시터의 다른쪽의 전극은 일체화된 플레이트전극에 의해 구성되어 이루는 것을 특징으로 하는 반도체기억장치.
  11. 제 1방향에 연장하는 직선에 따라서 배치된 복수의 메모리배열영역과 상기 복수의 메모리 배열영역과 상호 배치된 복수의 센스앰프영역을 갖고,
    상기 복수의 메모리배열영역에는 각각 상기 제 1 방향에 연장하는 복수의 비트선과 상기 제 1 방향과 직교하는 제 2방향에 연장하는 복수의 워드선과 복수의 메모리셀을 구비하고,
    각 센스앰프영역에 근접하는 양측의 메모리배열영역의 가운데 한쪽으로 연장하는 비트선과 다른쪽으로 연장하는 비트선에서 한쌍의 신호를 받는 센스앰프에 상기 각 센스앰프영역내에 설치되고,
    상기 하나의 메모리배열영역에 의해 하나의 뱅크를 구성하고 상기 뱅크의 복수개 가운데 2의 뱅크를 끼워서 떨어진 2개의 뱅크에 대한 각각의 워드선 선택어드레스를 독립하여 설정되는 것을 특징으로 하는 반도체기억장치.
  12. 청구항 11에 있어서,
    하나의 뱅크를 끼워서 떨어진 2개의 뱅크를 센스앰프에 의해 미소신호증폭기간에는 뱅크의 활성화가 금지되는 것을 특징으로 하는 반도체기억장치.
  13. 삭제
  14. 청구항 11 또는 청구항 12에 있어서,
    상기 메모리셀은 MOSFET와 커패시터에서 이루고 상기 MOSFET의 게이트가 선택단자가 되고 한쪽의 소스 드레인이 입출력단자가 되고 다른쪽의 소스 드레인이 상기 커패시터의 한쪽의 전극인 축적노이드와 접속되어 이루는 다이나믹형 메모리셀로서,
    상기 메모리배열에 설치되는 커패시터의 다른쪽의 전극은 일체화된 플레이트전극에 의해 구성되어 이루는 것을 특징으로 하는 반도체기억장치.
  15. 제 1방향에 따라서 배치된 복수의 메모리배열영역과 상기 복수의 메모리배열영역과 상호 배치된 복수의 워드선택영역을 갖고,
    상기 복수의 메모리배열영역에는 각각 상기 제 1 방향에 따라서 설치된 복수의 워드선과 상기 제 1 방향과 직교하는 제 2방향에 따라서 설치된 복수의 비트선과 상기 복수의 비트선과 상기 복수의 워드선과의 교차부에 대응하여 설치된 복수의 메모리셀을 구비하고,
    각 워드선 선택영역에 근접하는 양측의 메모리배열영역 가운데 한쪽으로 연장하는 워드선 및 다른쪽으로 연장하는 워드선의 각각에 대응하여 워드선 선택회로가 상기 각 워드선선택영역내에 설치되고,
    각 메모리배열영역에 대한 각각의 워드선선택타이밍이 독립하여 제어되는 것을 특징으로 하는 반도체기억장치.
  16. 청구항 15에 있어서,
    상기 워드선선택회로는 상기 메모리배열에 설치되는 서브워드선을 선택하는 것으로 하고,
    상기 워드선 선택회로에 선택신호를 전하는 메인워드선은 상기 제 2 방향으로 연장되는 것을 특징으로 하는 반도체기억장치.
  17. 청구항 15 또는 청구항 16에 있어서,
    상기 메모리배열에 설치되는 비트선은 상호보조의 비트선쌍이 평행하게 연장 되는 것을 특징으로 하는 반도체기억장치.
  18. 청구항 15에 있어서,
    상기 제 2 방향에도 복수의 메모리배열이 설치되고, 상기 복수의 메모리배열영역과 상호 배치된 복수의 센스앰프영역을 또한 설치하고,
    각 센스앰프영역에 근접하는 양측의 메모리배열영역 가운데 한쪽으로 연장하는 비트선과 다른쪽으로 연장하는 비트선에서 한쌍의 신호를 받는 센스앰프에 상기 센스앰프영역내에 설치되는 것을 특징으로 하는 반도체기억장치.
  19. 청구항 15 또는 청구항 16에 있어서,
    상기 메모리셀은 MOSFET와 커패시터로 이루고 상기 MOSFET의 게이트가 선택단자가 되고 한쪽의 소스 드레인이 입출력단자가 되고 다른쪽의 소스 드레인이 상기 커패시터의 한쪽의 전극인 축적노이드와 접속되어 이루는 다이나믹형 메모리셀로서,
    상기 메모리배열에 설치되는 커패시터의 다른쪽의 전극은 일체화된 플레이트전극에 의해 구성되어 이루는 것을 특징으로 하는 반도체기억장치.
  20. 청구항 17에 있어서,
    상기 메모리셀은 MOSFET와 커패시터로 이루고 상기 MOSFET의 게이트가 선택단자가 되고 한쪽의 소스 드레인이 입출력단자가 되고 다른쪽의 소스 드레인이 상 기 커패시터의 한쪽의 전극인 축적노이드와 접속되어 이루는 다이나믹형 메모리셀로서,
    상기 메모리배열에 설치되는 커패시터의 다른쪽의 전극은 일체화된 플레이트전극에 의해 구성되어 이루는 것을 특징으로 하는 반도체기억장치.
  21. 청구항 18에 있어서,
    상기 메모리셀은 MOSFET와 커패시터로 이루고 상기 MOSFET의 게이트가 선택단자가 되고 한쪽의 소스 드레인이 입출력단자가 되고 다른쪽의 소스 드레인이 상기 커패시터의 한쪽의 전극인 축적노이드와 접속되어 이루는 다이나믹형 메모리셀로서,
    상기 메모리배열에 설치되는 커패시터의 다른쪽의 전극은 일체화된 플레이트전극에 의해 구성되어 이루는 것을 특징으로 하는 반도체기억장치.
  22. 복수의 1비트선과 복수의 제 1 워드선과 상기 복수의 제 1비트선과 상기 복수의 제 1워드선에 결합된 복수의 제 1 메모리셀을 포함하는 제 1메모리매트와,
    복수의 제 2 비트선과 복수의 제 2 워드선과 상기 복수의 제 2 비트선과 상기 복수의 제 2워드선과의 교점에 결합된 복수의 제 2 메모리셀을 포함하는 제 2 메모리매트와,
    상기 제 1메모리매트와 상기 제 2 메모리매트와의 사이의 영역에 형성되는 복수센스앰프를 포함하고,
    상기 복수의 센스앰프의 각각은 상기 복수의 제 1 비트선중 대응하는 하나와 상기 복수의 제 2 비트선중 대응하는 하나에 결합되고,
    상기 복수의 제 1 메모리셀의 각각은 제 1 및 제 2전극을 가지는 제 1용량과 상기 복수의 제 1워드선중 대응하는 하나에 결합된 게이트와 상기 한쪽이 상기 복수의 제 1비트선 중 대응하는 하나에 결합되고 상기 다른쪽이 상기 제 1 용량의 상기 제 1 전극에 결합된 소스드레인경로를 갖는 제 1 트랜지스터를 포함하고,
    상기 복수의 제 2 메모리셀의 각각은 제 3 및 제 4 전극을 갖는 제 2 용량과 상기 복수의 제 2워드선중 대응하는 하나에 결합된 게이트와 상기 한쪽이 상기 복수의 제 2 비트선 중 대응하는 하나에 결합되고 상기 다른쪽이 상기 제 2용량의 상기 제 3전극에 결합된 소스드레인경로를 갖는 제 2 트랜지스터를 포함하고,
    상기 복수의 제 1 메모리셀의 상기 제 1 용량의 상기 제 2전극의 각각 및 상기 복수의 제 2 메모리셀의 상기 제 2 용량의 상기 제 4 전극의 각각은 상기 제 1 메모리매트, 상기 제 2메모리매트 및 상기 복수의 센스앰프상에 배치된 하나의 도전층에 결합되고,
    상기 메모리매트를 2개이상 사이에 끼워서 떨어진 2개의 메모리매트에 대한 각각의 워드선 선택어드레스가 독립하여 설정되는 것을 특징으로 하는 반도체기억장치.
  23. 복수의 1비트선과 복수의 제 1 워드선과 상기 복수의 제 1비트선과 상기 복수의 제 1워드선에 결합된 복수의 제 1 메모리셀을 포함하는 제 1메모리매트와,
    복수의 제 2 비트선과 복수의 제 2워드선과 상기 복수의 제 2 비트선과 상기 복수의 제 2워드선과의 교점에 결합된 복수의 제 2 메모리셀을 포함하는 제 2 메모리매트와,
    상기 제 1메모리매트와 상기 제 2 메모리매트와의 사이의 영역에 형성되는 복수센스앰프를 포함하고,
    상기 복수의 센스앰프의 각각은 상기 복수의 제 1 비트선중 대응하는 하나와 상기 복수의 제 2 비트선중 대응하는 하나에 결합되고,
    상기 복수의 제 1 메모리셀의 각각은 제 1 및 제 2전극을 가지는 제 1 용량과 상기 복수의 제 1워드선중 대응하는 하나에 결합된 게이트와 상기 한쪽이 상기 복수의 제 1 비트선 중 대응하는 하나에 결합되고 상기 다른쪽이 상기 제 1 용량의 상기 제 1 전극에 결합된 소스드레인경로를 갖는 제 1 트랜지스터를 포함하고,
    상기 복수의 제 2 메모리셀의 각각은 제 3 및 제 4 전극을 갖는 제 2 용량과 상기 복수의 제 2워드선중 대응하는 하나에 결합된 게이트와 상기 한쪽이 상기 복수의 제 2 비트선 중 대응하는 하나에 결합되고 상기 다른쪽이 상기 제 2용량의 상기 제 3전극에 결합된 소스드레인경로를 갖는 제 2 트랜지스터를 포함하고,
    상기 복수의 제 1메모리셀의 상기 제 1 용량의 상기 제 2전극의 각각 및 상기 복수의 제 2 메모리셀의 상기 제 2 용량의 상기 제 4 전극의 각각은 상기 제 1 메모리매트, 상기 제 2메모리매트 및 상기 복수의 센스앰프상에 배치된 하나의 도전층에 결합되고,
    근접하여 설치된 2개의 매트에 의해 하나의 뱅크를 구성하고 상기 뱅크의 복수개중 1의 뱅크를 끼워서 떨어진 2개의 뱅크에 대해 각각의 워드선 선택어드레스를 독립하여 설정되는 것을 특징으로 하는 반도체기억장치.
KR1020010012146A 2000-03-29 2001-03-09 반도체기억장치 KR100887333B1 (ko)

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