JP3241106B2 - ダイナミック型半導体記憶装置及びその製造方法 - Google Patents
ダイナミック型半導体記憶装置及びその製造方法Info
- Publication number
- JP3241106B2 JP3241106B2 JP19099492A JP19099492A JP3241106B2 JP 3241106 B2 JP3241106 B2 JP 3241106B2 JP 19099492 A JP19099492 A JP 19099492A JP 19099492 A JP19099492 A JP 19099492A JP 3241106 B2 JP3241106 B2 JP 3241106B2
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- bit
- lines
- forming
- adjacent
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 70
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 239000000758 substrate Substances 0.000 claims description 33
- 230000015654 memory Effects 0.000 claims description 29
- 238000000034 method Methods 0.000 claims description 23
- 238000003860 storage Methods 0.000 claims description 20
- 239000003990 capacitor Substances 0.000 claims description 13
- 238000005498 polishing Methods 0.000 claims description 13
- 238000002955 isolation Methods 0.000 claims description 12
- 239000011229 interlayer Substances 0.000 claims description 9
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 8
- 239000004020 conductor Substances 0.000 claims 1
- 239000011295 pitch Substances 0.000 description 28
- 238000010586 diagram Methods 0.000 description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 16
- 229920005591 polysilicon Polymers 0.000 description 16
- 238000012545 processing Methods 0.000 description 15
- 238000000059 patterning Methods 0.000 description 9
- 239000005380 borophosphosilicate glass Substances 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 239000010410 layer Substances 0.000 description 5
- 238000012856 packing Methods 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000010030 laminating Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910017855 NH 4 F Inorganic materials 0.000 description 1
- 229910008814 WSi2 Inorganic materials 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/907—Folded bit line dram configuration
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ダイナミック型半導体
記憶装置、特に、ダイナミック型半導体記憶装置等にお
けるメモリセルの配置、に関する。
記憶装置、特に、ダイナミック型半導体記憶装置等にお
けるメモリセルの配置、に関する。
【０００２】
【従来の技術】近年、半導体技術の進歩、特に半導体の
製造における微細加工技術の進歩により、いわゆるＭＯ
Ｓ型ダイナミック型半導体記憶装置（以下、ＤＲＡＭと
いう）の高集積化が急速に進められている。このＤＲＡ
Ｍの高集積化を実現するために、メモリセルを最密に充
填するように配置する必要がある。
製造における微細加工技術の進歩により、いわゆるＭＯ
Ｓ型ダイナミック型半導体記憶装置（以下、ＤＲＡＭと
いう）の高集積化が急速に進められている。このＤＲＡ
Ｍの高集積化を実現するために、メモリセルを最密に充
填するように配置する必要がある。
【０００３】図１５に折り返しビット線方式のセルアレ
イのレイアウトを示す。図１５において、図示しない半
導体基板上にワード線ＷＬ1 〜ＷＬ8 及びビット線ＢＬ
1 〜ＢＬ5 が交わるように配置されていて、各ビット線
ＢＬ1 〜ＢＬ5 上にはビット線コンタクト１が隣接する
ワード線間に所定の間隔で設けられている。また、図５
において、斜線部は素子領域２を示す。以下の説明にお
いて、最小加工寸法をＦと記載し、１ワード線ピッチ及
び１ビット線ピッチを最小加工寸法の２倍である２Ｆと
する。
イのレイアウトを示す。図１５において、図示しない半
導体基板上にワード線ＷＬ1 〜ＷＬ8 及びビット線ＢＬ
1 〜ＢＬ5 が交わるように配置されていて、各ビット線
ＢＬ1 〜ＢＬ5 上にはビット線コンタクト１が隣接する
ワード線間に所定の間隔で設けられている。また、図５
において、斜線部は素子領域２を示す。以下の説明にお
いて、最小加工寸法をＦと記載し、１ワード線ピッチ及
び１ビット線ピッチを最小加工寸法の２倍である２Ｆと
する。
【０００４】図１５に示すように、従来、主として用い
られている折り返しビット線方式セルアレイでは、最小
メモリサイズは８Ｆ2 になる。すなわち、２ワード線ピ
ッチ（４Ｆ）×１ビット線ピッチ（２Ｆ）である。ここ
で、２ワード線ピッチが必要であるのは、折り返しビッ
ト線方式では通過ワード線が必要なためである。
られている折り返しビット線方式セルアレイでは、最小
メモリサイズは８Ｆ2 になる。すなわち、２ワード線ピ
ッチ（４Ｆ）×１ビット線ピッチ（２Ｆ）である。ここ
で、２ワード線ピッチが必要であるのは、折り返しビッ
ト線方式では通過ワード線が必要なためである。
【０００５】図１６は、図１５のように、通過ワード線
を必要としないオープンビット線方式のセルアレイのレ
イアウトを示す。図１６において、図１５と同じものは
同じ符号を付し、説明は省略する。
を必要としないオープンビット線方式のセルアレイのレ
イアウトを示す。図１６において、図１５と同じものは
同じ符号を付し、説明は省略する。
【０００６】図１６に示すように、オープンビット線方
式のセルアレイでは、セルアレイサイズは素子分離領域
を含め、１．５ワード線ピッチ（３Ｆ）×１ビット線ピ
ッチ（２Ｆ）の６Ｆ2 となる。従って、図１６に示すよ
うなオープンビット線方式のセルアレイサイズは、図１
５に示すような折り返しビット線方式のセルアレイサイ
ズの３／４になるので、オープンビット線方式は折り返
しビット線方式と比較して、高集積化を図ることができ
る。しかしながら、従来のオープンビット線方式では、
以下に示すような問題がある。
式のセルアレイでは、セルアレイサイズは素子分離領域
を含め、１．５ワード線ピッチ（３Ｆ）×１ビット線ピ
ッチ（２Ｆ）の６Ｆ2 となる。従って、図１６に示すよ
うなオープンビット線方式のセルアレイサイズは、図１
５に示すような折り返しビット線方式のセルアレイサイ
ズの３／４になるので、オープンビット線方式は折り返
しビット線方式と比較して、高集積化を図ることができ
る。しかしながら、従来のオープンビット線方式では、
以下に示すような問題がある。
【０００７】まず、センスアンプのレイアウトの自由度
が狭くなるという問題がある。この理由は以下の通りで
ある。図１７及び図１８に、それぞれ折り返しビット線
方式及びオープンビット線方式のセンスアンプのレイア
ウトを示す。
が狭くなるという問題がある。この理由は以下の通りで
ある。図１７及び図１８に、それぞれ折り返しビット線
方式及びオープンビット線方式のセンスアンプのレイア
ウトを示す。
【０００８】図１７の折り返しビット線方式では、セル
アレイの両側にセンスアンプ４を配置することにより４
ビット線ピッチ（すなわち８Ｆ）に１つのセンスアンプ
を配置することができる。これに反し、オープンビット
線方式では、図１８に示すように２ビット線ピッチ（４
Ｆ）の中にセンスアンプ４をレイアウトすることが必要
となる。従って、センスアンプの配置スペースが狭くな
るので、センスアンプの設計がオープンビット方式では
困難になる。
アレイの両側にセンスアンプ４を配置することにより４
ビット線ピッチ（すなわち８Ｆ）に１つのセンスアンプ
を配置することができる。これに反し、オープンビット
線方式では、図１８に示すように２ビット線ピッチ（４
Ｆ）の中にセンスアンプ４をレイアウトすることが必要
となる。従って、センスアンプの配置スペースが狭くな
るので、センスアンプの設計がオープンビット方式では
困難になる。
【０００９】次に、オープンビット線方式の場合、図１
６に示すように隣接するワード線間のスペースが一定で
なく、Ｆと３Ｆとの異なるスペースが繰り返されるよう
に構成されている。オープンビット線方式において、こ
のワード線間のスペースが一定でないことはパターニン
グに位相シフト法などを適用する際に不利になる。
６に示すように隣接するワード線間のスペースが一定で
なく、Ｆと３Ｆとの異なるスペースが繰り返されるよう
に構成されている。オープンビット線方式において、こ
のワード線間のスペースが一定でないことはパターニン
グに位相シフト法などを適用する際に不利になる。
【００１０】
【発明が解決しようとする課題】上記のように、従来の
オープンビット線方式のレイアウトでは、折り返しビッ
ト線方式に比べ、セル面積を７５％に減少させることが
できるという利点がある。しかし、オープンビット線方
式は、センスアンプの配置スペースがワード線方向で半
分になるので、センスアンプの設計が困難になること、
及び、ワード線間のスペースが一定間隔にならないの
で、微細加工を安定に行うことができないという問題が
ある。
オープンビット線方式のレイアウトでは、折り返しビッ
ト線方式に比べ、セル面積を７５％に減少させることが
できるという利点がある。しかし、オープンビット線方
式は、センスアンプの配置スペースがワード線方向で半
分になるので、センスアンプの設計が困難になること、
及び、ワード線間のスペースが一定間隔にならないの
で、微細加工を安定に行うことができないという問題が
ある。
【００１１】本発明は、上記の事情に基づいてなされた
もので、改良されたオープンビット線方式のレイアウト
を有するダイナミック型半導体記憶装置及びその製造方
法を提供することを目的とする。
もので、改良されたオープンビット線方式のレイアウト
を有するダイナミック型半導体記憶装置及びその製造方
法を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明は、上記の課題を
解決するために次のような手段を講じた。
解決するために次のような手段を講じた。
【００１３】本発明のダイナミック型半導体記憶装置
は、半導体基板と、前記半導体基板上に形成されたＭＯ
Ｓトランジスタ及びキャパシタからなる複数のメモリセ
ルと、前記半導体基板上に形成され、隣接するワード線
間のピッチがワード線幅と等しくなるように配置された
複数のワード線と、前記ワード線に直交するように前記
半導体基板上に形成され、隣接するビット線間のピッチ
がビット線幅の２倍になるように配置された複数のビッ
ト線と、前記各ビット線上に設けられ、２つの前記メモ
リセルに共有される複数のビット線コンタクトと、を具
備し、前記各ビット線の１つのビット線上に設けられた
複数の前記ビット線コンタクトは隣接する前記ワード線
間に１つおきに配置されていて、１つの前記ビット線上
に設けられた複数の前記ビット線コンタクトは、隣接す
る他のビット線上に設けられた前記ビット線コンタクト
が配置されている隣接する前記ワード線間以外の隣接す
る前記ワード線間に１つおきに配置されており、前記ビ
ット線コンタクトに共有される前記２つのメモリセルが
形成された素子領域は、前記ビット線コンタクトに接続
された部分を中心として、その両側に互いに逆方向かつ
ビット線に対して斜めの方向に延びるように配置されて
いる。本発明の他のダイナミック型半導体記憶装置は、
半導体基板と、前記半導体基板上に形成されたＭＯＳト
ランジスタ及びキャパシタからなる複数のメモリセル
と、前記半導体基板上に形成され、隣接するワード線間
のピッチがワード線幅と等しくなるように配置された複
数のワード線と、前記ワード線に交わるように前記半導
体基板上に形成され、隣接するビット線間のピッチがビ
ット線幅の２倍になるように配置された複数のビット線
と、前記各ビット線上に設けられ、２つの前記メモリセ
ルに共有される複数のビット線コンタクトと、を具備
し、前記各ビット線の１つのビット線上に設けられた複
数の前記ビット線コンタクトは隣接する前記ワード線間
に１つおきに配置されていて、１つの前記ビット線上に
設けられた複数の前記ビット線コンタクトは、隣接する
他のビット線上に設けられた前記ビット線コンタクトが
配置されている隣接する前記ワード線間以外の隣接する
前記ワード線間に１つおきに配置されており、前記ビッ
ト線コンタクトに共有される前記２つのメモリセルが形
成された素子領域は、前記ビット線コンタクトに 接続さ
れた部分を中心として、その両側に互いに逆方向かつビ
ット線に対して斜めの方向に延びるように配置され、前
記各素子領域の両端に設けられた蓄積電極コンタクト
は、前記ビット線間の中央部でほぼ直線的に配置されて
いる。 上記の各ダイナミック型半導体記憶装置におい
て、それぞれの前記素子領域がほぼ同一方向に延びるよ
うに形成されていることが好ましい。 本発明の更に他の
ダイナミック型半導体記憶装置は、半導体基板と、前記
半導体基板上に形成されたＭＯＳトランジスタ及びキャ
パシタからなる複数のメモリセルと、前記半導体基板上
に形成され、隣接するワード線間のピッチがワード線幅
と等しくなるように配置された複数のワード線と、前記
ワード線に交わるように前記半導体基板上に形成され、
隣接するビット線間のピッチがビット線幅の２倍になる
ように配置された複数のビット線と、前記各ビット線上
に設けられ、２つの前記メモリセルに共有される複数の
ビット線コンタクトと、を具備し、前記各ビット線の１
つのビット線上に設けられた複数の前記ビット線コンタ
クトは隣接する前記ワード線間に１つおきに配置されて
いて、１つの前記ビット線上に設けられた複数の前記ビ
ット線コンタクトは、隣接する他のビット線上に設けら
れた前記ビット線コンタクトが配置されている隣接する
前記ワード線間以外の隣接する前記ワード線間に１つお
きに配置されており、前記ビット線コンタクトに共有さ
れる前記２つのメモリセルが形成された素子領域は、前
記ビット線コンタクトに接続された部分を中心として、
その両側に互いに逆方向かつビット線に対して斜めの方
向に延びるように配置され、前記素子領域のうち、１つ
のビット線に接続される複数の素子領域は互いに平行に
配置され、１つの前記ビット線に接続される複数の素子
領域の向きが、隣接する他のビット線に接続される複数
の素子領域の向きと異なるように配置されている。な
お、本ダイナミック型半導体記憶装置において１つの前
記ビット線に接続される前記複数の素子領域は、隣接す
る他のビット線に接続される複数の素子領域に対し、ビ
ット線を軸として反転した向きで配置されていることが
好ましい。本発明に係るダイナミック型半導体記憶装置
を製造する方法は、半導体基板に素子分離領域を形成す
る工程と、前記素子分離によって形成された素子領域に
ＣＭＯＳトランジスタを形成する工程と、前記ＣＭＯＳ
トランジスタ段差をポリッ シングにより平坦化する工程
と、蓄積電極コンタクトを形成するための第１の埋め込
みプラグを形成し、このプラグを被覆する工程と、ビッ
ト線コンタクトを形成する工程と、ビット線を形成する
工程と、ビット線上層間絶縁膜をポリッシングにより平
坦化する工程と、ビット線間スペースより小さいコンタ
クトホールをビット線間に形成し、前記第１の埋め込み
プラグと接続される第２の埋め込みプラグを形成する工
程と、前記第２の埋め込みプラグと接続される蓄積電極
を形成する工程と、キャパシタ絶縁膜及びプレート電極
を形成する工程と、プレート電極上層間絶縁膜をポリッ
シングにより平坦化する工程と、第１及び第２の金属配
線を形成する工程と、を具備する。ここで、前記ＣＭＯ
Ｓトランジスタを形成する工程は、隣接するＣＭＯＳト
ランジスタのゲート電極を、ゲート電極間のピッチがゲ
ート電極線幅と等しくなるように配置する工程を含み、
前記ビット線を形成する工程は、隣接するビット線間の
ピッチがビット線幅の２倍になるように複数のビット線
を形成工程を含むことが好ましい。
は、半導体基板と、前記半導体基板上に形成されたＭＯ
Ｓトランジスタ及びキャパシタからなる複数のメモリセ
ルと、前記半導体基板上に形成され、隣接するワード線
間のピッチがワード線幅と等しくなるように配置された
複数のワード線と、前記ワード線に直交するように前記
半導体基板上に形成され、隣接するビット線間のピッチ
がビット線幅の２倍になるように配置された複数のビッ
ト線と、前記各ビット線上に設けられ、２つの前記メモ
リセルに共有される複数のビット線コンタクトと、を具
備し、前記各ビット線の１つのビット線上に設けられた
複数の前記ビット線コンタクトは隣接する前記ワード線
間に１つおきに配置されていて、１つの前記ビット線上
に設けられた複数の前記ビット線コンタクトは、隣接す
る他のビット線上に設けられた前記ビット線コンタクト
が配置されている隣接する前記ワード線間以外の隣接す
る前記ワード線間に１つおきに配置されており、前記ビ
ット線コンタクトに共有される前記２つのメモリセルが
形成された素子領域は、前記ビット線コンタクトに接続
された部分を中心として、その両側に互いに逆方向かつ
ビット線に対して斜めの方向に延びるように配置されて
いる。本発明の他のダイナミック型半導体記憶装置は、
半導体基板と、前記半導体基板上に形成されたＭＯＳト
ランジスタ及びキャパシタからなる複数のメモリセル
と、前記半導体基板上に形成され、隣接するワード線間
のピッチがワード線幅と等しくなるように配置された複
数のワード線と、前記ワード線に交わるように前記半導
体基板上に形成され、隣接するビット線間のピッチがビ
ット線幅の２倍になるように配置された複数のビット線
と、前記各ビット線上に設けられ、２つの前記メモリセ
ルに共有される複数のビット線コンタクトと、を具備
し、前記各ビット線の１つのビット線上に設けられた複
数の前記ビット線コンタクトは隣接する前記ワード線間
に１つおきに配置されていて、１つの前記ビット線上に
設けられた複数の前記ビット線コンタクトは、隣接する
他のビット線上に設けられた前記ビット線コンタクトが
配置されている隣接する前記ワード線間以外の隣接する
前記ワード線間に１つおきに配置されており、前記ビッ
ト線コンタクトに共有される前記２つのメモリセルが形
成された素子領域は、前記ビット線コンタクトに 接続さ
れた部分を中心として、その両側に互いに逆方向かつビ
ット線に対して斜めの方向に延びるように配置され、前
記各素子領域の両端に設けられた蓄積電極コンタクト
は、前記ビット線間の中央部でほぼ直線的に配置されて
いる。 上記の各ダイナミック型半導体記憶装置におい
て、それぞれの前記素子領域がほぼ同一方向に延びるよ
うに形成されていることが好ましい。 本発明の更に他の
ダイナミック型半導体記憶装置は、半導体基板と、前記
半導体基板上に形成されたＭＯＳトランジスタ及びキャ
パシタからなる複数のメモリセルと、前記半導体基板上
に形成され、隣接するワード線間のピッチがワード線幅
と等しくなるように配置された複数のワード線と、前記
ワード線に交わるように前記半導体基板上に形成され、
隣接するビット線間のピッチがビット線幅の２倍になる
ように配置された複数のビット線と、前記各ビット線上
に設けられ、２つの前記メモリセルに共有される複数の
ビット線コンタクトと、を具備し、前記各ビット線の１
つのビット線上に設けられた複数の前記ビット線コンタ
クトは隣接する前記ワード線間に１つおきに配置されて
いて、１つの前記ビット線上に設けられた複数の前記ビ
ット線コンタクトは、隣接する他のビット線上に設けら
れた前記ビット線コンタクトが配置されている隣接する
前記ワード線間以外の隣接する前記ワード線間に１つお
きに配置されており、前記ビット線コンタクトに共有さ
れる前記２つのメモリセルが形成された素子領域は、前
記ビット線コンタクトに接続された部分を中心として、
その両側に互いに逆方向かつビット線に対して斜めの方
向に延びるように配置され、前記素子領域のうち、１つ
のビット線に接続される複数の素子領域は互いに平行に
配置され、１つの前記ビット線に接続される複数の素子
領域の向きが、隣接する他のビット線に接続される複数
の素子領域の向きと異なるように配置されている。な
お、本ダイナミック型半導体記憶装置において１つの前
記ビット線に接続される前記複数の素子領域は、隣接す
る他のビット線に接続される複数の素子領域に対し、ビ
ット線を軸として反転した向きで配置されていることが
好ましい。本発明に係るダイナミック型半導体記憶装置
を製造する方法は、半導体基板に素子分離領域を形成す
る工程と、前記素子分離によって形成された素子領域に
ＣＭＯＳトランジスタを形成する工程と、前記ＣＭＯＳ
トランジスタ段差をポリッ シングにより平坦化する工程
と、蓄積電極コンタクトを形成するための第１の埋め込
みプラグを形成し、このプラグを被覆する工程と、ビッ
ト線コンタクトを形成する工程と、ビット線を形成する
工程と、ビット線上層間絶縁膜をポリッシングにより平
坦化する工程と、ビット線間スペースより小さいコンタ
クトホールをビット線間に形成し、前記第１の埋め込み
プラグと接続される第２の埋め込みプラグを形成する工
程と、前記第２の埋め込みプラグと接続される蓄積電極
を形成する工程と、キャパシタ絶縁膜及びプレート電極
を形成する工程と、プレート電極上層間絶縁膜をポリッ
シングにより平坦化する工程と、第１及び第２の金属配
線を形成する工程と、を具備する。ここで、前記ＣＭＯ
Ｓトランジスタを形成する工程は、隣接するＣＭＯＳト
ランジスタのゲート電極を、ゲート電極間のピッチがゲ
ート電極線幅と等しくなるように配置する工程を含み、
前記ビット線を形成する工程は、隣接するビット線間の
ピッチがビット線幅の２倍になるように複数のビット線
を形成工程を含むことが好ましい。
【００１４】また、本発明のダイナミック型半導体記憶
装置を製造する方法は、半導体基板に素子分離領域を形
成する工程と、前記素子分離によって形成された素子領
域にＣＭＯＳトランジスタを形成する工程と、前記ＣＭ
ＯＳトランジスタ段差をポリッシングにより平坦化する
工程と、蓄積電極コンタクトを形成するための第１の埋
め込みプラグを形成し、このプラグを被覆する工程と、
ビット線コンタクトを形成する工程と、ビット線を形成
する工程と、ビット線上層間絶縁膜をポリッシングによ
り平坦化する工程と、ビット線間スペースより小さいコ
ンタクトホールをビット線間に形成し、前記第１の埋め
込みプラグと接続される第２の埋め込みプラグを形成す
る工程と、前記第２の埋め込みプラグと接続される蓄積
電極を形成する工程と、キャパシタ絶縁膜及びプレート
電極を形成する工程と、プレート電極上層間絶縁膜をポ
リッシングにより平坦化する工程と、第１及び第２の金
属配線を形成する工程と、を備えた。
装置を製造する方法は、半導体基板に素子分離領域を形
成する工程と、前記素子分離によって形成された素子領
域にＣＭＯＳトランジスタを形成する工程と、前記ＣＭ
ＯＳトランジスタ段差をポリッシングにより平坦化する
工程と、蓄積電極コンタクトを形成するための第１の埋
め込みプラグを形成し、このプラグを被覆する工程と、
ビット線コンタクトを形成する工程と、ビット線を形成
する工程と、ビット線上層間絶縁膜をポリッシングによ
り平坦化する工程と、ビット線間スペースより小さいコ
ンタクトホールをビット線間に形成し、前記第１の埋め
込みプラグと接続される第２の埋め込みプラグを形成す
る工程と、前記第２の埋め込みプラグと接続される蓄積
電極を形成する工程と、キャパシタ絶縁膜及びプレート
電極を形成する工程と、プレート電極上層間絶縁膜をポ
リッシングにより平坦化する工程と、第１及び第２の金
属配線を形成する工程と、を備えた。
【００１５】また、本発明のダイナミック型半導体記憶
装置を製造する方法は、半導体基板に素子分離領域を形
成する工程と、前記素子分離によって形成された素子領
域にＣＭＯＳトランジスタを形成する工程と、前記ＣＭ
ＯＳトランジスタ段差をポリッシングにより平坦化する
工程と、蓄積電極コンタクトを形成するための第１の埋
め込みプラグを形成し、このプラグを被覆する工程と、
ビット線コンタクトを形成する工程と、ビット線を形成
する工程と、ビット線上層間絶縁膜をポリッシングによ
り平坦化する工程と、ビット線間スペースより小さいコ
ンタクトホールをビット線間に形成し、前記第１の埋め
込みプラグと接続される第２の埋め込みプラグを形成す
る工程と、前記第２の埋め込みプラグと接続される蓄積
電極を形成する工程と、キャパシタ絶縁膜及びプレート
電極を形成する工程と、プレート電極上層間絶縁膜をポ
リッシングにより平坦化する工程と、第１及び第２の金
属配線を形成する工程と、を備えた。更に、前記第１の
金属配線を形成する工程は、前記第１の金属配線と前記
ビット線との接続を選択成長させたタングステンにより
行う工程を含むようにした。本発明の他のダイナミック
型半導体記憶装置を製造する方法は、半導体基板上にＭ
ＯＳトランジスタ及びキャパシタからなる複数のメモリ
セルを形成し、前記半導体基板上に隣接するワード線間
のピッチがワード線幅と等しくなるように配置された複
数のワード線を形成し、前記半導体基板上に、前記ワー
ド線に直交し、隣接するビット線間のピッチがビット線
幅の２倍になるように複数のビット線を形成し、前記各
ビット線上に、２つの前記メモリセルに共有される複数
のビット線コンタクトを形成した。
装置を製造する方法は、半導体基板に素子分離領域を形
成する工程と、前記素子分離によって形成された素子領
域にＣＭＯＳトランジスタを形成する工程と、前記ＣＭ
ＯＳトランジスタ段差をポリッシングにより平坦化する
工程と、蓄積電極コンタクトを形成するための第１の埋
め込みプラグを形成し、このプラグを被覆する工程と、
ビット線コンタクトを形成する工程と、ビット線を形成
する工程と、ビット線上層間絶縁膜をポリッシングによ
り平坦化する工程と、ビット線間スペースより小さいコ
ンタクトホールをビット線間に形成し、前記第１の埋め
込みプラグと接続される第２の埋め込みプラグを形成す
る工程と、前記第２の埋め込みプラグと接続される蓄積
電極を形成する工程と、キャパシタ絶縁膜及びプレート
電極を形成する工程と、プレート電極上層間絶縁膜をポ
リッシングにより平坦化する工程と、第１及び第２の金
属配線を形成する工程と、を備えた。更に、前記第１の
金属配線を形成する工程は、前記第１の金属配線と前記
ビット線との接続を選択成長させたタングステンにより
行う工程を含むようにした。本発明の他のダイナミック
型半導体記憶装置を製造する方法は、半導体基板上にＭ
ＯＳトランジスタ及びキャパシタからなる複数のメモリ
セルを形成し、前記半導体基板上に隣接するワード線間
のピッチがワード線幅と等しくなるように配置された複
数のワード線を形成し、前記半導体基板上に、前記ワー
ド線に直交し、隣接するビット線間のピッチがビット線
幅の２倍になるように複数のビット線を形成し、前記各
ビット線上に、２つの前記メモリセルに共有される複数
のビット線コンタクトを形成した。
【００１６】加えて、前記第１の金属配線を形成する工
程において、前記第１の金属配線からのＣＭＯＳトラン
ジスタのすべてのコンタクトが、前記ビット線を介して
行われるようにした。
程において、前記第１の金属配線からのＣＭＯＳトラン
ジスタのすべてのコンタクトが、前記ビット線を介して
行われるようにした。
【００１７】
【作用】上記手段を講じた結果、次のような作用が生じ
る。
る。
【００１８】本発明では、隣接するワード線の間隔及
び、隣接するビット線の間隔を一定とし、１つのビット
線上に設けられたビット線コンタクトは隣接するワード
線間に２ワード線ピッチ毎に配置され、このビット線に
隣接するビット線上に設けられたビット線コンタクト
は、１ワード線ピッチ分ずれた位置に２ワード線ピッチ
毎に配置されているので、本発明のセルアレイのレイア
ウトによって最密充填を行った場合、セルの最小面積
は、１ワード線ピッチ（２Ｆ）×１．５ビット線ピッチ
（３Ｆ）であることから、６Ｆ2 となる。
び、隣接するビット線の間隔を一定とし、１つのビット
線上に設けられたビット線コンタクトは隣接するワード
線間に２ワード線ピッチ毎に配置され、このビット線に
隣接するビット線上に設けられたビット線コンタクト
は、１ワード線ピッチ分ずれた位置に２ワード線ピッチ
毎に配置されているので、本発明のセルアレイのレイア
ウトによって最密充填を行った場合、セルの最小面積
は、１ワード線ピッチ（２Ｆ）×１．５ビット線ピッチ
（３Ｆ）であることから、６Ｆ2 となる。
【００１９】従って、本発明によれば、従来のオープン
ビット線方式による最小セル面積である６Ｆ2 を保った
まま、ビット線スペースを最小加工寸法の２倍である２
Ｆを確保できるため、従来オープンビット線方式によれ
ば４Ｆしか確保することができなかったセンスアンプ配
置スペースを従来のオープンビット線方式のセルアレイ
のレイアウトの１．５倍である６Ｆ分確保できる。上記
より、セル面積を増大させることなく、センスアンプの
配置スペースを十分に確保することができる。更に、本
発明によれば、ワード線及びビット線のそれぞれが等間
隔に配置されているので、精度の良いパターニング及び
加工が可能となる。
ビット線方式による最小セル面積である６Ｆ2 を保った
まま、ビット線スペースを最小加工寸法の２倍である２
Ｆを確保できるため、従来オープンビット線方式によれ
ば４Ｆしか確保することができなかったセンスアンプ配
置スペースを従来のオープンビット線方式のセルアレイ
のレイアウトの１．５倍である６Ｆ分確保できる。上記
より、セル面積を増大させることなく、センスアンプの
配置スペースを十分に確保することができる。更に、本
発明によれば、ワード線及びビット線のそれぞれが等間
隔に配置されているので、精度の良いパターニング及び
加工が可能となる。
【００２０】また、本発明のレイアウトに従って最密充
填を行った場合には、隣接するビット線間のスペースが
ワード線のそれの２倍になるが、より下地段差の厳し
い、ビット線のピッチが緩和されるので、ビット線のパ
ターニングが容易となる。
填を行った場合には、隣接するビット線間のスペースが
ワード線のそれの２倍になるが、より下地段差の厳し
い、ビット線のピッチが緩和されるので、ビット線のパ
ターニングが容易となる。
【００２１】加えて、隣接するビット線間のスペースが
大きくなるので、蓄積電極用コンタクトの加工に自己整
合プロセスを用いる必要がなくなり、ビット線を形成す
る材料及びビット線上部の膜構成の自由度が極めて大き
くなる。
大きくなるので、蓄積電極用コンタクトの加工に自己整
合プロセスを用いる必要がなくなり、ビット線を形成す
る材料及びビット線上部の膜構成の自由度が極めて大き
くなる。
【００２２】
【実施例】以下本発明の実施例を説明する。図１は、本
発明の一実施例に係るダイナミック型半導体記憶装置
（以下、ＤＲＡＭという）のビット線コンタクトの配置
を示す図である。
発明の一実施例に係るダイナミック型半導体記憶装置
（以下、ＤＲＡＭという）のビット線コンタクトの配置
を示す図である。
【００２３】図１のＤＲＡＭは、図示しない半導体基板
上に平行に配置された複数のワード線ＷＬ1 〜ＷＬ
5 （以下、単にワード線という場合はＷＬとする）及び
前記ワード線ＷＬに交わるように配置され、平行に配置
された複数のビット線ＢＬ1 〜ＢＬ3 （以下、単にビッ
ト線という場合はＢＬとする）で構成されている。ここ
で、ビット線コンタクト１は、各ビット線ＢＬ上の各ワ
ード線ＷＬの間に配置されている。本発明は、このビッ
ト線コンタクト１を図１に示すように、各ビット線ＢＬ
に設けられたビット線コンタクト１を隣接するワード線
ＷＬ間に１つおきに配置し、かつ、隣接するビット線Ｂ
Ｌのビット線コンタクト１はビット線コンタクト１が配
置されていない隣接するワード線ＷＬ間に配置されてい
る。すなわち、ビット線ＢＬ1 及びＢＬ3 に設けられた
ビット線コンタクト１はワード線ＷＬ1 とＷＬ2 との
間、ＷＬ3 とＷＬ4 との間、及びＷＬ5 と図示しないＷ
Ｌ6 との間に設けられている。ビット線ＢＬ1 とＢＬ3
に隣接するビット線ＢＬ2 に設けられたビット線コンタ
クト１は隣接するワード線ＷＬ間のビット線ＢＬ1 とＢ
Ｌ3 にビット線コンタクト１が設けられていない部分、
すなわち、ワード線ＷＬ2とＷＬ3 との間、ＷＬ4 とＷ
Ｌ5 との間、及び図示しないＷＬ0 とＷＬ1 との間に設
けられる。
上に平行に配置された複数のワード線ＷＬ1 〜ＷＬ
5 （以下、単にワード線という場合はＷＬとする）及び
前記ワード線ＷＬに交わるように配置され、平行に配置
された複数のビット線ＢＬ1 〜ＢＬ3 （以下、単にビッ
ト線という場合はＢＬとする）で構成されている。ここ
で、ビット線コンタクト１は、各ビット線ＢＬ上の各ワ
ード線ＷＬの間に配置されている。本発明は、このビッ
ト線コンタクト１を図１に示すように、各ビット線ＢＬ
に設けられたビット線コンタクト１を隣接するワード線
ＷＬ間に１つおきに配置し、かつ、隣接するビット線Ｂ
Ｌのビット線コンタクト１はビット線コンタクト１が配
置されていない隣接するワード線ＷＬ間に配置されてい
る。すなわち、ビット線ＢＬ1 及びＢＬ3 に設けられた
ビット線コンタクト１はワード線ＷＬ1 とＷＬ2 との
間、ＷＬ3 とＷＬ4 との間、及びＷＬ5 と図示しないＷ
Ｌ6 との間に設けられている。ビット線ＢＬ1 とＢＬ3
に隣接するビット線ＢＬ2 に設けられたビット線コンタ
クト１は隣接するワード線ＷＬ間のビット線ＢＬ1 とＢ
Ｌ3 にビット線コンタクト１が設けられていない部分、
すなわち、ワード線ＷＬ2とＷＬ3 との間、ＷＬ4 とＷ
Ｌ5 との間、及び図示しないＷＬ0 とＷＬ1 との間に設
けられる。
【００２４】また、図１では、隣接するビット線ＢＬの
間隔が隣接するワード線ＷＬの間隔よりも広くなってお
り。隣接するビット線ＢＬの間隔は隣接するワード線Ｗ
Ｌの間隔の１．５倍となっている。また、ビット線ＢＬ
とワード線ＷＬは互いに直交するように構成されてい
る。
間隔が隣接するワード線ＷＬの間隔よりも広くなってお
り。隣接するビット線ＢＬの間隔は隣接するワード線Ｗ
Ｌの間隔の１．５倍となっている。また、ビット線ＢＬ
とワード線ＷＬは互いに直交するように構成されてい
る。
【００２５】従って、図１によれば、隣接するワード線
ＷＬの間隔及び隣接するビット線ＢＬの間隔を一定と
し、１つのビット線ＢＬ上に設けられたビット線コンタ
クト１は隣接するワード線ＷＬ間に２ワード線ピッチ毎
に配置され、このビット線ＢＬに隣接するビット線ＢＬ
上に設けられたビット線コンタクト１は、１ワード線ピ
ッチ分ずれた位置に２ワード線ピッチ毎に配置されてい
るので、本発明のセルアレイのレイアウトによって最密
充填を行った場合、セルの最小面積は、１ワード線ピッ
チ（２Ｆ）×１．５ビット線ピッチ（３Ｆ）であること
から、６Ｆ2 となる。
ＷＬの間隔及び隣接するビット線ＢＬの間隔を一定と
し、１つのビット線ＢＬ上に設けられたビット線コンタ
クト１は隣接するワード線ＷＬ間に２ワード線ピッチ毎
に配置され、このビット線ＢＬに隣接するビット線ＢＬ
上に設けられたビット線コンタクト１は、１ワード線ピ
ッチ分ずれた位置に２ワード線ピッチ毎に配置されてい
るので、本発明のセルアレイのレイアウトによって最密
充填を行った場合、セルの最小面積は、１ワード線ピッ
チ（２Ｆ）×１．５ビット線ピッチ（３Ｆ）であること
から、６Ｆ2 となる。
【００２６】従って、従来のオープンビット線方式によ
る最小セル面積である６Ｆ2 を保ったまま、ビット線ス
ペースを最小加工寸法の２倍である２Ｆを確保できるた
め、従来オープンビット線方式によれば４Ｆしか確保す
ることができなかったセンスアンプ配置スペースを従来
のオープンビット線方式のセルアレイのレイアウトの
１．５倍である６Ｆ分確保できる。また、ワード線ＷＬ
及びビット線ＢＬのそれぞれが等間隔に配置されている
ので、精度の良いパターニング及び加工が可能となる。
る最小セル面積である６Ｆ2 を保ったまま、ビット線ス
ペースを最小加工寸法の２倍である２Ｆを確保できるた
め、従来オープンビット線方式によれば４Ｆしか確保す
ることができなかったセンスアンプ配置スペースを従来
のオープンビット線方式のセルアレイのレイアウトの
１．５倍である６Ｆ分確保できる。また、ワード線ＷＬ
及びビット線ＢＬのそれぞれが等間隔に配置されている
ので、精度の良いパターニング及び加工が可能となる。
【００２７】また、図１のレイアウトに従って最密充填
を行った場合には、隣接するビット線間のスペースがワ
ード線のそれの２倍になるが、より下地段差の厳しい、
ビット線のピッチが緩和されるので、ビット線のパター
ニングが容易となる。
を行った場合には、隣接するビット線間のスペースがワ
ード線のそれの２倍になるが、より下地段差の厳しい、
ビット線のピッチが緩和されるので、ビット線のパター
ニングが容易となる。
【００２８】加えて、隣接するビット線間のスペースが
大きくなるので、蓄積電極用コンタクトの加工に自己整
合プロセスを用いる必要がなくなり、ビット線を形成す
る材料及びビット線上部の膜構成の自由度が極めて大き
くなる。
大きくなるので、蓄積電極用コンタクトの加工に自己整
合プロセスを用いる必要がなくなり、ビット線を形成す
る材料及びビット線上部の膜構成の自由度が極めて大き
くなる。
【００２９】図１に示したようなビット線コンタクト１
の配置に基づいてセルアレイの実際のレイアウトを行っ
た一例を図２に示す。図２において、斜線部は素子領域
２を示す。図２によれば、蓄積電極コンタクト３をビッ
ト線ＢＬ間に０．５Ｆの余裕をもって形成することがで
きる。図３には、図２のセルアレイの１つを取り出した
図を示す。
の配置に基づいてセルアレイの実際のレイアウトを行っ
た一例を図２に示す。図２において、斜線部は素子領域
２を示す。図２によれば、蓄積電極コンタクト３をビッ
ト線ＢＬ間に０．５Ｆの余裕をもって形成することがで
きる。図３には、図２のセルアレイの１つを取り出した
図を示す。
【００３０】図２に示すＤＲＡＭの製造方法を図５から
図１２を用いて説明する。図５から図１０の（ａ）及び
図１１は、図２の素子領域２の断面図を示し、図５から
図１０の（ｂ）及び図１２は、図２の素子領域２を除く
トランジスタを含む周辺回路部を示す。
図１２を用いて説明する。図５から図１０の（ａ）及び
図１１は、図２の素子領域２の断面図を示し、図５から
図１０の（ｂ）及び図１２は、図２の素子領域２を除く
トランジスタを含む周辺回路部を示す。
【００３１】まず、図５（ｂ）に示すように半導体基板
１０上のセル部を形成する素子領域２以外の周辺回路部
にＬＯＣＯＳ法によりフィールド酸化膜１１を形成す
る。その後、図５（ａ）に示すように、セル部に素子分
離用トレンチ１２を形成し、ＳｉＯ2 膜を素子分離用ト
レンチ１２にＣＶＤ法等により埋め込んで、素子分離を
完成させる。その後、半導体基板１０上にゲート酸化膜
１３を形成し、ゲート電極用ポリシリコン１４を積層し
た後に熱酸化して酸化膜１５を形成し、その上にＳｉＮ
膜１６を積層する。その後、エッチングによりゲートを
加工した後に熱酸化によりゲートポリシリコン１４の側
面に酸化膜１５を形成することによって、ワード線とな
るゲート電極１４を形成する。
１０上のセル部を形成する素子領域２以外の周辺回路部
にＬＯＣＯＳ法によりフィールド酸化膜１１を形成す
る。その後、図５（ａ）に示すように、セル部に素子分
離用トレンチ１２を形成し、ＳｉＯ2 膜を素子分離用ト
レンチ１２にＣＶＤ法等により埋め込んで、素子分離を
完成させる。その後、半導体基板１０上にゲート酸化膜
１３を形成し、ゲート電極用ポリシリコン１４を積層し
た後に熱酸化して酸化膜１５を形成し、その上にＳｉＮ
膜１６を積層する。その後、エッチングによりゲートを
加工した後に熱酸化によりゲートポリシリコン１４の側
面に酸化膜１５を形成することによって、ワード線とな
るゲート電極１４を形成する。
【００３２】次に、ＬＤＤインプラを行った後にポリシ
リコンの側壁残しを行い、周辺回路部にｎ+ インプラを
行った後に、側壁のポリシリコンをＣＤＥ法により、い
ったん剥離する。再びエッチングストッパとなるポリシ
リコン１６を積層し、ゲート電極１４上の層間絶縁膜
（以下、ＢＰＳＧ膜という）１８を積層する。その後、
このＢＰＳＧ膜１８のポリッシングを行い、ワード線の
上部を平坦化する。そして、ＣＶＤ法によりＳｉＯ2 を
積層した後に、蓄積電極コンタクトの下部のプラグを形
成するためのコンタクト穴２０をポリシリコン１６をス
トッパとして形成する。前記コンタクト穴２０のポリシ
リコン１６をＣＤＥ法により剥離した後に、ＳｉＮ２１
を積層し、側壁残しを行うと共に、基板を露出させる
（図６（ａ）及び（ｂ））。
リコンの側壁残しを行い、周辺回路部にｎ+ インプラを
行った後に、側壁のポリシリコンをＣＤＥ法により、い
ったん剥離する。再びエッチングストッパとなるポリシ
リコン１６を積層し、ゲート電極１４上の層間絶縁膜
（以下、ＢＰＳＧ膜という）１８を積層する。その後、
このＢＰＳＧ膜１８のポリッシングを行い、ワード線の
上部を平坦化する。そして、ＣＶＤ法によりＳｉＯ2 を
積層した後に、蓄積電極コンタクトの下部のプラグを形
成するためのコンタクト穴２０をポリシリコン１６をス
トッパとして形成する。前記コンタクト穴２０のポリシ
リコン１６をＣＤＥ法により剥離した後に、ＳｉＮ２１
を積層し、側壁残しを行うと共に、基板を露出させる
（図６（ａ）及び（ｂ））。
【００３３】図６（ａ）で形成されたコンタクト穴２０
に、ポリシリコン２２を２回に分けて積層した後（この
時、ポリシリコン２２へのインプラを積層後にそれぞれ
行う）に、全面ＲＩＥによるエッチバックでポリシリコ
ン２２を穴の中だけに残すことにより蓄積電荷コンタク
ト用プラグを形成する。この時点で、一旦ＣＶＤ法によ
りＳｉＯ2 膜２３を積層するにより、プラグをカバーす
る。その後、ビット線コンタクト２４を、コンタクト穴
２０を形成する場合と同様な方法によりポリシリコン１
７をストッパとして形成する（図７（ａ）及び
（ｂ））。
に、ポリシリコン２２を２回に分けて積層した後（この
時、ポリシリコン２２へのインプラを積層後にそれぞれ
行う）に、全面ＲＩＥによるエッチバックでポリシリコ
ン２２を穴の中だけに残すことにより蓄積電荷コンタク
ト用プラグを形成する。この時点で、一旦ＣＶＤ法によ
りＳｉＯ2 膜２３を積層するにより、プラグをカバーす
る。その後、ビット線コンタクト２４を、コンタクト穴
２０を形成する場合と同様な方法によりポリシリコン１
７をストッパとして形成する（図７（ａ）及び
（ｂ））。
【００３４】ビット線コンタクト２４は、蓄積電荷コン
タクト用プラグ２２を形成する場合と同様の工程でポリ
シリコン２５を２回積層によって形成する。そして、ポ
リシリコン２６を用いて埋め込みビット線となるＷＳｉ
２７を積層した後にビット線のパターニングを行う（図
８（ａ）及び（ｂ））。次に、ビット線上のＢＰＳＧ膜
２８を積層した後に、２度目のポリッシングを行って、
ビット線上の段差を平坦化する。ＳｉＮ膜２９を積層し
たところで、先に形成した蓄積電荷コンタクト用プラグ
２２をめがけて蓄積電荷コンタクト３０を形成する。こ
の際、本発明によれば、ビット線に対して自己整合プロ
セスを用いることなく、マスク合わせによりパターニン
グを行うことができる。蓄積電荷コンタクトとＷＳｉ２
７（ビット線）との絶縁は、ＷＳｉ２７の側壁の熱酸化
により形成された酸化膜３２と、側壁残しＳｉＮ膜３１
によって確保する（図９（ａ）及び（ｂ））。
タクト用プラグ２２を形成する場合と同様の工程でポリ
シリコン２５を２回積層によって形成する。そして、ポ
リシリコン２６を用いて埋め込みビット線となるＷＳｉ
２７を積層した後にビット線のパターニングを行う（図
８（ａ）及び（ｂ））。次に、ビット線上のＢＰＳＧ膜
２８を積層した後に、２度目のポリッシングを行って、
ビット線上の段差を平坦化する。ＳｉＮ膜２９を積層し
たところで、先に形成した蓄積電荷コンタクト用プラグ
２２をめがけて蓄積電荷コンタクト３０を形成する。こ
の際、本発明によれば、ビット線に対して自己整合プロ
セスを用いることなく、マスク合わせによりパターニン
グを行うことができる。蓄積電荷コンタクトとＷＳｉ２
７（ビット線）との絶縁は、ＷＳｉ２７の側壁の熱酸化
により形成された酸化膜３２と、側壁残しＳｉＮ膜３１
によって確保する（図９（ａ）及び（ｂ））。
【００３５】更に、ポリシリコン３３を蓄積電荷コンタ
クト用プラグ３０に２回積層し、その上に蓄積電荷コン
タクトを埋め込んだ後、ＢＰＳＧ膜３４を積層し、円筒
型蓄積ノードの中心となる円柱形状に加工した後、蓄積
電荷コンタクトとなるポリシリコン３５を積層する（図
１０（ａ）及び（ｂ））。
クト用プラグ３０に２回積層し、その上に蓄積電荷コン
タクトを埋め込んだ後、ＢＰＳＧ膜３４を積層し、円筒
型蓄積ノードの中心となる円柱形状に加工した後、蓄積
電荷コンタクトとなるポリシリコン３５を積層する（図
１０（ａ）及び（ｂ））。
【００３６】次に、全面ＲＩＥによりポリシリコン３５
をＢＰＳＧ膜３４の外側にのみ残し、ＢＰＳＧ膜３４を
ＮＨ4 Ｆエッチング等のウェットエッチングにより除去
すると円筒型の蓄積電荷コンタクト３５が形成される。
この蓄積電荷コンタクト３５の表面にキャパシタ絶縁膜
となるＳｉＮとＳｉＯ2 との混合膜３６を形成し、蓄積
ノードの段差を埋めるようにプレートポリシリコン３７
を積層することによりキャパシタが完成する（図１
１）。
をＢＰＳＧ膜３４の外側にのみ残し、ＢＰＳＧ膜３４を
ＮＨ4 Ｆエッチング等のウェットエッチングにより除去
すると円筒型の蓄積電荷コンタクト３５が形成される。
この蓄積電荷コンタクト３５の表面にキャパシタ絶縁膜
となるＳｉＮとＳｉＯ2 との混合膜３６を形成し、蓄積
ノードの段差を埋めるようにプレートポリシリコン３７
を積層することによりキャパシタが完成する（図１
１）。
【００３７】その後の配線工程は、周辺回路部を用いて
説明するが、図１２に示すようにプレート３７形成後
に、ＢＰＳＧ膜３８を３度目のポリッシングで平坦化し
た後に、コンタクトを形成する。
説明するが、図１２に示すようにプレート３７形成後
に、ＢＰＳＧ膜３８を３度目のポリッシングで平坦化し
た後に、コンタクトを形成する。
【００３８】上記の工程により、すべてのコンタクトが
ＷＳｉ２７を介して第１層配線のアルミニウム３９と接
続されるが、ＷＳｉ２７と第１層配線のアルミニウム３
９の接続には、選択成長させたタングステンプラグ４０
を用いる。また、第２層配線のアルミニウム４２と第１
層配線のアルミニウム３９の接続にも選択成長させたタ
ングステンプラグ４１を同様に用いる。
ＷＳｉ２７を介して第１層配線のアルミニウム３９と接
続されるが、ＷＳｉ２７と第１層配線のアルミニウム３
９の接続には、選択成長させたタングステンプラグ４０
を用いる。また、第２層配線のアルミニウム４２と第１
層配線のアルミニウム３９の接続にも選択成長させたタ
ングステンプラグ４１を同様に用いる。
【００３９】また、第２層配線のアルミニウム４２と第
１層配線のアルミニウム３９とを接続する貫通ホールを
形成する前に４度目のポリッシングによる平坦化を行っ
ても良い。本発明は、上記実施例に限定されない。セル
アレイのレイアウトは、図２に示したものに限られず、
ビット線コンタクト１の配置が図１に示すような構造で
あれば、いかなる変更も可能である。例えば、図２の変
形例として、図１３及び図１４に、図２のセルアレイの
レイアウトの第１及び第２変形例を示す。図１３及び図
１４では、ビット線コンタクト１の位置は図２と同様と
し、素子領域のレイアウトのみを変更している。
１層配線のアルミニウム３９とを接続する貫通ホールを
形成する前に４度目のポリッシングによる平坦化を行っ
ても良い。本発明は、上記実施例に限定されない。セル
アレイのレイアウトは、図２に示したものに限られず、
ビット線コンタクト１の配置が図１に示すような構造で
あれば、いかなる変更も可能である。例えば、図２の変
形例として、図１３及び図１４に、図２のセルアレイの
レイアウトの第１及び第２変形例を示す。図１３及び図
１４では、ビット線コンタクト１の位置は図２と同様と
し、素子領域のレイアウトのみを変更している。
【００４０】図１３では、図２のレイアウトにおいて、
素子領域の形状は変更しないで、各素子領域をビット線
コンタクト１を中心として、反転させたレイアウトとし
たものである。図１４は、素子領域の形状を図２のよう
に階段状でなく、鞍のような形状としたものである。図
１３及び図１４によっても、ビット線コンタクト１の配
置は図２と同様であることから、図２と同様の効果が得
られる。
素子領域の形状は変更しないで、各素子領域をビット線
コンタクト１を中心として、反転させたレイアウトとし
たものである。図１４は、素子領域の形状を図２のよう
に階段状でなく、鞍のような形状としたものである。図
１３及び図１４によっても、ビット線コンタクト１の配
置は図２と同様であることから、図２と同様の効果が得
られる。
【００４１】更に、図２に示すような素子領域の形状
と、図１４に示すような素子領域の形状とを組み合わせ
てレイアウトすることも可能であり、この場合も、同様
の効果が得られる。その他、本発明の要旨を変更しない
範囲で種々変形して実施できるのは勿論である。
と、図１４に示すような素子領域の形状とを組み合わせ
てレイアウトすることも可能であり、この場合も、同様
の効果が得られる。その他、本発明の要旨を変更しない
範囲で種々変形して実施できるのは勿論である。
【００４２】
【発明の効果】本発明によれば次のような効果が得られ
る。本発明によれば、従来のオープンビット線方式によ
る最小セル面積である
る。本発明によれば、従来のオープンビット線方式によ
る最小セル面積である
【００４３】６Ｆ2 を保ったまま、ビット線スペースを
最小加工寸法の２倍である２Ｆを確保できるため、従来
オープンビット線方式によれば４Ｆしか確保することが
できなかったセンスアンプ配置スペースを従来のオープ
ンビット線方式のセルアレイのレイアウトの１．５倍で
ある６Ｆ分確保できる。従って、セル面積を増大させる
ことなく、センスアンプの配置スペースを十分に確保す
ることができる。更に、本発明によれば、ワード線及び
ビット線のそれぞれが等間隔に配置されているので、精
度の良いパターニング及び加工が可能となる。
最小加工寸法の２倍である２Ｆを確保できるため、従来
オープンビット線方式によれば４Ｆしか確保することが
できなかったセンスアンプ配置スペースを従来のオープ
ンビット線方式のセルアレイのレイアウトの１．５倍で
ある６Ｆ分確保できる。従って、セル面積を増大させる
ことなく、センスアンプの配置スペースを十分に確保す
ることができる。更に、本発明によれば、ワード線及び
ビット線のそれぞれが等間隔に配置されているので、精
度の良いパターニング及び加工が可能となる。
【００４４】また、本発明のレイアウトに従って最密充
填を行った場合には、隣接するビット線間のスペースが
ワード線のそれの２倍になるが、より下地段差の厳し
い、ビット線のピッチが緩和されるので、ビット線のパ
ターニングが容易となる。
填を行った場合には、隣接するビット線間のスペースが
ワード線のそれの２倍になるが、より下地段差の厳し
い、ビット線のピッチが緩和されるので、ビット線のパ
ターニングが容易となる。
【００４５】加えて、隣接するビット線間のスペースが
大きくなるので、蓄積電極用コンタクトの加工に自己整
合プロセスを用いる必要がなくなり、ビット線を形成す
る材料及びビット線上部の膜構成の自由度が極めて大き
くなる。
大きくなるので、蓄積電極用コンタクトの加工に自己整
合プロセスを用いる必要がなくなり、ビット線を形成す
る材料及びビット線上部の膜構成の自由度が極めて大き
くなる。
【図１】本発明の一実施例に係るダイナミック型半導体
記憶装置のビット線コンタクトの配置を示す図。
記憶装置のビット線コンタクトの配置を示す図。
【図２】図１のビット線コンタクトの配置によるセルア
レイのレイアウトの一例を示す図。
レイのレイアウトの一例を示す図。
【図３】図２のセルアレイの１つを取り出して示す図。
【図４】図２のセルアレイにおけるセンスアンプの配置
図。
図。
【図５】図２のレイアウトによるダイナミック型半導体
記憶装置の製造工程を示す図。
記憶装置の製造工程を示す図。
【図６】図２のレイアウトによるダイナミック型半導体
記憶装置の製造工程を示す図。
記憶装置の製造工程を示す図。
【図７】図２のレイアウトによるダイナミック型半導体
記憶装置の製造工程を示す図。
記憶装置の製造工程を示す図。
【図８】図２のレイアウトによるダイナミック型半導体
記憶装置の製造工程を示す図。
記憶装置の製造工程を示す図。
【図９】図２のレイアウトによるダイナミック型半導体
記憶装置の製造工程を示す図。
記憶装置の製造工程を示す図。
【図１０】図２のレイアウトによるダイナミック型半導
体記憶装置の製造工程を示す図。
体記憶装置の製造工程を示す図。
【図１１】図２のレイアウトによるダイナミック型半導
体記憶装置のメモリセル部の製造工程を示す図。
体記憶装置のメモリセル部の製造工程を示す図。
【図１２】図２のレイアウトによるダイナミック型半導
体記憶装置のメモリセル部位外の周辺回路部の製造工程
を示す図。
体記憶装置のメモリセル部位外の周辺回路部の製造工程
を示す図。
【図１３】図２のダイナミック型半導体記憶装置のセル
アレイのレイアウトの第１変形例を示す図。
アレイのレイアウトの第１変形例を示す図。
【図１４】図２のダイナミック型半導体記憶装置のセル
アレイのレイアウトの第２変形例を示す図。
アレイのレイアウトの第２変形例を示す図。
【図１５】従来の折り返しビット線方式のレイアウトを
示す図。
示す図。
【図１６】従来のオープンビット線方式のレイアウトを
示す図。
示す図。
【図１７】従来の折り返しビット線方式のレイアウトに
おけるセンスアンプの配置を示す図。
おけるセンスアンプの配置を示す図。
【図１８】従来のオープンビット線方式のレイアウトに
おけるセンスアンプの配置を示す図。
おけるセンスアンプの配置を示す図。
ＢＬ…ビット線、ＷＬ…ワード線、１…ビット線コンタ
クト、２…素子領域、３…蓄積ノード用コンタクト。
クト、２…素子領域、３…蓄積ノード用コンタクト。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 尾崎 徹 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 稗田 克彦 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 仁田山 晃寛 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (56)参考文献 特開 平３−85760（ＪＰ，Ａ) 特開 平３−72675（ＪＰ，Ａ) 特開 平２−226763（ＪＰ，Ａ) 特開 平４−279055（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/8242
Claims (7)
- 【請求項１】 半導体基板と、 前記半導体基板上に形成されたＭＯＳトランジスタ及び
キャパシタからなる複数のメモリセルと、 前記半導体基板上に形成され、隣接するワード線間のピ
ッチがワード線幅と等しくなるように配置された複数の
ワード線と、 前記ワード線に直交するように前記半導体基板上に形成
され、隣接するビット線間のピッチがビット線幅の２倍
になるように配置された複数のビット線と、 前記各ビット線上に設けられ、２つの前記メモリセルに
共有される複数のビット線コンタクトと、を具備し、 前記各ビット線の１つのビット線上に設けられた複数の
前記ビット線コンタクトは隣接する前記ワード線間に１
つおきに配置されていて、１つの前記ビット線上に設け
られた複数の前記ビット線コンタクトは、隣接する他の
ビット線上に設けられた前記ビット線コンタクトが配置
されている隣接する前記ワード線間以外の隣接する前記
ワード線間に１つおきに配置されており、 前記ビット線コンタクトに共有される前記２つのメモリ
セルが形成された素子領域は、前記ビット線コンタクト
に接続された部分を中心として、その両側に互いに逆方
向かつビット線に対して斜めの方向に延びるように配置
されている ことを特徴とするダイナミック型半導体記憶
装置。 - 【請求項２】 半導体基板と、 前記半導体基板上に形成されたＭＯＳトランジスタ及び
キャパシタからなる複数のメモリセルと、 前記半導体基板上に形成され、隣接するワード線間のピ
ッチがワード線幅と等しくなるように配置された複数の
ワード線と、 前記ワード線に交わるように前記半導体基板上に形成さ
れ、隣接するビット線間のピッチがビット線幅の２倍に
なるように配置された複数のビット線と、 前記各ビット線上に設けられ、２つの前記メモリセルに
共有される複数のビット線コンタクトと、を具備し、 前記各ビット線の１つのビット線上に設けられた複数の
前記ビット線コンタク トは隣接する前記ワード線間に１
つおきに配置されていて、１つの前記ビット線上に設け
られた複数の前記ビット線コンタクトは、隣接する他の
ビット線上に設けられた前記ビット線コンタクトが配置
されている隣接する前記ワード線間以外の隣接する前記
ワード線間に１つおきに配置されており、 前記ビット線コンタクトに共有される前記２つのメモリ
セルが形成された素子領域は、前記ビット線コンタクト
に接続された部分を中心として、その両側に互いに逆方
向かつビット線に対して斜めの方向に延びるように配置
され、 前記各素子領域の両端に設けられた蓄積電極コンタクト
は、前記ビット線間の中央部でほぼ直線的に配置されて
いることを特徴とするダイナミック型半導体記憶装置。 - 【請求項３】 請求項１又は請求項２記載のダイナミッ
ク型半導体記憶装置において、それぞれの前記素子領域
がほぼ同一方向に延びるように形成されていることを特
徴とするダイナミック型半導体記憶装置。 - 【請求項４】 半導体基板と、 前記半導体基板上に形成されたＭＯＳトランジスタ及び
キャパシタからなる複数のメモリセルと、 前記半導体基板上に形成され、隣接するワード線間のピ
ッチがワード線幅と等しくなるように配置された複数の
ワード線と、 前記ワード線に交わるように前記半導体基板上に形成さ
れ、隣接するビット線間のピッチがビット線幅の２倍に
なるように配置された複数のビット線と、 前記各ビット線上に設けられ、２つの前記メモリセルに
共有される複数のビット線コンタクトと、を具備し、 前記各ビット線の１つのビット線上に設けられた複数の
前記ビット線コンタクトは隣接する前記ワード線間に１
つおきに配置されていて、１つの前記ビット線上に設け
られた複数の前記ビット線コンタクトは、隣接する他の
ビット線上に設けられた前記ビット線コンタクトが配置
されている隣接する前記ワード線間以外の隣接する前記
ワード線間に１つおきに配置されており、 前記ビット線コンタクトに共有される前記２つのメモリ
セルが形成された素子領域は、前記ビット線コンタクト
に接続された部分を中心として、その両側に互 いに逆方
向かつビット線に対して斜めの方向に延びるように配置
され、前記素子領域のうち、１つのビット線に接続され
る複数の素子領域は互いにほぼ平行に配置され、１つの
前記ビット線に接続される複数の素子領域の向きが、隣
接する他のビット線に接続される複数の素子領域の向き
と異なるように配置されていることを特徴とするダイナ
ミック型半導体記憶装置。 - 【請求項５】 請求項４記載のダイナミック型半導体記
憶装置において、１つの前記ビット線に接続される前記
複数の素子領域は、隣接する他のビット線に接続される
複数の素子領域に対し、ビット線を軸として反転した向
きで配置されていることを特徴とするダイナミック型半
導体記憶装置。 - 【請求項６】 半導体基板に素子分離領域を形成する工
程と、 前記素子分離によって形成された素子領域にＣＭＯＳト
ランジスタを形成する工程と、 前記ＣＭＯＳトランジスタ段差をポリッシングにより平
坦化する工程と、 蓄積電極コンタクトを形成するための第１の埋め込みプ
ラグを形成し、このプラグを被覆する工程と、 ビット線コンタクトを形成する工程と、 ビット線を形成する工程と、 ビット線上層間絶縁膜をポ
リッシングにより平坦化する工程と、 ビット線間スペースより小さいコンタクトホールをビッ
ト線間に形成し、前記第１の埋め込みプラグと接続され
る第２の埋め込みプラグを形成する工程と、 前記第２の埋め込みプラグと接続される蓄積電極を形成
する工程と、 キャパシタ絶縁膜及びプレート電極を形成する工程と、 プレート電極上層間絶縁膜をポリッシングにより平坦化
する工程と、 第１及び第２の金属配線を形成する工程と、 を具備することを特徴とするダイナミック型半導体記憶
装置を製造する方法。 - 【請求項７】 請求項６に記載のダイナミック型半導体
記憶装置を製造する方法において、 前記ＣＭＯＳトランジスタを形成する工程は、隣接する
ＣＭＯＳトランジスタのゲート電極を、ゲート電極間の
ピッチがゲート電極線幅と等しくなるように配 置する工
程を含み、 前記ビット線を形成する工程は、隣接するビット線間の
ピッチがビット線幅の２倍になるように複数のビット線
を形成工程を含むことを特徴とするダイナミック型半導
体記憶装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19099492A JP3241106B2 (ja) | 1992-07-17 | 1992-07-17 | ダイナミック型半導体記憶装置及びその製造方法 |
| KR1019930013286A KR970005693B1 (ko) | 1992-07-17 | 1993-07-15 | 다이나믹형 반도체 기억장치 및 그 제조방법 |
| US08/402,570 US5578847A (en) | 1992-07-17 | 1995-03-13 | Dynamic semiconductor memory device with higher density bit line/word line layout |
| US08/736,279 US5747844A (en) | 1992-07-17 | 1996-10-24 | Dynamic semiconductor memory device with higher density bit line/word line layout |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19099492A JP3241106B2 (ja) | 1992-07-17 | 1992-07-17 | ダイナミック型半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0637279A JPH0637279A (ja) | 1994-02-10 |
| JP3241106B2 true JP3241106B2 (ja) | 2001-12-25 |
Family
ID=16267101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19099492A Expired - Lifetime JP3241106B2 (ja) | 1992-07-17 | 1992-07-17 | ダイナミック型半導体記憶装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5578847A (ja) |
| JP (1) | JP3241106B2 (ja) |
| KR (1) | KR970005693B1 (ja) |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5525534A (en) * | 1992-03-13 | 1996-06-11 | Fujitsu Limited | Method of producing a semiconductor device using a reticle having a polygonal shaped hole |
| JP3241106B2 (ja) * | 1992-07-17 | 2001-12-25 | 株式会社東芝 | ダイナミック型半導体記憶装置及びその製造方法 |
| US5595928A (en) * | 1995-09-18 | 1997-01-21 | Vanguard International Semiconductor Corporation | High density dynamic random access memory cell structure having a polysilicon pillar capacitor |
| KR0161438B1 (ko) * | 1995-09-19 | 1999-02-01 | 김광호 | 미세 크기의 접촉창을 가지는 반도체 메모리 장치 및 그 제조 방법 |
| JP3853406B2 (ja) | 1995-10-27 | 2006-12-06 | エルピーダメモリ株式会社 | 半導体集積回路装置及び当該装置の製造方法 |
| JP2803712B2 (ja) * | 1995-11-10 | 1998-09-24 | 日本電気株式会社 | 半導体記憶装置 |
| US5608249A (en) * | 1995-11-16 | 1997-03-04 | Micron Technology, Inc. | Reduced area storage node junction |
| CN1171304C (zh) | 1995-11-20 | 2004-10-13 | 株式会社日立制作所 | 半导体存储器及其制造方法 |
| JPH10144886A (ja) | 1996-09-11 | 1998-05-29 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH10135425A (ja) * | 1996-11-05 | 1998-05-22 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| US6297129B2 (en) * | 1997-04-22 | 2001-10-02 | Micron Technology, Inc. | Methods of forming integrated circuitry, and methods of forming dynamic random access memory circuitry |
| US5821592A (en) * | 1997-06-30 | 1998-10-13 | Siemens Aktiengesellschaft | Dynamic random access memory arrays and methods therefor |
| US6025221A (en) * | 1997-08-22 | 2000-02-15 | Micron Technology, Inc. | Processing methods of forming integrated circuitry memory devices, methods of forming DRAM arrays, and related semiconductor masks |
| KR100260560B1 (ko) * | 1998-03-18 | 2000-07-01 | 윤종용 | 실리콘-온 인슐레이터 구조를 이용한 반도체 메모리 장치 및 그제조 방법 |
| TW417290B (en) * | 1998-06-26 | 2001-01-01 | Texas Instruments Inc | Relaxed layout for storage nodes for dynamic random access memories |
| DE19908428C2 (de) * | 1999-02-26 | 2000-12-07 | Siemens Ag | Halbleiterspeicheranordnung mit Bitleitungs-Twist |
| TW430983B (en) * | 1999-10-15 | 2001-04-21 | Taiwan Semiconductor Mfg | DRAM with bend-type active region |
| JP4552258B2 (ja) * | 2000-03-29 | 2010-09-29 | エルピーダメモリ株式会社 | 半導体記憶装置 |
| US6339239B1 (en) * | 2000-06-23 | 2002-01-15 | International Business Machines Corporation | DRAM cell layout for node capacitance enhancement |
| US7118960B2 (en) * | 2000-08-31 | 2006-10-10 | Micron Technology, Inc. | Selective polysilicon stud growth |
| US6380576B1 (en) * | 2000-08-31 | 2002-04-30 | Micron Technology, Inc. | Selective polysilicon stud growth |
| US6686668B2 (en) * | 2001-01-17 | 2004-02-03 | International Business Machines Corporation | Structure and method of forming bitline contacts for a vertical DRAM array using a line bitline contact mask |
| JP3910047B2 (ja) * | 2001-11-20 | 2007-04-25 | 松下電器産業株式会社 | 半導体記憶装置 |
| JP4218527B2 (ja) * | 2002-02-01 | 2009-02-04 | 株式会社日立製作所 | 記憶装置 |
| JP4413536B2 (ja) * | 2003-06-23 | 2010-02-10 | 株式会社東芝 | 半導体装置 |
| US7332389B2 (en) * | 2003-07-02 | 2008-02-19 | Micron Technology, Inc. | Selective polysilicon stud growth |
| US20050014332A1 (en) * | 2003-07-15 | 2005-01-20 | Infineon Technologies North America Corp. | Method to improve bitline contact formation using a line mask |
| JP4817617B2 (ja) * | 2004-06-14 | 2011-11-16 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US20060278912A1 (en) * | 2004-09-02 | 2006-12-14 | Luan Tran | Selective polysilicon stud growth |
| JP4487266B2 (ja) * | 2006-08-30 | 2010-06-23 | エルピーダメモリ株式会社 | 半導体装置 |
| US20090127608A1 (en) * | 2007-11-20 | 2009-05-21 | Rolf Weis | Integrated circuit and method of manufacturing an integrated circuit |
| JP2009182114A (ja) * | 2008-01-30 | 2009-08-13 | Elpida Memory Inc | 半導体装置およびその製造方法 |
| FR2955419B1 (fr) * | 2010-01-21 | 2012-07-13 | St Microelectronics Crolles 2 | Dispositif integre de memoire du type dram |
| JP2014225566A (ja) * | 2013-05-16 | 2014-12-04 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体装置 |
| US9331016B2 (en) * | 2013-07-25 | 2016-05-03 | Qualcomm Incorporated | SOC design with critical technology pitch alignment |
| CN107785370A (zh) | 2016-08-30 | 2018-03-09 | 联华电子股份有限公司 | 高密度半导体结构 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55150267A (en) * | 1979-05-10 | 1980-11-22 | Fujitsu Ltd | Semiconductor memory cell |
| US4574465A (en) * | 1982-04-13 | 1986-03-11 | Texas Instruments Incorporated | Differing field oxide thicknesses in dynamic memory device |
| JP2590171B2 (ja) * | 1988-01-08 | 1997-03-12 | 株式会社日立製作所 | 半導体記憶装置 |
| JP2682021B2 (ja) * | 1988-06-29 | 1997-11-26 | 富士通株式会社 | 半導体メモリ装置 |
| US5091761A (en) * | 1988-08-22 | 1992-02-25 | Hitachi, Ltd. | Semiconductor device having an arrangement of IGFETs and capacitors stacked thereover |
| JPH03188668A (ja) * | 1989-12-18 | 1991-08-16 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0414253A (ja) * | 1990-05-02 | 1992-01-20 | Sony Corp | ダイナミックｒａｍ及びその製造方法 |
| KR920001716A (ko) * | 1990-06-05 | 1992-01-30 | 김광호 | 디램셀의 적층형 캐패시터의 구조 및 제조방법 |
| JP3116360B2 (ja) * | 1990-06-28 | 2000-12-11 | 日本電気株式会社 | 自己整合型コンタクトホールの形成方法及び半導体装置 |
| JPH04112569A (ja) * | 1990-08-31 | 1992-04-14 | Nec Corp | Ｄｒａｍ半導体装置 |
| KR100249268B1 (ko) * | 1990-11-30 | 2000-03-15 | 가나이 쓰도무 | 반도체 기억회로장치와 그 제조방법 |
| JPH04287967A (ja) * | 1991-02-01 | 1992-10-13 | Hitachi Ltd | 半導体記憶装置 |
| JP2825031B2 (ja) * | 1991-08-06 | 1998-11-18 | 日本電気株式会社 | 半導体メモリ装置 |
| JP2756886B2 (ja) * | 1991-08-30 | 1998-05-25 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| KR950011636B1 (ko) * | 1992-03-04 | 1995-10-07 | 금성일렉트론주식회사 | 개선된 레이아웃을 갖는 다이내믹 랜덤 액세스 메모리와 그것의 메모리셀 배치방법 |
| JP3241106B2 (ja) * | 1992-07-17 | 2001-12-25 | 株式会社東芝 | ダイナミック型半導体記憶装置及びその製造方法 |
| US5383151A (en) * | 1993-08-02 | 1995-01-17 | Sharp Kabushiki Kaisha | Dynamic random access memory |
| JP3368002B2 (ja) * | 1993-08-31 | 2003-01-20 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH0888335A (ja) * | 1994-09-20 | 1996-04-02 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1992
- 1992-07-17 JP JP19099492A patent/JP3241106B2/ja not_active Expired - Lifetime
-
1993
- 1993-07-15 KR KR1019930013286A patent/KR970005693B1/ko not_active IP Right Cessation
-
1995
- 1995-03-13 US US08/402,570 patent/US5578847A/en not_active Expired - Lifetime
-
1996
- 1996-10-24 US US08/736,279 patent/US5747844A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0637279A (ja) | 1994-02-10 |
| KR940006267A (ko) | 1994-03-23 |
| KR970005693B1 (ko) | 1997-04-18 |
| US5747844A (en) | 1998-05-05 |
| US5578847A (en) | 1996-11-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3241106B2 (ja) | ダイナミック型半導体記憶装置及びその製造方法 | |
| US5137842A (en) | Stacked H-cell capacitor and process to fabricate same | |
| US5082797A (en) | Method of making stacked textured container capacitor | |
| KR100704244B1 (ko) | 반도체기억장치및그제조방법 | |
| US5497017A (en) | Dynamic random access memory array having a cross-point layout, tungsten digit lines buried in the substrate, and vertical access transistors | |
| JP4456880B2 (ja) | 半導体装置及びその製造方法 | |
| US5321649A (en) | Stacked delta cell capacitor | |
| US7329918B2 (en) | Semiconductor memory device including storage nodes and resistors and method of manufacturing the same | |
| US6489195B1 (en) | Method for fabricating DRAM cell using a protection layer | |
| EP0475280B1 (en) | Semiconductor memory device | |
| KR100306931B1 (ko) | 반도체 집적회로장치 및 그 제조방법 | |
| US6268243B1 (en) | Method for fabricating dynamic random access memory cells | |
| JPH02156566A (ja) | 半導体記憶装置およびその製造方法 | |
| US7205241B2 (en) | Method for manufacturing semiconductor device with contact body extended in direction of bit line | |
| JP2818964B2 (ja) | 積層構造の電荷蓄積部を有する半導体記憶装置の製造方法 | |
| US5196364A (en) | Method of making a stacked capacitor dram cell | |
| JP2000208729A (ja) | 半導体装置およびその製造方法 | |
| JPH10144878A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH07202017A (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH10163452A (ja) | 半導体記憶装置及びその製造方法 | |
| US6181014B1 (en) | Integrated circuit memory devices having highly integrated SOI memory cells therein | |
| US5266513A (en) | Method of making stacked W-cell capacitor | |
| JPH01143254A (ja) | 半導体記憶装置 | |
| JP2518147B2 (ja) | 半導体メモリ装置とその製造方法 | |
| JP3202501B2 (ja) | 半導体記憶装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081019 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081019 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091019 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101019 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111019 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111019 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121019 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121019 Year of fee payment: 11 |