JPH0414253A

JPH0414253A - ダイナミックｒａｍ及びその製造方法

Info

Publication number: JPH0414253A
Application number: JP2116614A
Authority: JP
Inventors: Hideharu Nakajima; 中嶋　英晴
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1990-05-02
Filing date: 1990-05-02
Publication date: 1992-01-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はダイナミックＲＡＭ及びその製造方法に関する
。

〔発明の概要］本発明は、複数のビット線、ワード線が形成され、メモリセル毎に容量が設けられたダイナミックＲＡＭ及びその製造方法において、そのワード〔従来の技術〕

ダイナミックＲＡＭのメモリセルの構造として、キャパ
シタを基板上に積層させた所謂スタック型のメモリセル
構造が知られており、高集積化を図るためのメモリセル
構造として多く採用されている（例えば、日経マイクロ
デバイス、Ｎα５７，１９９０年３月号、第５６〜６３
頁参照。）。

ところで、このスタック型のメモリセル構造のダイナミ
ックＲＡＭにおいて、フォールプツトビット線（折り返
しビット線）構成を採る場合では、各メモリセルの領域
で選択にかかるワード線（選択ワード線）と、隣接した
メモリセルの選択に用いられ当該メモリセルでは非選択
にかかるワード線（非選択ワード線）が通過する。すな
わち、フォールプツトビット線構成では、ワード線のす
べての部分が選択トランジスタのゲート電極として機能
するわけではなく、１列置きのメモリセルについてのみ
ゲート電極として機能している。

（発明が解決しようとする課題］ところが、このようなフォールプツトビット線構成のダ
イナミックＲＡＭでは、各メモリセルで選択ワード線の
みならず非選択ワード線も通過する。従ってメモリセル
のサイズを縮小化する時では、その非選択ワード線の占
有する面積も考慮する必要が生し、そのメモリセルのサ
イズを縮小化の大きな障害となっている。

また、ダイナミックＲＡＭの構造をスタック型とした場
合では、基板上に積層されるキャパシタを段差の大きな
領域に形成することで、そのキャパシタの容量値を大き
くすることができるが、逆に段差が大きくなった場合で
は、ビット線のコンタクトが困難になる等の問題が生ず
る。

さらに、ダイナミックＲＡＭの高集積化を図った場合、
ワード線であるゲート電極のチャン矛ル長も短くなり、
その結果、短チャンネル効果が問題となる。また、同様
に高集積化を回った場合に、スタック型のメモリセル構
造であっても、α線対策が必要になる。

そこで、本発明は上述の技術的な課題に鑑み、第１に、
メモリセルのサイズを縮小化を図る上で、ワード線の占
有面積の有効な活用を図れるような構造のダイナミック
ＲＡＭとその製造方法を提供することを目的する。また
、本発明は、第２に、短チャンネル効果やα線にも強い
構造とされるダイナミックＲＡＭとその製造方法の提供
を目的とする。

（課題を解決するための手段〕上述の目的を達成するため、本発明のダイナミックＲＡ
Ｍは、互いに平行に設けられる複数のビット線の延長方
向に対し、略垂直な方向に延長される複数のワード線を
有し、それらワード線は素子分離領域に囲まれた素子形
成領域上に該ワード線の一部を突出させた突出部を有し
、その突出部が選択トランジスタのゲート電極とされる
ことを特徴とする。本発明では、メモリセルの各容量を
上記ビット線、上記突出部及び一対のワード線により囲
まれた領域に形成できる。

このような本発明のダイナミックＲＡＭを製造する方法
としては、半導体基板上に素子分離領域に囲まれた複数
の素子形成領域を形成する工程と、その素子分離領域上
から上記素子形成領域に延在される突出部を有し且つ互
いに平行な方向に延長された複数のワード線を形成する
工程と、それらワード線を覆う層間絶縁膜上に該ワード
線の延長方向とは略垂直な延長方向をそれぞれ有し、上
記突出部に隣接して上記半導体基板に設けられた不純物
領域と接続される複数のビット線を形成する工程と、そ
れらビット線が接続する上記不純物領域に上記突出部を
挟んで対向する上記素子形成領域内の不純物領域に接続
する容量を形成する工程とによりダイナミックＲＡＭを
製造することができる。

また、本願の他の発明のダイナミックＲＡＭは、半導体
基板上の素子分離領域に囲まれた素子形成ＳＪｉ域に複
数の溝が形成され、それら溝に選択ワード線及び非選択
ワード線がそれぞれ埋め込まれて形成されてなることを
特徴とする。

そして、このようなダイナミックＲＡＭの製造方法とし
て、本発明のダイナミックＲＡＭの製造方法は、半導体
基板上に素子分離領域に囲まれた複数の素子形成領域を
形成する工程と、その素子形成領域の一対の選択ワード
線及び一対の非選択ワード線が通過する位置にそれぞれ
溝を形成し、それらの溝にワード線を埋め込む工程と、
上記素子形成領域の上記選択ワード線と上記非選択ワー
ド線の間の領域に接続する容量を形成する工程と、上記
素子形成領域の一対の上記選択ワード線の間の領域に接
続するビット線を形成する工程とを有することを特徴と
する。

〔作用］まず、ワード線の一部を突出させた突出部を有する本発
明のダイナミックＲＡＭは、その突出部が選択トランジ
スタのゲート電極として機能するため、ワード線自体は
素子分離領域等の素子形成領域以外を通過させることが
でき、ツー１″線の占有面積を有効に活用できる。また
、メモリセルの各容量を上記ビット線、上記突出部及び
一対のワード線により囲まれた領域に形成することで、
そのバターニングの際に容量の端部は、同程度の高さと
なり、精度良く加工できる。

そのダイナミックＲＡＭの製造方法の発明では、ワード
線とビット線を形成した後に、容量が形成される。従っ
て、ビット線のコンタクトは容量の段差と無関係となり
、容量形成時には既にビット線が形成されていることか
ら、段差等を大きくして容量値を大きく確保することが
できる。

また、本願の他のダイナミックＲＡＭとその製造方法で
は、溝にワード線が形成されるため、ＭＯＳトランジス
タのチャン２ル長を溝の周囲に沿って長くとることがで
きる。従って、短チャンネル効果が抑制される。また、
その溝は同時にα線対策としても有効であり、ソフトエ
ラーの耐性が向上することになる。

〔実施例〕

本発明の好適な実施例を凹面を参照しながら説明する。

第１の実施例本実施例は、ダイナミックＲＡＭの例であり、そのワー
ド線にゲート電極として機能する突出部が形成される例
である。その構造を第１図〜第３図を参照して説明する
。

本実施例のダイナミックＲＡＭは、第１図に斜線を付し
た領域で示すパターンの複数のワード線ＷＬが形成され
ている。これらワード線ＷＬは、互いに平行に間隔！、
を以てＸ方向を延長方向として形成されており、これら
帯状に設けられた部分から図中Ｙ方向に突出する突出部
１が形成されている。この突出部１は、−本のワード線
ＷＬでその延長方向に向かって左右の両方向に突出する
ようにされており、それぞれ略矩形状のパターンとされ
ている。突出部ｌの先端部１ａは、第３図に示すように
、隣のワード線ＷＬに近い位置にあり、少な（ともシリ
コン基板１１上の第１図中に破線内で示す素子形成領域
２をゲート酸化膜１４上で横断し、素子形成領域である
フィールド酸化膜１０まで至るように延在されている。

ここで、さらにワード線ＷＬと素子形成領域２の位置関
係について説明すると、まず素子形成領域２は、フィー
ルド酸化膜１０に周囲を囲まれたＸ方向を長手方向とす
る矩形状のパターンを有し、ワード線ＷＬの間隔１１内
に収まるように配列されている。各素子形成領域２は、
一対のメモリセルに対応しており、各素子形成領域２の
略中夫には、ビット１４１Ｂ　Ｌのコンタクトホール３
が設けられる。また、成る素子形成領域２に隣接する行
の素子形成領域２は、１つのメモリセル分だけずれて配
列されており、成る素子形成領域２に接続されるビット
線ＢＬに隣接したビット線ＢＬが接続される。ワード線
ＷＬは、前述のように両方向に突出した突出部１を有し
ているが、規則的に突出部１は素子形成領域２上に突出
する。すなわち、成るワード線ＷＬの突出部１は、その
すく両側に配列された素子形成領域２上に延在されるが
、その全部のメモリセルに対して延在されるわけではな
く、ビット線ＢＬに対して一方の側に存在するメモリセ
ルのみに延在され、ビット線ＢＬに対して他方の側に存
在するメモリセルについては延在されない。その他方の
側に存在するメモリセルについては、隣接するワード線
ＷＬからの突出部１が形成される。このようなワード線
ＷＬに対して左右に突出部１を形成することで、メモリ
セル領域上に非選択ワード線を配することなく、フォー
ルデソトビット線構成にできる。この突出部１の各メモ
リセルでの位置は、ビット線ＢＬのコンタクトホール３
に近い領域であり、その突出部Ｉはシリコン基板１１上
のゲート酸化膜１４に形成されて選択トランジスタのゲ
ート電極として機能する。

ビット線ＢＬは、第１図中Ｙ方向を長手方向として互い
平行な帯状のパターンで形成され、それらの間隔は１２
とされる。このようにＸ方向に間隔１２で並んだビット
線ＢＬは、成る行で素子形成領域２の略中央部を通過す
るビット線ＢＬの隣のビット線Ｂ　Ｌが素子形成領域２
の間のフィールド酸化膜ｌＯ上を通過するようにされ、
その次の行では同しビット＄ｌＢＬがそれぞれ逆の領域
を通過する。すなわち、−本のビット線について着目す
ると、フィールド酸化膜１０上を通過した次の行では、
素子形成領域２の略中央部を通過し、さらに次の行では
フィールド酸化膜ｌＯ上を通過する。各ビット線ＢＬは
、素子形成領域２の略中央部でコンタクトホール３を介
して、選択トランジスタのソース・ドレイン開城に接続
される。このダイナミックＲＡＭは、フォールデソトビ
ット線構成とされるため、隣接するビットｍＢＬ間に増
幅用のセンスアンプが配設される。

次に、本実施例のダイナミックＲＡＭの容量について説
明すると、その容量はスタック型とされる。第２図に示
すように、キャパシタ下部電極４は、ｐ型のシリコン基
板１１の表面に形成されたｎ゛型の不純物拡散領域６上
を開口した開口部７を介して該ｎ°型の不純物拡散領域
６に接続される。このキャパシタ下部電極４は、突出部
ｌを有するワード線ＷＬと、ビット線ＢＬを形成した後
に形成されるため、それぞれ層間！！縁膜８に被覆され
てなるワード線ＷＬやビット線ＢＬ上にまで延在される
。具体的には、第２図の断面内の方向でフィールド酸化
膜１０上のビット線ＢＬの端部に少し重なるところから
、ワード線ＷＬの突出部１上を越えて次の隣りのビット
線ＢＬの上部に至る領域まで層間絶縁膜８上を延在され
る。また、第１図のＹ方向では、一対のワード線ＷＬの
間を覆うパターンで形成され、レイアウト上と略矩形上
のパターンとされる。そのキャパシタ下部電極４には、
突出部１の下部のチャン２ル形成領域を介して転送され
る信号が情報として記憶される。

例えば読み出し時では、突出部ｌの下部にチャンネルが
形成され、上記不純物拡散領域６にチャンネル形成領域
を挾んで対向するｎ゛型の不純物拡散領域１３を介して
、ビット線ＢＬに信号が読みだされる。このようなキャ
パシタ下部電極４の上部には、誘電体膜を介してキャパ
シタ上部電極５が形成される。このキャパシタ上部電極
５は、全面に形成され、ビット線のコンタクトホール部
ののみ開口する必要もない。そして、このキャパシタ上
部電極５上に、被覆用の絶縁膜１２が形成される。

このような構造を有する本実施例のダイナミックＲＡＭ
は、上述のように、ワード線ＷＬの突出部１が選択トラ
ンジスタのゲート電極として機能し、フォールディトビ
ット線構成であっても、非選択ワード線がメモリセル上
を通過することがない。従って、それだけワード線の占
有面積を有効に活用し、換言すればメモリセルの縮小化
が図れる。また、容量の形成順は、このダイナミンクＲ
ＡＭの構造から、ワード線、ビット線、容量の順で形成
すれば良く、ビット線の基板へのコンタクトのための段
差が緩和されるため、微細化を図った場合に有利である
。また、容量は、ワード線とビット線に囲まれた領域に
接続されるため、その端部が基板主面から路間−の高さ
を有するようにされ、このためにパターニングの精度を
高めることができる。

第２の実施例本実施例は、第１の実施例のダイナミックＲＡＭの製造
方法の一例であり、特にスタック型の容量がワード線、
ビット線、容量の順で形成されるため、微細化に有利と
される。以下、本実施例を第４閲Ｃ〜第４図Ｃを参照し
て、その工程順に説明する。

まず、第４閲Ｃに示すように、ｐ型のシリコン基板２１
上に選択酸化法によってフィールド酸化膜２２が形成さ
れる。次に、第１の実施例で説明した如き突出部を有す
るワード線２６が形成される。このワード線２６はフィ
ールド酸化膜２２に囲まれた素子形成領域上でシリコン
基板２】上のゲート酸化膜２３上にその突出部が積層さ
れ、第４閲Ｃの断面内の方向を長手方向とするようにフ
ィールド酸化膜２２上に延在される。なお第４閲Ｃでは
、突出部のみを断面で示している。このワード線２６と
セルファラインでｎ゛型の不純物拡散領域２４．２５が
形成される。そして、全面に層間絶縁膜２７が形成され
る。

次に、第４図すに示すように、フィールド酸化膜２２に
囲まれた素子形成領域の略中央部に形成されたｎ゛型の
不純物拡散領域２５上を開口して開口部が形成され、こ
の開口部を介してｎ゛型の不純物拡散領域２５に接続す
るようにビット線２８が層間絶縁膜２７上に形成される
。このビット線２８は、断面に垂直な方向を長手方向と
して形成され、複数本平行に設けられる。この時、隣接
するメモリセルの選択用のビット線２８はフィールド酸
化膜２２上を通過する。これらビット線２８は、その上
部に積層されるシリコン酸化ｌＩ！２９と同しパターン
でパターニングされる。また、この段階ではキャパシタ
が形成されていないため、ビット線２８のｎ゛型の不純
物拡散領域２５へのコンタクトはキャパシタによる段差
に影響されない。従って、キャパシタの面積を大きくす
るために段差を大きくしても、ビット線のコンタクトは
確実に行われる。

次に、パターニングされたビット線２８の側部にンリコ
ン酸化［３０を形成し、ビット線２８をシリコン酸化膜
２９．３０で被覆した後、第４閲Ｃに示すように、ｎ゛
型の不純物拡散領域２４の上部を開口する。このｎ゛型
の不純物拡散領域２４上の開口部を介して例えばポリシ
リコン層よりなるキャパシタ下部電極３１が形成される
。このキャパシタ下部電極３１は、ビット線２８上及び
図中断面内方向を長手方向とするワード線に挟まれた領
域に形成され、特に、そのキャパシタ下部電極３１の端
部は一様に各ビット線、ワード線上に存在するために、
高い加工精度でパターニングすることができる。このよ
うなキャパシタ下部電極３１上には、酸化膜や窒化膜等
からなる誘電体膜が積層され、その上部にキャパシタ上
部電極３２が形成される。このキャパシタ上部電極３２
は、ビット線２８の形成後に形成されるため、コンタク
トホールの部分で窓明けする必要がなく、メモリセルア
レイの全面に形成すれば良い。

以下、通常の工程に従って、ダイナミックＲＡＭを完成
する。本実施例のダイナミックＲＡＭでは、上述のよう
にワード線２６とビット！２　Ｂを形成した後に、キャ
パシタが形成される。このためキャパシタの段差を大き
くしても、キャパシタの段差に影響されずに、確実にビ
ット線２８を不純物拡散ＳＮ域２５に接続できる。

第３の実施例本実施例は、素子形成領域にワード線用の溝を形成し、
その溝にワード線を埋め込むダイナミックＲＡＭの例で
ある。

まず、そのダイナミックＲＡＭのメモリセル部分のレイ
アウトについて第５回を参照して説明する。

第５図は、ダイナミックＲＡＭの一対のメモリセルの素
子形成領域５０でのレイアウトを示している。素子形成
領域５０は素子骨ＨＳＪＩ域であるフィールド酸化膜５
５に囲まれた略矩形状のパターンを有し、その素子形成
領域５０とフィールド酸化膜５５の境界５６は図中破線
で示されている。

この素子形成領域５０には、選択ワード線５３及び非選
択ワード＆ｉ５４が図中Ｙ方向を長手方向として形成さ
れている。一対の選択ワード線５３は、素子形成領域５
０の中央寄りを通過し、一対の非選択ワード線５４は、
素子形成領域５０の端部寄りを通過する。これらワード
線５３．５４は、素子形成領域５０の半導体基板に形成
された溝５１゜５２を埋め込むように形成される。図中
溝５１５２の領域を斜線を付したｇ域で示している。こ
のように溝５１に選択ワード線５３が埋め込まれ、溝５
２に非選択ワード！５４が埋め込まれるため、形成され
るチャンネルは溝５１．５２の側壁及び底面に沿ったも
のとなり、そのチャンフル長を長くとることができる。

従って、短チャンネル効果が抑制され、α線対策として
も機能する。なお、溝５１．５２は、図中−点鎖線で示
すレジスト層のパターン５９を反映して形成され、特に
フィールド酸化膜５５との境界５６では、該フィールド
酸化膜５５とセルファラインに溝５１．５２が形成され
る。

このような溝５１．５２にそれぞれ埋め込まれた選択ワ
ード線５３．非選択ワード線５４を有するダイナミック
ＲＡＭでは、選択ワード線５３と非選択ワード線５４の
間の領域にコンタクトホール６０が形成され、このコン
タクトホール６０に接続するようにキャパシタ下部電極
５７が形成される。このキャパシタ下部電極５７は、そ
の端部５７ａが略矩形状のパターンとされ、素子形成領
域５０からフィールド酸化膜５５上まで延在されている
。また、一対の選択ワード線５３．５３の間の領域には
、コンタクトホール６１が形成され、このコンタクトホ
ール６１には図示しないビット線が接続される。このコ
ンタクトホール６１では、キャパシタ上部電極の図中２
点鎖線で示す開口部５８が形成されており、キャパシタ
上部電極は開口部５８を除いてキャパシタ下部電極５７
と誘電体膜を挟んで対向しながら全面に拡がって形成さ
れる。

このようなレイアウトを有するダイナミンクＲＡＭは、
次のような製造方法によって製造される。

以下、本実施例のダイナミックＲＡＭの製造方法をその
製造工程に従って第６図（ａ）〜第６図（ｄ）を参照し
ながら説明する。

まず、第６図（ａ）に示すように、ｐ型のシリコン基板
７１上に選択酸化法によって厚いフィールド酸化膜７２
を形成する。このフィールド酸化膜７２のパターンは、
第５図の破線で示した境界５６のパターンを有し、その
矩形状の領域が素子形成領域とされる。次に、シリコン
基板７１上にレジスト層を形成し、そのレジスト層を選
択露光し、現像して所要のパターンを得る。そして、そ
のレジスト層とフィールド酸化膜７２をマスクとじてシ
リコン基板７１の異方性エツチングを行う。この異方性
エツチングによって、シリコン基板゛７１の主面７１ａ
に溝７３．７４が形成される。溝７３は、断面上フィー
ルド酸化膜７２に隣接した素子形成領域の両端の領域に
それぞれ形成され、後述するように非選択ワード線が埋
め込まれる。その溝７３の幅はＬえである。溝７４は、
素子形成領域の略中央付近に平行な一対の溝として形成
される。この溝７４の幅はＬｌである。

次に、このような溝７３．７４の形成された素子形成領
域の全面にゲート酸化膜７５が形成される。このゲート
酸化膜７５は溝７３．７４の各底部並びに側壁にも形成
される。このようなゲート酸化膜７５が形成された後、
全面にゲート電極として機能する例えばポリシリコン層
を形成する。

このポリシリコン層はそれぞれ各素子形成領域で溝７３
．７４に埋め込まれるように形成される。

そして、そのポリシリコン層を断面に垂直な方向を長手
方向とするようにパターニングする。このようなパター
ニングによって、溝７３には非選択ワード線７８が埋め
込まれて形成され、溝７４には選択ワード線７９が埋め
込まれて形成される。

ポリシリコン層のパターンは、各溝７３．７４の幅Ｌｚ
、ＬＩよりもマスク合わせのマージンを見込んでやや広
いものとされる。このような選択ワード！７９及び非選
択ワード線７８を形成した後、シリコン基板７１の主面
７１ａにイオン注入により低濃度のｎ型の不純物を導入
する。このイオン注入によって、一対の選択ワード線７
９の間の主面７１ａには、低濃度不純物拡散領域７７が
形成され、選択ワード線７９と非選択ワード線７８の間
の主面７１ａには、低濃度不純物拡散領域７６が形成さ
れる。これら低濃度不純物拡散領域７７７６により選択
トランジスタはＬＤＤ構造とされる。ここで、第６図（
ｂ）に示すように、各低濃度不純物拡散領域７６．７７
の底部から、各溝７３７４の底部までの深さは、およそ
Ｈ，とされ、例として２０００〜５０００人程度の深さ
とさ度量。

このような低濃度のイオン注入の後、主面７１ａ上に張
り出した選択ワード線７９と非選択ワード線７８の側部
に、エッチハックによってサイドウオール８０が形成さ
れる。このサイドウオール８０は、例えばＣＶＤシリコ
ン酸化膜を全面に形成した後、全面を異方性エツチング
でエツチングすることにより得られる。このようにサイ
ドウオール８０を形成した後、そのサイドウオール８０
をマスクの一部として高濃度のｎ型の不純物のイオン注
入を行う。このイオン注入によって、シリコン基板７１
の主面７１ａのそれぞれ低濃度不純物拡散領域７６．７
７の内側には、高濃度不純物拡散領域８１が形成される
。この高濃度不純物拡散領域８１は、選択トランジスタ
のソース・ドレイン領域として機能する。このような高
濃度不純物拡散’ＪＭｉ８１を形成した後、第６図（Ｃ
）に示すように、全面に層間絶縁膜８３ａが形成される
。そして、この層間絶縁膜８３ａには、選択ワード線７
９と非選択ワード線７８の間の高濃度不純物拡散領域８
１上で、開口部８２が形成される。

次に、このような開口部８２が形成された主面７１ａに
、キャパシタ下部電極８３を形成するための第２層目の
ポリシリコン層が形成される。そして、その第２層目の
ポリシリコン層がパターニングされてキャパシタ下部電
極８３がメモリセル毎に形成される。このキャパシタ下
部電極８３の形状は、第５図に示したように、略矩形状
とされる。キャパシタ下部電極８３の形成後、誘電体膜
が形成され、その誘電体膜上にキャパシタ上部電極８４
が形成される。このキャパシタ上部電極８４は、ビット
線のコンタクトのために、素子形成領域の略中央部で開
口部を有する。そして、キャパシタ上部電極８４の形成
後、層間絶縁膜８５が形成され、その層間絶縁膜８５は
、選択ワード線７９．７９の間の領域で開口部８６が形
成される。

この開口部８６の底部で高濃度不純物拡散領域８１が露
出する。開口部８６の形成後、層間絶縁膜８５の上部に
アルミニウム系配線層からなるビット線８７が形成され
る。このビット線８７は、開口部８６で露出していた高
濃度不純物拡散領域８１に接続する。

以下、通常の工程に従って、ダイナミックＲＡＭが完成
する。このようなダイナミックＲＡＭの製造方法により
製造されるダイナミックＲＡＭは、その選択ワード線７
９が溝７４に埋め込まれて形成されるため、そのチャン
ネル長はおよそ２Ｈ。

十り、の長さを有し、平面上の幅り、よりも溝７４の深
さの２倍はどだけチャンネル長が長くなる。

従って、短チャンネル効果が緩和される。また、記憶ノ
ードとしての選択ワード線７９と非選択ワード線７８の
間のソース・ドレイン領域は、基板側から見て２つの溝
７４．７３に挟まれた領域となり、α線により発注した
エレクトロンがソース・ドレイン領域に入射する確率が
減ることになる。

従って、本実施例にかかるダイナミックＲＡＭはソフト
エラーに強い構造にされる。

〔発明の効果〕

本発明のダイナミックＲＡＭは、そのワード線が突出部
を有する形状とされるため、非選択ワード線を配置する
必要がなくなる。その結果、非選択ワード線のために必
要とされていた無駄なスペースがなくなり、ワード線の
占有面積が有効に活用されて、メモリセルのサイズの縮
小化が実現される。また、メモリセルの各容量の端部は
、容量をビット線や上記突出部及び一対のワード線によ
り囲まれたＨＭに形成することで、同程度の高さでバタ
ーニングされる。従って、容量は、精度良く加工できる
ことになり、素子の再現性が向上する。

また、本発明のダイナミックＲＡＭの製造方法では、ワ
ード線とビット線を形成した後に、容量が形成される。

従って、ビット線のコンタクトは容量の段差と無関係と
なり、容量値を大きく確保することができると共にビッ
ト線のコンタクトも良好になし得る。

また、本発明の他のダイナミックＲＡＭとその製造方法
では、溝に選択、非選択ワード線が形成されるため、Ｍ
ＯＳ）ランジスタのチャンネル長を溝の周囲に沿って長
くとることができる。従って、そのチャンネル長が長く
なる分だけ、短チャンネル効果を抑制することができ、
同時に溝によってα線に起因するエレクトロンが入射す
る確率も低減されるため、ソフトエラーに強い構造にな
る。

【図面の簡単な説明】

第１図は本発明のダイナミンクＲＡＭの一例の要部平面
図、第２図はその一例の第１図の■−■線に沿った断面
図、第３図はその一例の第１図の■−■線に沿った断面
図、第４図（ａ）〜第４図（ｃ）は本発明のダイナミッ
クＲＡＭの製造方法の一例をその工程に従って説明する
ためのそれぞれ工程断面図、第５図は本発明のダイナミ
ックＲＡＭの他の一例を示す要部平面図、第６図（ａ）
〜第６図（ｄ）は本発明のダイナミックＲＡＭの製造方
法の他の一例をその工程に従って説明するためのそれぞ
れ工程断面図である。ｌ・・・突出部２・・・素子形成領域４．３１・・・キャパシタ下部電極５．３２・・・キャパシタ上部電極ＷＬ、２６・・・ワード線ＢＬ、２８・・・ビット線１０．２２・・・フィールド酸化膜１１．２１・・・ンリコン基板５０・・素子形成領域５１．５２・・・溝５３．５４・・・ワード綿５７・・・キャパシタ下部電極７１・・・シリコン基板７２・・・フィールド酸化膜７３．７４・・・溝７８・・・非選択ワード線７９・・・選択ワード線８３・・・キャパシタ下部電極８４・・・キャパシタ上部電極８７・・・ビット線

Claims

【特許請求の範囲】

（１）互いに平行に設けられる複数のビット線の延長方
向に対し、略垂直な方向に延長される複数のワード線を
有し、それらワード線は素子分離領域に囲まれた素子形
成領域上に該ワード線の一部を突出させた突出部を有し
、その突出部が選択トランジスタのゲート電極とされる
ことを特徴とするダイナミックＲＡＭ。
（２）メモリセルの各容量が上記ビット線、上記突出部
及び一対のワード線により囲まれた領域に形成されるこ
とを特徴とする請求項（１）記載のダイナミックＲＡＭ
。
（３）半導体基板上に素子分離領域に囲まれた複数の素
子形成領域を形成する工程と、その素子分離領域上から上記素子形成領域に延在される
突出部を有し且つ互いに平行な方向に延長された複数の
ワード線を形成する工程と、それらワード線を覆う層間
絶縁膜上に該ワード線の延長方向とは略垂直な延長方向
をそれぞれ有し、上記突出部に隣接して上記半導体基板
に設けられた不純物領域と接続される複数のビット線を
形成する工程と、それらビット線が接続する上記不純物領域に上記突出部
を挟んで対向する上記素子形成領域内の不純物領域に接
続する容量を形成する工程とを有することを特徴とする
ダイナミックＲＡＭの製造方法。
（４）半導体基板上の素子分離領域に囲まれた素子形成
領域に複数の溝が形成され、それら溝に選択ワード線及
び非選択ワード線がそれぞれ埋め込まれて形成されてな
ることを特徴とするダイナミックＲＡＭ。
（５）半導体基板上に素子分離領域に囲まれた複数の素
子形成領域を形成する工程と、その素子形成領域の一対の選択ワード線及び一対の非選
択ワード線が通過する位置にそれぞれ溝を形成し、それ
らの溝にワード線を埋め込む工程と、上記素子形成領域の上記選択ワード線と上記非選択ワー
ド線の間の領域に接続する容量を形成する工程と、上記素子形成領域の一対の上記選択ワード線の間の領域
に接続するビット線を形成する工程とを有することを特
徴とするダイナミックＲＡＭの製造方法。