JP2010502008A - 凹んだゲートを具えたｄｒａｍトランジスタ、およびその製造方法 - Google Patents

凹んだゲートを具えたｄｒａｍトランジスタ、およびその製造方法 Download PDF

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Abstract

半導体基板 (22) 上に形成された複数のメモリセル (20) を含んだメモリアレイ。これらのメモリセルの各々は、第一の電界効果トランジスタ (24) および第二の電界効果トランジスタ (26) を含む。このトランジスタはそれぞれが、ゲート (28/30) と、チャネル領域と、ソース／ドレイン領域の対と、を有する。第一の電界効果トランジスタのゲートおよび第二の電界効果トランジスタのゲートは、基板の開口部内に形成され、ともに結線されている。導電データは、基板の開口部内に形成されており、また配線はソース／ドレイン領域群のうちの二つに接続されている。蓄電装置は、その二つ以外のソース／ドレイン領域のうちのひとつ以上に結線されている。

Description

本発明は、メモリアレイに関し、またメモリアレイの製造方法にも関する。
メモリは一種の集積回路であって、コンピュータシステムにてデータを格納するために使用されている。こうしたメモリは典型的には、独立した（個々の）メモリセルたちからなるひとつ以上のアレイとして製造される。こうしたメモリセルは揮発性であってもよいし、半揮発性でもよく、もしくは不揮発性でもかまわない。不揮発性メモリセルは、長時間にわたって──多くの場合、コンピュータの電源が落ちているときを挟んだとしても──データを格納していられる。揮発性メモリは消散するので、（多くの場合は秒間に何度もの）リフレッシュ／再書き込みを必要とする。
揮発性半導体メモリの一例がダイナミック・ランダム・アクセス・メモリ（DRAM）であり、図１に示してあるのが従来技術にかかるDRAMセルの例である。図１は、独立／単独のDRAMセル 10 を示しており、電界効果アクセストランジスタ 12 および蓄電キャパシタ 14 が含まれている。電界効果トランジスタ 12 は、対になったソース／ドレイン領域 15,
16 と、ゲート 17 とを有している。ソース／ドレイン領域 16 は、蓄電キャパシタ 14 に接続しているように描かれており、その一方でソース／ドレイン領域 15 は、ビット線
18 に電気的に接続している。ゲート17 は、典型的には展延しているワード線の形態をとっており、このワード線が、「行」をなす電界効果トランジスタ群のゲート群をつくりだしている。ビット線 18 は典型的には、「列」をなす電界効果トランジスタ群の複数のソース／ドレイン領域 15 と接続する。この「列」は、典型的にはゲート／ワード線の行に対してほぼ直交する。多くの場合、じかに隣接している電界効果トランジスタ同士の対が、ビット線が電気的に接続した共通ソース／ドレイン領域 15 を共有している。
キャパシタを用いたデュアルトランジスタDRAMセルも既に提案されており、例えばU.S.
Patent No. 6,818,937に開示のものがある。
本発明は、上記の事柄を指向した動機を持ってはいたが、これらに限定はされない。本発明は、明細書の解釈もしくは他の限定的な参照をすることなく、付随する請求項に均等論に従って文言的に限定されるのみである。
（対応する記載なし）
本発明の好ましい実施形態群について、下記の付図を参照しつつ以降で説明してゆく。
従来技術にかかるDRAMセルの模式図である。 本発明の種々の態様にかかる、基板の一部を切り出した斜視図、およびメモリセルを含んだ部分模式図である。 本発明の或る態様にかかる、単独／独立のメモリセルの模式図である。 図２に描いたものなどといったメモリセルを含んだ、基板の一部についての上方から見た拡張平面模式図である。 図４の線 5-5 で切った断面の模式図である。 図４の線 6-6 で切った断面の模式図である。 本発明の態様にかかる、基板の一部についての上方からのさらに拡張した平面図である。
本発明の態様群は、メモリアレイ、およびメモリアレイを製造する方法を包括する。メモリアレイの構造は任意の方法で製造でき、本明細書にて開示するメモリアレイの製造方法に限定する必然性はない。同様に、メモリアレイの製造方法を、本明細書にて開示するメモリアレイ構造に限定する必然性もない。
まずはメモリアレイ構造の態様例を、図２を参照して説明する。種々の実施例では、本発明に応じて製造されたメモリアレイが、半導体基板上に形成された複数のメモリセルを含む。本明細書の文章では、「半導体（性）基板」（"semiconductor substrate" or "semiconductive substrate"）という語は、半導体材料を含んだ任意の構造体のことを意味するように定義されている。なおこの半導体材料としては、バルクの半導体材料（半導体ウェハなど、単独でもよいし他の材料と組み合わせたものでもよい）、ならびに半導体材料層（単独でもよいし他の材料と組み合わせたものでもよい）が含まれるが、これらに限定はされない。「基板」（"substrate"）という語は、任意の支持構造を指し、上述の半導体基板を含むがこれに限定はされない。好ましい半導体基板の例はバルクの半導体基板であり、例えばバルクの単結晶珪素である。また、動作可能なメモリアレイをその内部かもしくは上かに製造できるような、semiconductor-on-insulator（SOI）基板および他の任意の基板（既存のものでもよいし開発途上のものでもよい）に対しても、当然のことながら本発明の態様を利用可能である。
こうしたメモリアレイには、複数のメモリセルが含まれる。本発明の種々の実施例にかかる個々のメモリセルの例を、図２の参照番号 20 としておおまかに示してある。かならずしもメモリアレイ中のすべてのメモリセルが同じ構造を持たなくてもよく、典型的には複数のほぼ同じように構築された個々のメモリセルを含められる。とはいえあくまで一例として図２には、半導体材料 23 を含んだ半導体基板 22 を描いてある。半導体材料 23 には、バルクの半導体材料を含めてもよく、例えば、全体的にかまたは比較的小さな分離領域および／もしくはウェルに、導電性を増進する不純物で適切にバックグラウンド添加されたようなバルクの単結晶珪素を含めてもよい。他の半導体材料および基板も当然想定されている。一例として、半導体材料 23 のバックグラウンド添加の例を適切な量／濃度のp型とすると、n型の電界効果トランジスタのチャネル領域を、ゲート活性化により形成できる。
個々のメモリセル 20 には、第一の電界効果トランジスタ 24 および第二の電界効果トランジスタ 26 が含まれる。これらのトランジスタはそれぞれが、ゲートと、チャネル領域と、ソース／ドレイン領域の対とを有している。一例として、第一の電界効果トランジスタ 24 はゲート 28 を含み、第二の電界効果トランジスタ 26 はゲート 30 を含むように描いてある。示した一例に過ぎない好ましい実施形態では、半導体基板 22 の半導体材料 23 内の、開口部 29 の中にゲート 28 が、開口部 31 の中にゲート 30 が、それぞれ支持されている。或る実施例では、開口部 29, 31 を細長い溝の形態でつくり、その中に導電性材料を受けて、複数のメモリセルのためのワード線／ゲートをつくりだせる。あくまで一例として、開口部 29 および開口部 31 の開口幅の例と、示した隣接する開口部同士の間隔とを、500オングストローム以下にするのが好ましい。示した溝の開口部 29, 31
の深さの例は、半導体材料 23 の最外表面から数えて100オングストロームから500オングストロームの範囲である。ゲート 28, 30 にとって好ましい導電性材料の例は、導電性添加を施した半導体材料および／もしくは金属である。本明細書の文章では、「金属」（"metal"）とは、金属元素、金属元素の合金もしくは混合物、または導電性金属化合物のうちのいずれをも指す語である。あくまで一例として、ゲート 28, 30 にとって好ましい導電性材料のひとつは、窒化チタンである。
ゲート誘電体 32 は、開口部 29, 31 の上塗材として描かれている。任意の適切な既存
もしくは開発途上の誘電体を使用でき、二酸化珪素がその一例であって、好ましい厚さの例は30オングストロームから80オングストロームの範囲である。
第一の電界効果トランジスタ 24 は、ソース／ドレイン領域 34, 36 の対を含む。また第二の電界効果トランジスタ 26 は、ソース／ドレイン領域 38, 40 の対を含む。これらは、イオン注入、拡散添加など、ならびに既存もしくは開発中の任意の他の工程、のいずれかで形成できる。これらのソース／ドレイン領域 36, 36, 38, 40 の好ましい厚さの例は、材料 23 の外表面から数えて500オングストローム以下である。図示した例示的な好ましい実施形態では、ソース／ドレイン領域の対のうちの一方が、ゲート 28 とゲート 30 の中間（intermediate）にて基板面方向（laterally）に支持されており、第一のトランジスタ 24 および第二のトランジスタ 26 により共有されている。図示した例示的な実施形態では、第一の電界効果トランジスタ 24 のソース／ドレイン領域 36 と、第二の電界効果トランジスタ 26 のソース／ドレイン領域 40 とが、同じソース／ドレイン領域をなしており、つまりこれら第一の電界効果トランジスタと第二の電界効果トランジスタとに共有されている。或る実施例では、示してあるように、対 34/36 のうちの他方のソース／ドレイン領域 34 がゲート 28 の基板面方向での外で支持されており、また対 38/40
のうちの他方のソース／ドレイン領域 38 がゲート 30 の基板面方向での外で支持されている。図示した例示的な好ましい実施形態では、共有されるソース／ドレイン領域 36/40 の双方が、ゲート 28 およびゲート 30 の中間にて基板面方向に支持されており、外向きに迫り上がっている。図示した好ましい実施形態ではさらに、他方のソース／ドレイン領域 34, 38 の各々が、ゲート 28, 30 の外方で迫り上がって支持されている。或る好ましい実施例では、示したソース／ドレイン領域は、バルクの半導体材料 23 の中に形成される。しかし当然のことながら他の構造も想定されており、例えば迫り上げ型ソース／ドレインを想定できる。
第一の電界効果トランジスタ24 はチャネル領域 42 を含み、また第二の電界効果トランジスタ 26 はチャネル領域 44 を含む。（或る好ましい実施形態では）組み合わせると、図示した断面にてだいたいW字型になる。共有されたソース／ドレイン領域 36/40 と、他方のソース／ドレイン領域34 もしくは他方のソース／ドレイン領域38 のそれぞれとのあいだを展開している、基板のひとつ以上の断面において、チャネル領域 42, 44 の各々は切り換え可能な導電路46 を有している。好ましくは示しているように、各導電路 46 は、相互接続された第一のほぼ垂直な区域 48 および第二のほぼ垂直な区域 50 を含んでいる。図示した例示的な実施形態では、第一のほぼ垂直な区域 48 および第二のほぼ垂直な区域 50 がそれぞれ、迫り上げ型の内側端部分 52 および相互接続区域 56 を含んでいると見做せる。なおこの相互接続区域 56 は、迫り上げ型の内側端部分 52 の近くにて、第一のほぼ垂直な区域 48 と、第二のほぼ垂直な区域 50 とのあいだに支持されている。図示した実施例では、相互接続区域 56 が、図示しただいたいの基板方向に関してほぼ水平を向いている。
図２は、ソース／ドレイン領域34/36 およびソース／ドレイン領域 38/40 のうちの他方のソース／ドレイン領域 34, 38 の各々に電気的に接続した、導電データ線（conductive data line） 60 の模式図である。或る例示的な好ましい実施形態では、導電データ線
60 が、ゲート 28 およびゲート 30 の外方にて迫り上げ式に支持されている。また図２では、共有されたソース／ドレイン領域 36/40 に電気的に接続した蓄電装置 62 も模式的に描いてある。図示した例示的な好ましい実施形態では、蓄電装置 62 はキャパシタを含む。
図２には、導電データ線 60 および蓄電装置 62 が、各々のソース／ドレイン領域に電気的に結合しているようすを描いており、こうした接続は、任意のやりかたもしくは任意の実施で行うことができると考えられる。或る好ましい態様では、蓄電装置 62 は、ゲー
ト 28 およびゲート 30 の外方に迫り上げ式に支持されている。そして或る好ましい態様では、導電データ線 60 が、ゲート 28 およびゲート 30 の外方に迫り上げ式に支持される。或る好ましい例示的な態様ではさらに、蓄電装置 62 が、導電データ線 60 の外方に迫り上げ式に支持されており、例えば続く説明で例示してゆくように或る好ましい実施例ではそうなっている。さらに或る好ましい実施例では、個々のメモリセル 20 がDRAMセルを含み、導電データ線 60 がビット線を含む。
或る好ましい実施例では、導電性材料が、第一のトランジスタ 24 のゲート 28 と第二のトランジスタ 26 のゲート 30 とを電気的に相互接続する。例えば、図２には、導電ゲート 28 および導電ゲート 30 を電気的に接続する導電性材料の領域もしくは区域 64 を模式的に描いてある。或る実施例では、ゲート 28 とゲート 30 を相互接続する導電性材料 64 は、半導体基板 22 内に（より好ましくは、半導体基板 22 の半導体材料 23 の内部に）形成されている溝の中に支持されている。なお図２の切り出し斜視図では、導電性材料 64 の近傍に在る材料 23 および周縁に適当な絶縁性材料 32 については、わかりやすくするために描画を省略してある。
本発明の或る態様には、半導体基板上に形成された複数のメモリセルを有したメモリアレイが含まれる。これらのメモリセルの各々には、第一の電界効果トランジスタおよび第二の電界効果トランジスタが含まれており、そしてこれらのトランジスタにはそれぞれ、ゲートと、チャネル領域と、ソース／ドレイン領域の対とが含まれる。第一の電界効果トランジスタのゲートと、第二の電界効果トランジスタのゲートとは、結線されて繋っている。導電データ線は、ソース／ドレイン領域群のうちの二つに結線されており、その一方で蓄電装置は、その二つ以外のソース／ドレイン領域のうちのひとつ以上に結線されている。あくまで一例として、図２にはこうしたメモリアレイ中の個々のメモリセルについての例示的な好ましい構造を描いてあり、そして図３には、そうした例示的な個々のメモリセルを描いてある。
こうした態様にかかる或る好ましい実施例では、ソース／ドレイン領域群のうちのひとつが、ゲートとゲートのあいだにて基板面方向に支持される。或る好ましい実施例では、ソース／ドレイン領域群のうちのひとつが、第一の電界効果トランジスタと第二の電界効果トランジスタとに共有されており、そして或る好ましい態様では、共有されたソース／ドレイン領域群のうちのそのひとつに、蓄電装置が接続している。こうした態様にかかる或る好ましい実施例では、ゲート同士がともに導電性材料によって結線されていて、ここでその導電性材料は、半導体基板の半導体材料内に形成されたひとつ以上の溝の中で支持され、ゲート同士のあいだに展延している。しかしながらゲート同士を電気的に相互接続することに関しては他の態様も想定されており、例えば、別箇の相互接続線もしくは相互接続層を用いることによって行ってもよいし、または、既存もしくは開発途上の他の手法（本開示の任意の態様について適用してもよい）を用いることによって行うことも可能である。或る好ましい実施例では、相互接続した第一のほぼ垂直な区域および第二のほぼ垂直な区域を有するソース／ドレイン領域同士のあいだに展延したひとつ以上の横断面において、各チャネル領域が導電路を有する。また、最初に記載した図２に関する実施形態についての他の例示的特質のいずれかも、想定されている。
あくまで一例として、図４から図６には、図２の構造への例示的・付加的な構造という位置づけを以って、導電データ線構造および蓄電装置構造の組み込みを描いてある。適切である場合には図２と同様の番号を使っており、そして付加的な構造は付加的な番号で示してある。絶縁性キャップ 70 は、導電ゲート 28, 30 に被せるようにして支持されている。好ましい材料の例は窒化珪素である。間在誘電体（interlevel dielectric） 72 が、半導体材料 23 の外方に迫り上げ式に形成されている。材料の例は、二酸化珪素（添加済のものでも未添加のものでもよい）である。導電データ線の接点開口部 74 が、間在誘電体 72 を貫いてソース／ドレイン領域 34, 38 へと至るようにして形成されている。導電性材料 75 を堆積してパターン化することで、導電データ線 60 をつくっている。導電データ線 60 は一例として、象嵌的な工程でつくってもよいし、または、堆積に続く除去的なパターン化・エッチング工程によってつくってもかまわない。或る例示的な好ましい方法には、一種以上の導電性材料 75 の堆積と、その後のパターン化と、エッチングによる削り込みとが含まれる。材料 75 のパターン化に先立ってかもしくは後に、材料 75 の上に被せるようにして絶縁性材料76 を堆積可能である。そして、同じか異なる絶縁性材料76 を、堆積した後に異方性エッチングを施すことで、絶縁性の導電データ線側壁スペーサー（不図示）をつくる。データ線 60 を形成するためのエッチングにより、接点開口部 74 の中の材料 75 を、図５の断面図に描いたように効率的に凹ませられると考えられる。この後、図５の断面図に示すように、絶縁性スペーサーを形成するための何らかの材料 76 を、材料 75 に被せるように堆積してその凹みに入れ込む。
別の間在誘電層 78 （図５）も堆積されている。好ましい材料の例としては、添加済かもしくは未添加の二酸化珪素がある。間在誘電層 78, 72 を貫いて、共有されたソース／ドレイン領域 36/40 へと至るようにしてエッチングを施すことで、接点開口部 80 がつくられている。（一種以上の）導電性の栓をする材料（plugging material） 81 が、この接点開口部 80 内にて支持される。蓄電装置 62 は、キャパシタを有しているように描いてあり、このキャパシタは、接点開口部 80 内にて支持された導電プラグ 81 と電気的に接続したストレージノード電極 82 を持つ。キャパシタの誘電体 84 は、ストレージノード電極 82 の外方に被せるようにして支持されている。そして外部導電セル板電極 86 が、その誘電体 84 に被せるようにして形成されている。当然のことながら、あらゆる例示的な材料もしくは開発途上の材料が、キャパシタの誘電体 84 と導電性のキャパシタ電極 82, 86 への適用にあたって想定されている。
図２と図４から図６に描いた構造は、本発明の種々の態様にかかる、個々のメモリセルおよびメモリアレイのあくまで例示的な描写である。こうした構造が、厖大な手法群（既存のものであってもよいし開発途上のものでもよい）のうちのいずれかを使って製造可能であるということを、当業者は容易に理解できる。あくまで一例として、メモリアレイの製造方法にかかる発明性を有する態様の例を、図７を参照しつつ説明する。図７は半導体基板の上面図であって、あくまで一例としてメモリアレイ領域 100 を含んでいる。活性領域の線101 と、溝分離領域の線 102 とが互い違いに並ぶようにして、適切な半導体基板（最初に述べた実施形態での基板 22 など）内に形成されている。一連の競技路型溝 104 は、活性領域 101 および溝分離領域 102 の中へとエッチングを施して得られたものである。なおこの競技路型溝 104 は、互い違いに並んだ活性領域101 および溝分離領域 102 に対してほぼ直交している。あくまで一例として、個々のメモリセルの製造にあたり、こうした構造を図２の開口部 29, 31 のような形態にできる。導電性材料を競技路型溝 104 の中に形成することで、競技路型溝の各々に関して、電気的に接続されたワード線の対を形成できる。好ましい材料の例は、ゲート 28 およびゲート 30 について上述したものである。つまり或る例示的な好ましい実施形態でも、ゲート誘電体（わかりやすくするため図７では図示していない）を、ゲート材料 28/30 の提供に先立って、例示的な図示した競技路型溝 104 を上塗りするようにして形成できる。
競技路型溝 104 の内部での基板面方向と競技路型溝 104 の外部での基板面方向とに、活性領域の中で、ソース／ドレイン領域を形成できると思われる。あくまで一例として図２の実施形態を参照すると、こういった内部の基板面方向ソース／ドレイン領域の例は図７の番号 36/40 で示されており、外部の基板面方向ソース／ドレイン領域の例は図７の番号 34/38 で示される。
導電データ線（わかりやすくするため図７では図示していない）を、競技路型溝の外部
にて基板面方向に支持されるソース／ドレイン領域（例えば、図２と図４から図６に関する例示的実施形態群のソース／ドレイン領域 34, 38 ）と電気的に接続するように形成する。蓄電装置（わかりやすくするため図７では図示していない）を、競技路型溝 104 の内側にて基板面方向に支持されるソース／ドレイン領域の各々と電気的に接続するように形成する。あくまで一例として、キャパシタやその他の装置を、図２と図４から図６に関する実施形態群のソース／ドレイン領域 36/40 に対して形成することが可能であると考えられる。例示的な別箇の導電接点 110 を示してある。そして各ワード／ゲート線の対へのアクセス／活性化のために、導電性材料（すなわち、各溝 104 に関しての導電性材料 28, 30 ）に対して電気的接続を確立するように、この導電接点 110 はあくまで一例としてメモリアレイ100 の外部で支持される。
本発明の態様は、メモリアレイの製造方法も包括しており、この方法には、互い違いに並んだ活性領域の線と溝分離領域の線とを、半導体基板の中に形成すること、が含まれる。こうして互い違いに並んだ線の例を、あくまで一例として図７に描いてある。一連の溝の対は、活性領域と溝分離領域との中へとエッチングを施して得られ、この溝の対は互い違いに並んだ活性領域および溝分離領域に対してほぼ直交する。あくまで一例として、図７に描いた溝開口部の例 29, 31 は、こういった一連の溝の対の例であって、競技路型溝を形成するかどうかとは独立している。
とはいえ或る実施例では、半導体基板の中のいずこかへとエッチングを施すことで、各対の溝のそれぞれに相互接続するひとつ以上の相互接続溝を得ている。あくまで一例として、描いてある半円／円弧型溝区域の例 112 は、溝の対 29, 31 のそれぞれに相互接続している相互接続溝の例である。こうした溝 112 のうちのひとつだけをつくりだしてもよいしもしくは交互に成形してもよいだろうし、あるいは、複数の溝構造をエッチングによりつくりあげてもかまわないだろう。さらには、溝の例示的な対を、同時にエッチングでつくりだしてもよいし、および／もしくは、共通するマスキング工程を用いてもよく、あるいは、マスキング工程および／もしくはエッチングを別々に施してもかまわない。
導電性材料を、そうした対をなす溝の中と相互接続溝の中とに形成することで、対をなす溝の各々に対して電気的に接続したワード線の対をつくる。こうした工程には、少なくともいくらかは導電性を有する材料を、対をなす溝の中および相互接続溝の中に同時に堆積することを含めてもよいだろうし、あるいは、そうした導電性材料を、対をなす溝の中および相互接続溝の中に別々に分けて堆積して最終的にまとまって堆積するようにすることを含めてもかまわない（なお、図２の相互接続材料／領域 64 は、こうした相互接続溝および導電性材料に相当する）。
各対をなす溝の各々の中間の活性領域の中に、そして各対をなす溝の各々の外部にて基板面方向に、ソース／ドレイン領域を形成する。各対をなす溝の各々の外部にて基板面方向に支持されるソース／ドレイン領域と電気的に接続するようにして、導電データ線を形成する。各対をなす溝の各々の中間にて支持されたソース／ドレイン領域のそれぞれと電気的に接続するようにして、蓄電装置を形成する。あくまで一例としてこうした構造を、図２および図４〜６にかかる実施形態群にからめて描いてある。
上述した例示的な図２、図４〜６、および図７にかかる実施形態群は、既存もしくは開発途上の数多の技術のうちのいずれかを用いて製造可能である。さらにあくまで一例として、図２、図４〜６、および図７に描いた溝開口部 29, 31 を、リソグラフィー寸法以下の大きさ（sublithographic）になるようにして製造できる。あくまで一例として、第一のハードマスキング層内にてリソグラフィーにより実施可能な最小の特徴的構造の大きさ（フィーチャサイズ）となるように、溝開口部の輪郭を作製してもよい。その後、適切な
薄いハードマスキング材料を、追加でその上に堆積することで、（ひとつ以上の）第一のハードマスキング層の中に形成された溝の側壁と底を上塗りできる。こうした構造に異方性スペーサー類似エッチング法を施すことで、溝開口部 29 および溝開口部 31 を基板材料 23 へのエッチングでつくりだすのに先立って、溝の開口幅を縮めることができる。このようにすると、図示したような溝をリソグラフィー寸法以下にできる。さらには、基板面方向の厚みが、フォトリソグラフィーによる現時点で最小とされている特徴的構造の寸法の厚み未満となるようにして堆積した、異方性エッチングを施したハードマスクスペーサーを使った同様のやりかたを以って、溝同士のあいだに在るハードマスキングを施したブロックについてもリソグラフィー寸法以下になるように製造できる。
とはいえさらに、周縁回路ゲート材料を、溝開口部 29, 31 の形成に先立って堆積可能であり、この後、溝開口部 29, 31 を、アレイ領域内の周縁回路ゲート材料を貫くようにして形成してから、周縁ゲート材料をパターン化して、周縁回路領域内に電界効果トランジスタゲートを形成する。さらにあくまで一例として、描いたゲート誘電体の例 32 および（ひとつ以上の）ゲート材料の例 28, 30 を堆積してから、アレイ内の周縁導電ゲート材料に合わせて平坦化を行い、その後、周縁ゲート材料をアレイから除去するようにしてもよい。さらにあくまで一例として、メモリアレイ内に描いた導電ゲート材料 28, 30 の例示的な凹みは、周縁ゲート材料に施すエッチングに比例したものとなるであろう。さらにはあくまで一例として、導電ゲート材料 28, 30 に被せるように形成した絶縁性材料70
を、周縁ゲート構造に対して形成された絶縁性スペーサーに相応したやりかたで、かつその絶縁性スペーサーと同じ材料を用いて形成できる。なお当然のことながら、本明細書にて示し請求したうちのいずれかの構造の製造、そして本明細書にて請求し記載したメモリアレイの製造方法との組み合わせに際して、他の既存もしくは開発途上の処理のいずれかが想定されている。

Claims (48)

  1. 半導体基板上に形成された複数のメモリセル
    を含む、メモリアレイであって、
    前記複数のメモリセルのうちの各々が、
    ゲート、チャネル領域、およびソース／ドレイン領域の対を各々が含んだ第一の電界効果トランジスタおよび第二の電界効果トランジスタであって、
    前記ゲートが前記基板の半導体材料内に形成された開口部の中に支持され、
    前記ソース／ドレイン領域の対のうちの一方が、前記ゲート同士の中間にて基板面方向に支持されて、かつ前記第一の電界効果トランジスタおよび前記第二の電界効果トランジスタにより共有され、
    前記第一の電界効果トランジスタおよび前記第二の電界効果トランジスタの前記ソース／ドレイン領域の対のうちの他方の各々が、対応する電界効果トランジスタのゲートのそれぞれの外方にて基板面方向に支持される
    という、第一の電界効果トランジスタおよび第二の電界効果トランジスタと、
    前記ゲートの外方にて迫り上げ式に支持され、前記ソース／ドレイン領域の対のうちの前記他方の各々と電気的に接続する、導電データ線と、
    共有された前記ソース／ドレイン領域と電気的に接続する、蓄電装置と
    を含む
    ことを特徴とする、メモリアレイ。
  2. 前記半導体材料が、バルクの半導体材料を含む、請求項1記載のメモリアレイ。
  3. 前記バルクの半導体材料が、バルクの単結晶珪素を含む、請求項2記載のメモリアレイ。
  4. 前記ソース／ドレイン領域の対のうちの前記一方が、前記ゲートの外方にて迫り上げ式に支持される、請求項1記載のメモリアレイ。
  5. 前記ソース／ドレイン領域の対のうちの前記他方の各々が、前記ゲートの外方にて迫り上げ式に支持される、請求項1記載のメモリアレイ。
  6. 前記ソース／ドレイン領域の対のうちの前記一方、および前記ソース／ドレイン領域の対のうちの前記他方の各々が、前記ゲートの外方にて迫り上げ式に支持される、請求項1記載のメモリアレイ。
  7. 前記蓄電装置が、前記ゲートの外方にて迫り上げ式に支持される、請求項1記載のメモリアレイ。
  8. 前記蓄電装置が、前記ゲートの外方にて迫り上げ式に支持され、かつ前記導電データ線の外方にて迫り上げ式に支持される、請求項1記載のメモリアレイ。
  9. 共有された前記ソース／ドレイン領域と、相互接続した第一のほぼ垂直な区域および第二のほぼ垂直な区域を含んだその他のソース／ドレイン領域のそれぞれと、のあいだに展延するひとつ以上の断面において、各チャネル領域が導電路を含む
    ことを特徴とする、請求項1記載のメモリアレイ。
  10. 前記第一の電界効果トランジスタの前記ゲートと前記第二の電界効果トランジスタの前記ゲートを電気的に相互接続する、導電性材料
    を含むことを特徴とする、請求項1記載のメモリアレイ。
  11. 前記導電性材料が、前記半導体基板の内部に形成された溝の中にて支持される、請求項10記載のメモリアレイ。
  12. 前記導電性材料が、前記半導体基板の前記半導体材料内部に形成された溝の中にて支持される、請求項10記載のメモリアレイ。
  13. 共有された前記ソース／ドレイン領域と、相互接続した第一のほぼ垂直な区域および第二のほぼ垂直な区域を含んだ他のソース／ドレイン領域のそれぞれと、のあいだに展延するひとつ以上の断面において、各チャネル領域が導電路を含み、
    導電性材料が、前記第一の電界効果トランジスタの前記ゲートと前記第二の電界効果トランジスタの前記ゲートを電気的に相互接続する
    ことを特徴とする、請求項1記載のメモリアレイ。
  14. 前記複数のメモリセルが、DRAMセルを含む、請求項1記載のメモリアレイ。
  15. 半導体基板上に形成された複数のメモリセル
    を含む、メモリアレイであって、
    前記複数のメモリセルのうちの各々が、
    ゲート、チャネル領域、およびソース／ドレイン領域の対を各々が含んだ第一の電界効果トランジスタおよび第二の電界効果トランジスタであって、
    前記ソース／ドレイン領域の対のうちの一方が、前記ゲート同士の中間にて基板面方向に支持されて、かつ前記第一の電界効果トランジスタおよび前記第二の電界効果トランジスタにより共有され、
    前記第一の電界効果トランジスタおよび前記第二の電界効果トランジスタの前記ソース／ドレイン領域の対のうちの他方の各々が、対応する電界効果トランジスタのゲートのそれぞれの外方にて基板面方向に支持され、
    共有された前記ソース／ドレイン領域と、相互接続した第一のほぼ垂直な区域および第二のほぼ垂直な区域を含んだその他のソース／ドレイン領域のそれぞれと、のあいだに展延するひとつ以上の断面において、各チャネル領域が導電路を含む
    という、第一の電界効果トランジスタおよび第二の電界効果トランジスタと、
    前記ソース／ドレイン領域の対のうちの前記他方の各々に電気的に接続する、導電データ線と、
    共有された前記ソース／ドレイン領域と電気的に接続する、蓄電装置と
    を含む
    ことを特徴とする、メモリアレイ。
  16. 前記第一のほぼ垂直な区域および前記第二のほぼ垂直な区域が、迫り上がった内側端部を含み、
    前記第一のほぼ垂直な区域と前記第二のほぼ垂直な区域とのあいだで前記迫り上がった内側端部の近傍にて支持される相互接続区域を、前記ひとつ以上の断面における前記導電路が含む
    ことを特徴とする、請求項15記載のメモリアレイ。
  17. 前記ひとつ以上の断面における前記導電路が、
    前記第一のほぼ垂直な区域と前記第二のほぼ垂直な区域とのあいだで支持されたほぼ水平な相互接続区域
    を含む
    ことを特徴とする、請求項15記載のメモリアレイ。
  18. 前記導電データ線が、前記ゲートの外方にて迫り上げ式に支持される、請求項15記載のメモリアレイ。
  19. 前記蓄電装置が、前記ゲートの外方にて迫り上げ式に支持される、請求項15記載のメモリアレイ。
  20. 前記蓄電装置が、前記ゲートの外方にて迫り上げ式に支持され、かつ前記導電データ線の外方にて迫り上げ式に支持される、請求項15記載のメモリアレイ。
  21. 前記第一の電界効果トランジスタの前記ゲートと、前記第二の電界効果トランジスタの前記ゲートとを、電気的に相互接続する、導電性材料
    を含む、請求項15記載のメモリアレイ。
  22. 前記導電データ線がビット線を含み、
    前記複数のメモリセルがDRAMセルを含む
    ことを特徴とする、請求項15記載のメモリアレイ。
  23. 半導体基板上に形成された複数のメモリセル
    を含む、メモリアレイであって、
    前記複数のメモリセルのうちの各々が、
    ゲート、チャネル領域、およびソース／ドレイン領域の対を各々が含んだ第一の電界効果トランジスタおよび第二の電界効果トランジスタであって、
    前記ソース／ドレイン領域の対のうちの一方が、前記ゲート同士の中間にて基板面方向に支持されて、かつ前記第一の電界効果トランジスタおよび前記第二の電界効果トランジスタにより共有され、
    前記第一の電界効果トランジスタおよび前記第二の電界効果トランジスタの前記ソース／ドレイン領域の対のうちの他方の各々が、対応する電界効果トランジスタのゲートのそれぞれの外方にて基板面方向に支持され、
    導電性材料が、前記第一の電界効果トランジスタの前記ゲートと前記第二の電界効果トランジスタの前記ゲートを電気的に相互接続する
    という、第一の電界効果トランジスタおよび第二の電界効果トランジスタと、
    前記ソース／ドレイン領域の対のうちの前記他方の各々に電気的に接続する、導電データ線と、
    共有された前記ソース／ドレイン領域と電気的に接続する、蓄電装置と
    を含む
    ことを特徴とする、メモリアレイ。
  24. 前記導電性材料が、前記半導体基板の内部に形成された溝の中にて支持される、請求項23記載のメモリアレイ。
  25. 前記導電性材料が、前記半導体基板の半導体材料の内部に形成された溝の中にて支持される、請求項23記載のメモリアレイ。
  26. 前記導電データ線が、前記ゲートの外方にて迫り上げ式に支持される、請求項23記載のメモリアレイ。
  27. 前記蓄電装置が、前記ゲートの外方にて迫り上げ式に支持される、請求項23記載のメモリアレイ。
  28. 前記蓄電装置が、前記ゲートの外方にて迫り上げ式に支持され、かつ前記導電データ線
    の外方にて迫り上げ式に支持される、請求項23記載のメモリアレイ。
  29. 前記蓄電装置が、キャパシタを含む、請求項23記載のメモリアレイ。
  30. バルクの半導体基板上に形成された複数のメモリセル
    を含む、メモリアレイであって、
    前記複数のメモリセルのうちの各々が、
    ゲート、チャネル領域、およびソース／ドレイン領域の対を各々が含んだ第一の電界効果トランジスタおよび第二の電界効果トランジスタであって、
    前記ゲートが、前記バルクの半導体基板のバルクの半導体材料の内部に形成された溝の中にて支持され、
    前記ソース／ドレイン領域の対のうちの一方が、前記ゲート同士の中間のバルクの半導体材料の中にて基板面方向に支持されて、かつ前記第一の電界効果トランジスタおよび前記第二の電界効果トランジスタにより共有され、
    前記第一の電界効果トランジスタおよび前記第二の電界効果トランジスタの前記ソース／ドレイン領域の対のうちの他方の各々が、バルクの半導体材料の中であって対応する電界効果トランジスタのゲートのそれぞれの外方にて基板面方向に支持され、
    導電性材料が、前記第一の電界効果トランジスタの前記ゲートと前記第二の電界効果トランジスタの前記ゲートを電気的に相互接続し、
    共有された前記ソース／ドレイン領域と、相互接続した第一のほぼ垂直な区域および第二のほぼ垂直な区域を含んだその他のソース／ドレイン領域のそれぞれと、のあいだに展延するひとつ以上の断面において、各チャネル領域がバルクの半導体材料の中に導電路を含む
    という、第一の電界効果トランジスタおよび第二の電界効果トランジスタと、
    前記ゲートの外方にて迫り上げ式に支持されて、前記ソース／ドレイン領域の対のうちの前記他方の各々に電気的に接続する、導電データ線と、
    共有された前記ソース／ドレイン領域と電気的に接続して、前記導電データ線の外方にて迫り上げ式に支持される、蓄電装置と
    を含む
    ことを特徴とする、メモリアレイ。
  31. 前記導電性材料が、金属を含む、請求項30記載のメモリアレイ。
  32. 前記金属が、TiNを含む、請求項31記載のメモリアレイ。
  33. 半導体基板上に形成された複数のメモリセル
    を含む、メモリアレイであって、
    前記複数のメモリセルのうちの各々が、
    ゲート、チャネル領域、およびソース／ドレイン領域の対を各々が含んだ第一の電界効果トランジスタおよび第二の電界効果トランジスタであって、
    前記第一の電界効果トランジスタの前記ゲートと前記第二の電界効果トランジスタの前記ゲートとがともに結線されている
    という、第一の電界効果トランジスタおよび第二の電界効果トランジスタと、
    前記ソース／ドレイン領域のうちの二つに結線した、導電データ線と、
    前記ソース／ドレイン領域のうちの前記二つ以外のひとつ以上に結線した、蓄電装置と
    を含む
    ことを特徴とする、メモリアレイ。
  34. 前記ソース／ドレイン領域のうちの前記ひとつが、前記ゲート同士の中間にて基板面方
    向に支持される、請求項33記載のメモリアレイ。
  35. 前記ソース／ドレイン領域のうちのひとつが、前記第一の電界効果トランジスタおよび前記第二の電界効果トランジスタによって共有され、
    前記蓄電装置が、共有されたひとつの前記ソース／ドレイン領域に接続される
    ことを特徴とする、請求項33記載のメモリアレイ。
  36. 前記半導体基板の半導体材料の内部に形成されたひとつ以上の溝の中にて支持され、前記ゲート同士のあいだに展延する導電性材料によって、前記ゲート同士がともに結線される、請求項33記載のメモリアレイ。
  37. 前記半導体基板の半導体材料の内部に形成された二つ以上の溝の中にて支持され、かつ前記ゲート同士のあいだに展延する導電性材料によって、前記ゲート同士がともに結線される、請求項33記載のメモリアレイ。
  38. 前記蓄電装置が、前記ゲートの外方にて迫り上げ式に支持される、請求項33記載のメモリアレイ。
  39. 前記導電データ線が、前記ゲートの外方にて迫り上げ式に支持される、請求項33記載のメモリアレイ。
  40. 相互接続した第一のほぼ垂直な区域および第二のほぼ垂直な区域を含んだソース／ドレイン領域同士のあいだに展延する、ひとつ以上の断面において、各チャネル領域が導電路を含む
    ことを特徴とする、請求項33記載のメモリアレイ。
  41. メモリアレイを製造する方法であって、
    半導体基板の内部に、活性領域の線と溝分離領域の線を互い違いに並べるようにして形成するステップと、
    前記活性領域および前記溝分離領域の中へとエッチングを施すことで、互い違いに並んだ前記活性領域の前記線と前記溝分離領域の前記線に対して概して直交するように、一連の競技路型の溝を形成するステップと、
    導電性材料を前記競技路型溝の内部に形成することで、前記競技路型溝の個々に対して、電気的に接続されたワード線の対を形成するステップと、
    前記活性領域の内部に、前記競技路型溝の内部にて基板面方向にと、前記競技路型溝の外部にて基板面方向にとに、ソース／ドレイン領域を形成するステップと、
    前記競技路型溝の外部にて基板面方向に支持された前記ソース／ドレイン領域と電気的に接続するようにして、導電データ線を形成するステップと、
    前記競技路型溝の内部にて基板面方向に支持された各々の前記ソース／ドレイン領域と電気的に接続するようにして、蓄電装置を形成するステップと
    を含む、方法。
  42. メモリアレイを製造する方法であって、
    半導体基板中に、活性領域の線と溝分離領域の線を互い違いに並べるようにして形成するステップと、
    前記活性領域および前記溝分離領域の中へとエッチングを施すことで、互い違いに並んだ前記活性領域の前記線と前記溝分離領域の前記線に対して概して直交するように、溝の一連の対を形成するステップと、
    前記半導体基板の中へとエッチングを施すことで、各対をなす前記溝の各々を相互接続するようにしてひとつ以上の相互接続溝を形成するステップと、
    前記溝の一連の対の内部および前記相互接続溝の内部に導電性材料を形成することで、前記一連の対の各々に対して、電気的に接続されたワード線の対を形成するステップと、
    各対をなす前記溝の各々の中間と、各対をなす前記溝の各々の基板面方向の外部とに在る前記活性領域にて、ソース／ドレイン領域を形成するステップと、
    各対をなす前記溝の各々の外方にて基板面方向に支持された前記ソース／ドレイン領域と電気的に接続するようにして、導電データ線を形成するステップと、
    各対をなす前記溝の各々の中間にて支持された前記ソース／ドレイン領域のそれぞれと電気的に接続するようにして、蓄電装置を形成するステップと
    を含む、方法。
  43. エッチングを施すことで前記溝の一連の対を形成するステップ、および、エッチングを施すことで前記相互接続溝を形成するステップが、
    共通のマスキングをするステップ
    を含む
    ことを特徴とする、請求項42記載の方法。
  44. エッチングを施すことで前記溝の一連の対を形成するステップ、および、エッチングを施すことで前記相互接続溝を形成するステップが、
    共通のエッチングをするステップ
    を含む
    ことを特徴とする、請求項42記載の方法。
  45. 前記導電性材料を形成するステップが、
    少なくともいくらかは導電性を有する材料を、前記溝の一連の対の中および前記相互接続溝の中に、同時に堆積するステップ
    を含む
    ことを特徴とする、請求項42記載の方法。
  46. 各対に関して、ひとつの相互接続溝のみをエッチングにより形成するステップ
    を含むことを特徴とする、請求項42記載の方法。
  47. 各対に関して、二つの相互接続溝のみをエッチングにより形成するステップ
    を含むことを特徴とする、請求項42記載の方法。
  48. 各対に関して、複数の相互接続溝をエッチングにより形成するステップ
    を含むことを特徴とする、請求項42記載の方法。
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