KR20050010659A - 반도체 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 전체 비트라인 캐패시턴스를 현저하게 감소시켜 데이터 센싱마진을 향상시킬 수 있는 반도체 메모리 소자의 제조방법을 제공한다.
본 발명은 필드산화막에 의해 액티브 영역이 정의된 반도체 기판 상에 워드라인을 형성하는 단계; 워드라인 양측의 액티브 영역에 접합영역을 형성하는 단계; 워드라인 측벽에 절연 스페이서를 형성하는 단계; 및 스페이서로 접합영역과 반대 도전형의 불순물이온을 이온주입하여 스페이서의 두께를 소정 두께만큼 증가시키는 단계를 포함하는 반도체 메모리 소자의 제조방법에 의해 달성될 수 있다.
Description
본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 특히 데이터 센싱마진을 향상시킬 수 있는 반도체 메모리 소자의 제조방법에 관한 것이다.
디램(DRAM; Dynamic Random Access Memory)과 같은 반도체 메모리 소자에서 데이터 판별을 위한 센싱마진(sensing margin)을 향상시키기 위해서는 센스앰프 (sense amp) 양단에 입력되는 전압의 차이인 △VBL값을 크게 하여야 한다.
이러한 △VBL은 통상적으로 하기의 식(1)과 같이 나타낼 수 있다.
△VBL= VDL/2(1＋CB/CS)‥‥‥‥‥‥‥‥식(1)
여기서, VDL은 데이터라인 전압, CB는 전체 비트라인 캐패시턴스, CS는 디램의 캐패시터 용량을 각각 나타낸다.
식(1)을 통하여 알 수 있는 바와 같이, △VBL값을 크게 하기 위해서는 CB를 감소시키는 것이 중요하다.
이에 대하여 특허출원번호 2001-38915호에서는 레이아웃(layout) 상에서 비트라인 콘택플러그의 길이를 감소시켜 비트라인과 비트라인 콘택플러그 사이의 캐패시턴스 및 워드라인과 비트라인 콘택플러그 사이의 캐패시턴스를 감소시킴으로써 CB를 감소시키는 방법을 제시하였다.
그러나, 이 경우 비트라인 콘택플러그의 길이를 1/3 정도까지만 감소시킬 수 있기 때문에 CB를 감소시키는데 한계가 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 전체 비트라인 캐패시턴스를 현저하게 감소시켜 데이터 센싱마진을 향상시킬 수 있는 반도체 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 소자의 레이아웃 평면도.
도 2는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도으로서, 도 1의 Ⅱ-Ⅱ' 선에 따른 단면도.
※도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 11 : 필드산화막
12 : 게이트 절연막 13 : 게이트
14 : 하드마스크 15 : 접합영역
16 : 스페이서 17 : 이온주입
20A, 20B : 콘택플러그 30 : 비트라인콘택층
100 : 워드라인 200 : 비트라인
A : 액티브 영역
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 필드산화막에 의해 액티브 영역이 정의된 반도체 기판 상에 워드라인을 형성하는 단계; 워드라인 양측의 액티브 영역에 접합영역을 형성하는 단계; 워드라인 측벽에 절연 스페이서를 형성하는 단계; 및 스페이서로 접합영역과 반대 도전형의 불순물이온을 이온주입하여 스페이서의 두께를 소정 두께만큼 증가시키는 단계를 포함하는 반도체 메모리 소자의 제조방법에 의해 달성될 수 있다.
또한, 기판 전면 상에 제 1 층간절연막을 형성하는 단계; 제 1 층간절연막을 식각하여 접합영역을 노출시키는 제 1 콘택홀을 형성하는 단계; 콘택홀을 매립하면서 서로 분리된 콘택플러그를 형성하는 단계; 기판 전면 상에 제 2 층간절연막을 형성하는 단계; 제 2 층간절연막을 식각하여 콘택플러그 중 비트라인 콘택플러그를 노출시키는 제 2 콘택홀을 형성하는 단계; 및 제 2 콘택홀에 매립되어 비트라인 콘택플러그와 콘택하는 비트라인콘택층을 형성하는 단계를 더 포함한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 1 및 도 2는 본 발명의 실시예에 따른 반도체 메모리 소자의 레이아웃 평면도 및 단면도로서, 도 2는 도 1의 Ⅱ-Ⅱ'선에 따른 단면도이다.
도 1 및 도 2를 참조하면, 반도체 기판(10) 상에 필드 산화막(11)을 형성하여 액티브 영역(A)을 정의한다. 그 다음, 기판(10) 상에 게이트 절연막(12), 게이트(13) 및 하드마스크(14)가 순차적으로 적층된 구조로 이루어진 워드라인(100)을 형성한다. 그 다음, 워드라인(100) 양측의 액티브 영역(A)에 적정 Rp를 가지는 N형 접합영역(15)을 형성하고, 워드라인(100) 측벽에 질화막의 절연 스페이서(16)를 형성한다.
그 후, 경사(tilt), 회전(rotation) 및 꼬임(twist) 정도를 적절하게 조절하여, 스페이서(16)로 비교적 고농도의 P형 불순물이온, 바람직하게 BF2이온을 이온주입(17) 하여 스페이서(16)의 두께를 소정 두께만큼 증가시킨다. 즉, 스페이서 (16)는 이후 형성될 비트라인 콘택플러그와 워드라인(100) 사이의 절연막으로서, 스페이서(16)의 두께를 증가시키면 이들 사이의 캐패시턴스를 감소시킬 수 있어 CB를 감소시킬 수 있다.
그 후, 기판 전면 상에 제 1 층간절연막(미도시)을 증착하고 식각하여 접합영역(15)을 노출시키는 플러그용 콘택홀을 형성하고, 콘택홀을 매립하면서 서로 분리된 콘택 플러그(20A, 20B)를 형성한다. 이때, 비트라인 콘택플러그인 콘택 플러그(20B)는 도 1에 도시된 바와 같이, 종래와 마찬가지로 레이아웃 상에서 그 길이를 1/3 정도 감소시켜 액티브 영역(A)에서 이후 형성될 비트라인 콘택층 까지만 배치되도록 형성한다.
그 다음, 기판 전면 상에 제 2 층간절연막(미도시)을 증착하고 식각하여 콘택플러그(20B)를 노출시키는 비트라인콘택홀을 형성하고, 콘택홀을 매립하면서 서로 분리된 비트라인콘택층(30) 및 비트라인콘택층(30)과 연결되면서 워드라인(100)과 교차하는 비트라인(200)을 형성한다.
상기 실시예에 의하면, 비트라인 콘택플러그(20B)의 길이를 감소시켜 비트라인(200)과 비트라인 콘택플러그(20B) 사이 및 비트라인 콘택플러그(20B)와 워드라인(100) 사이의 캐패시턴스를 감소시키고, 워드라인(200) 측벽의 스페이서(16)에 접합영역과 반대도전형의 불순물이온을 주입하여 스페이서(16)의 두께를 증가시켜 비트라인 콘택플러그(20B)와 워드라인(100) 사이의 캐패시턴스를 더 감소시킴으로써, 전체 비트라인 캐패시턴스(CB)를 현저하게 감소시킬 수 있게 된다.
이에 따라, 충분한 △VBL을 확보할 수 있으므로, 데이터 센싱마진을 향상시킬 수 있게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 전체 비트라인 캐패시턴스를 현저하게 감소시켜 충분한 △VBL을 확보할 수 있다.
이에 따라, 소자의 데이터 센싱마진을 향상시킬 수 있으므로 우수한 소자 특성을 얻을 수 있다.
Claims (4)
- 필드산화막에 의해 액티브 영역이 정의된 반도체 기판 상에 워드라인을 형성하는 단계;상기 워드라인 양측의 상기 액티브 영역에 접합영역을 형성하는 단계;상기 워드라인 측벽에 절연 스페이서를 형성하는 단계; 및상기 스페이서로 상기 접합영역과 반대 도전형의 불순물이온을 이온주입하여 상기 스페이서의 두께를 소정 두께만큼 증가시키는 단계를 포함하는 반도체 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 이온주입은 불순물이온으로서 BF2이온을 사용하여 비교적 고농도로 실시하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 1 항 또는 제 2 항에 있어서,상기 이온주입은 경사, 회전 및 꼬임 정도를 적절하게 조절하여 수행하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 기판 전면 상에 제 1 층간절연막을 형성하는 단계;상기 제 1 층간절연막을 식각하여 상기 접합영역을 노출시키는 제 1 콘택홀을 형성하는 단계;상기 콘택홀을 매립하면서 서로 분리된 콘택플러그를 형성하는 단계;상기 기판 전면 상에 제 2 층간절연막을 형성하는 단계;상기 제 2 층간절연막을 식각하여 상기 콘택플러그 중 비트라인 콘택플러그를 노출시키는 제 2 콘택홀을 형성하는 단계; 및상기 제 2 콘택홀에 매립되어 상기 비트라인 콘택플러그와 콘택하는 비트라인콘택층을 형성하는 단계를 더 포함하고,상기 비트라인 콘택플러그는 상기 액티브 영역에서 상기 비트라인 콘택층 까지만 배치되도록 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
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