KR20050081515A - 채널부 홀들 사이에 채널 영역을 갖는 트랜지스터들 및 그제조방법들 - Google Patents

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Abstract

본 발명은 채널부 홀들(Channel-Portion Holes) 사이에 채널 영역을 갖는 트랜지스터들 및 그 제조방법들을 제공한다. 이 트랜지스터들 및 그 제조방법들은 반도체 장치의 구동 동안 트랜지스터의 전류 특성을 배가시키는 방안을 제시해준다. 이를 위해서, 적어도 두 개의 채널부 홀들을 갖는 반도체 기판이 준비된다. 상기 채널부 홀들을 채우고 반도체 기판의 주 표면 상에 서로 이격되도록 평행하게 배치된 라인 패턴들이 형성된다. 상기 라인 패턴들 아래의 반도체 기판에 채널 영역이 위치된다. 그리고, 상기 채널 영역은 채널부 홀들 사이에 배치되어서 채널부 홀들의 하부를 동시에 감싼다. 이를 통해서, 상기 트랜지스터를 갖는 반도체 장치는 전류 구동 능력이 향상된 트랜지스터를 구비해서 사용자의 욕구에 대응할 수 있게 해준다.

Description

채널부 홀들 사이에 채널 영역을 갖는 트랜지스터들 및 그 제조방법들{Transistors Having A Channel Region Between Channel-Portion Holes And Fabrication Methods Thereof}
본 발명은 반도체 장치의 개별 소자들 및 그 제조방법들에 관한 것으로서, 상세하게는 채널부 홀들(Channel-Portion Holes) 사이에 채널 영역을 갖는 트랜지스터들 및 그 제조방법들을 제공한다.
일반적으로, 상기 반도체 장치는 사용자가 입력한 데이타를 그 장치 내의 원하는 장소에 위치시키기 위해서 개별 소자들을 구비한다. 상기 개별 소자들은 데이타를 저장하는 커패시터 및 그 데이타를 라인(Line)을 통해서 커패시터에 전송해주는 트랜지스터 등이 있다.
상기 트랜지스터는 반도체 기판 상에 배치된 게이트 패턴 및 그 패턴에 중첩하도록 반도체 기판에 형성된 소오스/ 드레인 영역들과 함께 게이트 패턴 아래의 반도체 기판에 위치되어서 사용자의 데이타를 전송해주는 채널 영역을 포함한다. 상기 채널 영역은 반도체 장치의 구동 동안 트랜지스터 및 소오스/ 드레인 영역들에 전압들이 각각 인가되면 그 영역의 도전형을 반전시켜서 소오스 영역으로부터 드레인 영역으로 또는 그 반대로 데이타를 전송하는 루트(Route) 역할을 한다.
그러나, 상기 채널 영역은 반도체 장치의 디자인 룰이 축소됨에 따라서 게이트 패턴과 함께 반도체 기판에 작은 면적을 갖게 된다. 이를 해소하기 위해서, 상기 트랜지스터는 데이타 전송 루트의 길이를 디자인 룰 축소 이전과 동일하게 유지시키려고 반도체 기판에 트랜치 형태를 갖는 채널부 홀을 채운 게이트 패턴이 구비된다. 상기 채널부 홀을 채운 게이트 패턴은 채널부 홀을 한정하는 반도체 기판을 따라서 데이타 전송 루트를 제공한다. 상기 데이타 전송 루트에 배치된 채널 영역은 적어도 한 번의 이온 주입 공정을 통해서 형성하는데, 상기 이온 주입 공정은 반도체 제조 공정의 단순화를 꾀하기 위해서 채널부 홀을 형성하기 전 반도체 기판의 전면에 실시된다. 이후로, 상기 채널부 홀은 채널 영역과 전기적으로 접속되도록 배치된다. 이는 트랜지스터가 구동하는 동안 채널부 홀 및 채널부 홀 주위의 반도체 기판에 형성된 채널 영역을 모두 전기적으로 바라보기 때문에 바디 효과(Body Effect)가 커져서 전류 구동 능력을 저하시킨다. 상기 채널부 홀을 갖는 트랜지스터는 전류 구동 능력의 저하 요인에 대한 치유책이 적용될 필요가 있다.
한편, " T 자형 게이트의 얇게 도핑된 드레인 반도체 장치를 형성하는 방법(Method Of Forming A T-Gate Lightly-Doped Drain Semiconductor Device)" 이 미국특허공보 제 5,817,558 호(U.S PATENT No. 5,817,558)에 샤이 린 후(Shye Lin Wu) 등에 의해 개시된 바 있다.
상기 미국특허공보 제 5,817,558 호에 따르면, 이 방법은 반도체 기판에 패드 옥사이드 막을 형성하는 것을 포함한다. 상기 반도체 기판에 불순물 이온들을 주입해서 패드 옥사이드 막 주변에 옅게 도핑된 층(Lightly-Doped Layer)을 형성하고, 상기 패드 옥사이드 막 상에 제 1 절연막을 형성한다. 상기 제 1 절연막에 개구부(Aperture)를 하고, 상기 개구부의 측벽에 측벽 스패이서를 형성한다.
상기 방법은 제 1 절연막 및 측벽 스페이서들을 식각 마스크로 사용해서 반도체 기판에 식각 공정을 수행하여 그 기판에 그루부(Groove)를 형성하는 것을 포함한다. 이때에, 상기 측벽 스페이서도 동시에 제거한다. 상기 그루브 및 그 주변에 게이트 옥사이드 막을 형성하고, 상기 개구부 및 그루브를 채우는 게이트 물질막을 상기 제 1 절연막 상에 형성한다.
또한, 상기 방법은 게이트 물질막에 부분적인 식각 공정을 수행해서 개구부 및 그루브에 T 자형의 게이트를 형성하는 것을 포함한다. 계속해서, 상기 제 1 절연막을 제거한다. 상기 T 자형 게이트의 양 측부에 배치되도록 옅게 도핑된 층에 짙게 도핑된 소오스 및 드레인 층들(Heavily-Doped Source/ Drain Layers)을 형성한다. 이를 통해서, 상기 방법은 반도체 장치의 디자인 룰의 축소에 대응해서 반도체 기판에 콤팩트(Compact)하고 동시에 좀 더 평탄화(Planarize)된 T 자형의 게이트를 형성할 수 있는 방안을 제시해준다.
그러나, 상기 방법은 그루브를 갖는 반도체 기판에 소오스 및 드레인 영역들의 접촉을 방지하려고 펀치 쓰루 방지용 층(Anti-punch Through Layer)을 형성하는 것을 더 포함한다. 상기 펀치 쓰루 방지용 층은 그루브 모양을 따라서 배치되어 그루브에 접해있는 옅게 도핑된 층의 불순물 농도를 저하시켜서 반도체 장치의 구동 동안 누설 전류의 근원이 될 수 있다. 왜냐하면, 상기 옅게 도핑된 층 및 펀치 쓰루 방지용 층은 서로 다른 도전형을 갖기 때문이다. 더우기, 상기 게이트 옥사이드 막은 부분 식각해서 사용하기 때문에 그 옥사이드 막이 갖는 식각 데미지로 인해서 트랜지스터 특성이 저하될 수도 있다.
본 발명이 이루고자 하는 기술적 과제는 전류 구동 능력을 향상시키는데 적합한 적어도 두 개의 채널부 홀(Channel-Portion Holes)들 사이에 채널 영역을 갖는 트랜지스터들 및 그 제조방법들을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 커패시터 노드 아래에 배치되지 않고 비트라인 노드 아래의 반도체 기판에 배치되도록 형성해서 전류 구동 능력 및 리푸레쉬(Refresh) 특성을 향상시킬수 있도록 적어도 두 개의 채널부 홀들 사이에 채널 영역을 갖는 디램 셀(DRAM Cell)의 트랜지스터들 및 그 제조방법들을 제공하는데 있다.
본 발명은 채널부 홀들 사이에 채널 영역을 갖는 트랜지스터 및 디램 셀의 트랜지스터를 제공한다.
이 트랜지스터는 반도체 기판에 위치된 적어도 두 개의 채널부 홀들을 포함한다. 상기 반도체 기판의 주 표면 상에 서로 이격되도록 평행하게 배치되고 동시에 채널부 홀들을 채우는 라인 패턴들이 배치된다. 상기 라인 패턴들 아래의 반도체 기판에 채널 영역들이 배치된다. 상기 채널 영역들은 각각이 채널부 홀들 사이에 배치되어서 채널부 홀들의 하부를 동시에 감싼다.
상기 디램 셀의 트랜지스터는 트랜치 절연막으로 고립시킨 활성 영역을 포함한다. 상기 활성 영역 아래의 반도체 기판에 적어도 두 개의 채널부 홀들이 배치되고, 상기 채널부 홀들을 채우고 동시에 활성 영역 상에 서로 이격되도록 평행하게 배치된 제 1 라인 패턴들이 형성된다. 상기 제 1 라인 패턴들과 함께 트랜치 절연막 상에 제 2 라인 패턴들이 위치된다. 상기 제 2 라인 패턴들의 각각은 제 1 라인 패턴들 중의 적어도 하나의 반대 편에 평행하도록 그리고 활성 영역에 인접되도록 배치된다. 상기 제 1 및 제 2 라인 패턴들 아래의 반도체 기판에 채널 영역이 배치된다. 상기 채널 영역은 채널부 홀들 사이에 배치되어서 채널부 홀들의 하부를 동시에 감싼다.
본 발명은 채널부 홀들 사이에 채널 영역을 갖는 트랜지스터의 제조방법 및 디램 셀의 트랜지스터의 제조방법을 제공한다.
이 트랜지스터의 제조방법은 반도체 기판의 주 표면을 노출시키는 패드막 패턴들을 형성하는 것을 포함한다. 상기 패드막 패턴들을 식각 마스크로 사용해서 반도체 기판에 식각 공정을 실시하여 적어도 두 개의 채널부 홀들을 형성한다. 이때에, 상기 채널부 홀들은 반도체 기판의 주 표면 아래로 향해서 연장하도록 형성한다. 상기 패드막 패턴들을 반도체 기판으로부터 제거하고, 상기 반도체 기판 상에 라인 패턴들을 형성한다. 상기 라인 패턴들은 각각이 채널부 홀들을 채우도록 형성한다. 상기 채널부 홀들 사이에 위치해서 채널부 홀들의 하부를 감싸도록 하는 채널 영역을 형성한다.
상기 디램 셀의 트랜지스터의 제조방법은 반도체 기판에 활성 영역을 고립시키는 트랜치 절연막을 형성하는 것을 포함한다. 상기 트랜치 절연막을 갖는 반도체 기판 상에 패드막 패턴들을 형성하는데, 상기 패드막 패턴들은 활성 영역의 반도체 기판의 주 표면을 노출시키도록 형성한다. 상기 패드막 패턴들을 식각 마스크로 사용해서 반도체 기판에 식각 공정을 실시하여 적어도 두 개의 채널부 홀들을 형성한다. 상기 채널부 홀들은 반도체 기판의 주 표면 아래로 향해서 연장하도록 형성한다. 상기 패드막 패턴들을 반도체 기판으로부터 제거하고, 상기 활성 영역 및 트랜치 절연막 상에 제 1 및 제 2 라인 패턴들을 각각 형성한다. 상기 제 2 라인 패턴들은 제 1 라인 패턴들 중의 적어도 하나의 반대편에 배치되도록 형성하고, 상기 제 1 라인 패턴들은 각각이 채널부 홀들을 채우도록 형성한다. 상기 채널부 홀들 사이에 위치해서 채널부 홀들의 하부를 감싸도록 하는 채널 영역을 형성한다.
본 발명에 따른 트랜지스터를 첨부 도면들을 참조해서 보다 상세하게 설명하기로 한다.
도 1 은 본 발명에 따른 트랜지스터의 배치도이고, 도 2 는 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라서 취한 트랜지스터의 단면도이다.
도 1 및 도 2 를 참조하면, 디램 셀 어레이 영역(DRAM Cell Array Region; 190)을 갖는 반도체 기판(10)에 트랜치 절연막(20)이 배치되고, 상기 트랜치 절연막(20)은 활성 영역(25)을 한정한다. 상기 활성 영역(25)의 반도체 기판(10)에 적어도 두 개의 채널부 홀(60)들이 배치되는데, 상기 채널부 홀(60)들은 트랜치 형태(Trench-Form)를 갖는다. 상기 채널부 홀(60)들의 하부를 동시에 감싸는 채널 영역(125)이 배치된다. 상기 채널 영역(125) 및 반도체 기판(10)은 동일한 타입의 도전형을 갖는다. 상기 디램 셀 어레이 영역(190)이외의 주변 회로 영역(Peripheral Circuit Region)에서, 상기 채널 영역(125) 및 반도체 기판(10)은 동일한 타입의 도전형을 갖거나 또는 서로 다른 타입의 도전형들을 각각 갖을 수도 있다.
상기 활성 영역(25) 및 트랜치 절연막(20) 상에 제 1 및 제 2 라인 패턴들(100, 105)이 각각 배치된다. 상기 제 1 및 제 2 라인 패턴들(100, 105)은 각각이 차례로 적층된 게이트 전극(85) 및 게이트 캐핑막 패턴(95)을 포함한다. 상기 제 2 라인 패턴(105)들은 제 1 라인 패턴(100)들 중의 적어도 하나의 반대편에 평행하게 배치되도록 트랜치 절연막(20) 상에 배치된다. 이때에, 상기 제 1 라인 패턴(100)의 게이트 전극(85)은 활성 영역(25)에 배치된 채널부 홀(60)을 채우도록 형성된다. 상기 게이트 전극(85)은 N 또는 P 타입의 도전형을 갖는 폴리실리콘 막 및 금속 실리사이드 막이 차례로 적층된 것이다. 상기 게이트 전극(85)은 단독으로 N 또는 P 타입의 도전형을 갖는 폴리실리콘 막일 수도 있다. 상기 폴리 실리콘 막은 채널 영역(125)이 나타내는 도전형과 반대로 결정되어져서 반도체 기판(10)에 형성된다. 상기 디램 셀 어레이 영역(190)이외의 주변 회로 영역(Peripheral Circuit Region)에서, 상기 폴리 실리콘 막 및 채널 영역(125)은 동일한 타입의 도전형을 갖거나 또는 서로 다른 타입의 도전형들을 각각 갖을 수도 있다. 상기 게이트 캐핑막 패턴(95)은 질화막(Si3N4)인 것이 바람직하다.
상기 제 1 및 제 2 라인 패턴들(100, 105)의 측벽에 라인 스페이서(130)들이 배치되는데, 상기 제 1 및 제 2 라인 패턴들(100, 105)과 함께 라인 스페이서(130)들 아래에 라인 절연막 패턴(75)이 각각 배치되는 것이 바람직하다. 상기 라인 스페이서(130)들은 게이트 캐핑막 패턴(95)과 동일한 식각률을 갖는 절연막인 것이 바람직하다. 상기 라인 절연막 패턴(75)은 게이트 캐핑막 패턴(95)과 다른 식각률을 갖는 절연막이고, 상기 라인 절연막 패턴(75)은 산화막(SiXOY) 및 질화 규소막(SiXOYNZ) 중의 선택된 하나인 것이 바람직하다.
상기 제 1 및 제 2 라인 패턴들(100, 105) 사이에 전극 불순물 영역(145)들이 배치되는데, 상기 전극 불순물 영역(145)들은 제 1 및 제 2 라인 패턴들(100, 105)과 중첩한다. 상기 전극 불순물 영역(145)들은 채널부 홀(60)의 하부를 감싸는 채널 영역(60)과 다른 도전형을 갖으며, 상기 전극 불순물 영역(145)들은 각각이 트랜지스터의 소오스 및 드레인 영역들(Source and Drain Regions)을 지칭한다. 상기 제 1 및 제 2 라인 패턴들(100, 105) 사이에 배치되고 동시에 제 1 및 제 2 라인 패턴들(100, 105)의 상면으로부터 연장된 랜딩 패드(180)들이 배치되는데, 상기 랜딩 패드(180)들은 상부측이 층간절연막(164)으로 둘러싸여져 서로 전기적으로 절연된다. 상기 랜딩 패드(180)들은 각각이 전극 불순물 영역(145)들과 전기적으로 접속하도록 반도체 기판(10) 상에 배치된다.
이제, 본 발명에 따른 트랜지스터의 제조방법을 참조 도면들 및 실시예들을 통해서 설명하기로 한다.
도 3 내지 도 16 은 각각이 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라서 취한 트랜지스터의 제조방법을 설명하는 단면도들이다.
도 1 및 도 3 내지 도 6 를 참조하면, 디램 셀 어레이 영역(190)의 반도체 기판(10)에 활성 영역(25)을 고립시키는 트랜치 절연막(20)을 형성하고, 상기 트랜치 절연막(20)을 갖는 반도체 기판 상에 차례로 적층된 패드막(30) 및 반사막(40)과 함께 포토레지스트 막(50)을 형성한다. 상기 반사막(40)은 포토 공정을 통해서 미세한 포토레지스트 패턴들을 정의할 수 있다면 형성하지 않을 수도 있다. 상기 반도체 기판(10)은 P 타입의 도전형을 갖도록 형성하는 것이 바람직하며, 상기 반도체 기판(10)은 N 타입의 도전형을 갖도록 형성할 수도 있다.
상기 포토레지스트 막(50)에 포토 공정을 수행해서 반사막(40) 상에 포토레지스트 패턴(55)들을 형성하고, 상기 포토레지스트 패턴(55)들을 식각 마스크로 사용해서 반사막(40) 및 패드막(30)에 식각 공정을 수행하여 활성 영역(25)의 반도체 기판(10)을 노출시킨다. 상기 식각 공정은 반도체 기판(10) 상에 차례로 적층된 패드막 패턴(35) 및 반사막 패턴(45)을 형성한다.
계속해서, 상기 포토레지스트 패턴(55)들 및 반사막 패턴(45)들과 함께 패드막 패턴(35)들을 식각 마스크로 사용하여 반도체 기판(10)에 식각 공정을 실시한다. 상기 식각 공정은 반도체 기판(10)의 주 표면(Main Surface) 아래를 향해서 연장된 소정 깊이의 적어도 두 개의 채널부 홀들(Channel-Portion Holes; 60)을 형성한다. 상기 채널부 홀(60)들은 트랜치 절연막(20)으로 둘러싸여진 활성영역(25)에 배치한다.
도 1 및 도 7 내지 도 10 을 참조하면, 상기 포토레지스트 패턴(55)들을 반도체 기판(10)으로부터 제거하고, 상기 반사막 패턴(45)들 및 패드막 패턴(35)들을 산화 방지막으로 사용해서 반도체 기판(10)에 산화 공정을 실시한다. 상기 산화 공정은 채널부 홀(60)들에 희생막(65)들을 각각 형성한다. 이때에, 상기 희생막(65)들은 채널부 홀(60)들을 이루는 반도체 기판(10)의 계면의 상태를 안정하게 해주는 역할을 하며, 상기 희생막(65)들은 산화막(SiO2)으로 형성하는 것이 바람직하다.
상기 반사막 패턴(45)들 및 패드막 패턴(35)들과 함께 희생막(65)들을 반도체 기판(10)으로부터 차례로 제거하고, 상기 채널부 홀(60)들을 갖는 반도체 기판 상에 라인 절연막(70) 및 게이트 막(80)과 함께 게이트 캐핑막(90)을 차례로 형성한다. 상기 라인 절연막(70)은 채널부 홀(60)들에 컨포멀하게 형성해서 반도체 기판(10)의 주 표면을 덮는다. 상기 게이트 막(80)은 차례로 적층된 N 또는 P 타입의 도전형을 갖는 폴리실리콘 막 및 금속 실리사이드 막을 사용해서 형성한다. 상기 게이트 막(80)은 단독으로 N 또는 P 타입의 도전형을 갖는 폴리실리콘 막을 사용해서 형성할 수도 있다. 상기 폴리 실리콘 막은 도 2 의 채널 영역(125)이 나타내는 도전형과 반대로 결정해서 반도체 기판(10)에 형성한다. 상기 폴리 실리콘 막은 디램 셀 어레이 영역(190)이외의 주변 회로 영역에 형성한 경우 채널 영역(125)과 함께 동일한 도전형을 갖도록 형성하거나 또는, 서로 다른 도전형들을 각각 갖도록 형성할 수 도 있다. 상기 라인 절연막(70)은 산화막(SiO2)을 사용해서 형성하고, 상기 게이트 캐핑막(90)은 라인 절연막(70)과 다른 식각률을 갖는 절연막, 예를 들면, 질화막(Si3N4)으로 형성하는 것이 바람직하다.
상기 라인 절연막(70)을 식각 방지막으로 사용해서 게이트 캐핑막(90) 및 게이트 막(80)에 포토 및 식각 공정들을 차례로 실시한다. 상기 포토 및 식각 공정들은 라인 절연막(70) 상에 제 1 및 제 2 라인 패턴들(100, 105)을 형성한다. 상기 제 1 및 제 2 라인 패턴들(100, 105)은 각각이 차례로 적층된 게이트 전극(85) 및 게이트 캐핑막 패턴(95)으로 형성한다. 이때에, 상기 제 1 라인 패턴들(100)은 각각이 활성 영역(25) 상에 서로 이격되게 배치해서 게이트 전극(85)들이 채널부 홀(60)들을 각각 채우도록 형성하고, 상기 제 2 라인 패턴(105)들은 제 1 라인 패턴(100)들 중의 적어도 하나의 반대편에 배치되어 평행하도록 트랜치 절연막(20) 상에 형성한다.
도 1, 도 11 및 도 12 를 참조하면, 상기 제 1 및 제 2 라인 패턴들(100, 105)을 갖는 반도체 기판 상에 포토레지스트 패턴(110)들을 형성하는데, 상기 포토레지스트 패턴(110)들은 제 1 라인 패턴(100)들 사이의 반도체 기판(10)의 주 표면을 노출시키도록 형성한다. 상기 포토레지스트 패턴(110)들 및 제 1 라인 패턴(100)들을 마스크로 사용해서 채널부 홀(60)들 사이의 반도체 기판(10)에 이온 주입 공정(120)을 실시해서 채널 영역(125)을 형성한다. 상기 채널 영역(125)은 채널부 홀(60)들 사이에 위치해서 채널부 홀(60)들의 하부를 동시에 감싼다.
상기 채널 영역(125)은 트랜지스터의 바디 효과(Body Effect)를 최소화하기 위해서 제 1 라인 패턴(100)들 사이를 통해서 반도체 기판(10)에 제한된 체적(Volume)을 갖도록 형성하는 것이 바람직하다. 상기 채널 영역(125) 및 반도체 기판(10)은 동일한 타입의 도전형을 갖도록 형성하는 것이 바람직하다. 또한, 상기 채널 영역(125)은 디램 셀 어레이 영역(190)이외의 주변 회로 영역에 형성할 경우 반도체 기판(10)과 다른 타입의 도전형으로 형성하거나 또는 반도체 기판(10)과 동일한 타입의 도전형으로 형성한다.
다음으로, 상기 제 1 및 제 2 라인 패턴들(100, 105)의 측벽에 라인 스페이서(130)들을 형성한다. 상기 라인 스페이서(130)들은 그들 사이에 반도체 기판(10)이 노출되도록 형성하는데, 이를 통해서 상기 제 1 및 제 2 라인 패턴들(100, 105)과 함께 라인 스페이서(130)들 아래에 라인 절연막 패턴(75)이 형성된다. 상기 라인 스페이서(130)는 게이트 캐핑막 패턴(95)과 동일한 식각률을 갖는 절연막을 사용해서 형성하는 것이 바람직하다. 상기 라인 스페이서들을 형성하는 동안, 상기 채널 영역(125)은 채널부 홀(60)들을 한정하는 반도체 기판(10)을 따라서 확산한다.
도 1, 도 13 및 도 14 를 참조하면, 상기 제 1 및 제 2 라인 패턴들(100, 105)과 함께 라인 스페이서(130)들을 마스크로 사용해서 반도체 기판(10)에 이온 주입 공정(140)을 실시하여 전극 불순물 영역(145)들을 형성한다. 상기 전극 불순물 영역(145)들은 제 1 및 제 2 라인 패턴들(100, 105)과 중첩하도록 형성한다. 또한, 상기 전극 불순물 영역(145)들은 채널부 홀(60)의 하부를 감싸는 채널 영역(125)과 다른 도전형을 갖도록 형성하며, 상기 전극 불순물 영역(145)들은 채널 영역(125)보다 높은 도즈(Dose)를 갖도록 형성한다. 상기 전극 불순물 영역(145)들은 각각이 트랜지스터의 소오스 및 드레인 영역들(Source And Drain Regions)을 한정한다.
다음으로, 상기 전극 불순물 영역(145)들을 갖는 반도체 기판 상에 층간절연막(160)을 형성하는데, 상기 층간절연막(160)은 제 1 및 제 2 라인 패턴들(100, 105)을 충분하게 덮도록 형성한다. 이때에, 상기 전극 불순물 영역(145)들은 각각이 층간절연막(160)을 형성하는 동안 채널부 홀(60)들의 하부를 향하여 확산되어서 반도체 기판(10) 및 채널 영역(125)과 접촉하여 PN 정션들(Junctions; 150, 154, 158)을 형성한다. 상기 PN 정션들 중의 선택된 두 개(150, 158)는 반도체 기판(10)의 주 표면 아래를 향하여 나머지(154)에 비해서 보다 깊게 설정되는데, 이는 제 1 라인 패턴(100)들 사이의 전극 불순물 영역(145)이 채널부 홀(60)들 사이에 위치한 채널 영역(125)으로 막혀서 확산하지 못하기 때문이다.
도 1, 도 15 및 도 16 을 참조하면, 상기 층간 절연막(160)을 관통해서 제 1 및 제 2 라인 패턴들(100, 105) 사이에 랜딩 패드 홀(164)들을 형성한다. 상기 랜딩 패드 홀(164)들은 상부측이 하부측의 직경보다 크도록 형성하는 것이 바람직하다.
계속해서, 상기 랜딩 패드 홀(164)들을 채우는 랜딩 패드(180, 184, 188)들을 형성한다. 상기 랜딩 패드(180, 184, 188)들은 각각이 전극 불순물 영역(145)들과 전기적으로 접속한다. 이때에, 상기 랜딩 패드(180, 184, 188)들을 형성하기 전에 이온 주입 공정(170)을 실시할 수 있다. 왜냐하며, 상기 랜딩 패드들(180, 184, 188) 및 전극 불순물 영역(145)들 사이의 접촉 저항을 개선하거나 트랜지스터의 특성을 개선하기 위해서 실시한다. 상기 랜딩 패드들(180, 184, 188)은 전극 불순물 영역(145)들과 동일한 도전형을 갖는 폴리 실리콘 막으로 형성하는 것이 바람직하다.
상기 트랜지스터를 갖는 디램은 랜딩 패드들(180, 184, 188)을 트랜지스터의 소오스 및 드레인 영역들의 노드들(Nodes)로 각각 사용한다. 또한, 상기 랜딩 패드들 중의 두 개(180, 188)는 커패시터(Capacitor)들의 노드로 사용하고 동시에 나머지(184)는 비트라인(Bit-Line)의 노드로 사용한다. 이때에, 상기 랜딩 패드들 중의 두 개(180, 188)는 그 하부에 각각이 도 14 의 PN 정션들(150, 158)을 두는데, 상기 PN 정션들(150, 158)은 반도체 기판(10)의 주 표면 근처에 형성될 때에 비해서 리푸레쉬(Refresh) 특성을 더욱 향상시킨다. 이는 랜딩 패드들(180, 184, 188)의 형성 공정 전까지 진행한 반도체 제조 공정들로부터의 물리적 데미지(Physical Damage)들을 전극 불순물 영역(145)들을 사용하여 충분히 감싸서 커패시터의 누설 전류(Leakage Current)를 줄일 수 있기 때문이다. 상기 물리적 데미지는 식각 공정들 및 이온 주입 고정들을 통해서 반도체 기판(10)에 발생하며, 상기 물리적 데미지는 반도체 기판(10)의 주 표면 근처에 주로 많이 발생한다.
도 17 및 도 18 은 각각이 본 발명에 따른 트랜지스터를 갖는 디램의 전기적 특성들을 각각 보여주는 그래프들이다.
도 17 및 도 18 을 참조하면, 두 종류의 트랜지스터들(200, 205) 및 이 트랜지스터들을 갖는 디램들(Drams; 210, 215)을 준비해서 각각의 전기적 특성에 대한 실험적 데이타를 추출하였다. 우선적으로, 상기 트랜지스터들(200, 205)의 전기적 특성을 비교하기 위해서 바디 효과(Body Effect; VBB(Back-BIAS Voltage)에 따른 문턱 전압(Vth)의 비)를 체크하였다. 도 17 및 도 18 은 Y 축 상에 측정 데이타의 누적 분포(Cumulative Distribution)을 갖는데, 상기 측정 데이타의 누적 분포는 측정 위치들의 개개의 값을 X 축 상에 순서적으로 늘어 놓아서 특정 위치가 총 개수들 중에 순서하는 률(Ratio)을 일컫는다. 그리고, 상기 트랜지스터들 중의 하나(205)는 채널 영역이 반도체 기판(10)의 주 표면 아래에 소정 깊이를 갖고 활성 영역(25)을 따라서 트랜치 절연막(20)의 양 측면들에 접촉하도록 형성(도면에 미 도시)한 것이다. 상기 트랜지스터들 중의 나머지(200)는 도 14 의 채널 영역(125)을 갖도록 형성한 것이다.
이때에, 상기 트랜지스터들 중의 하나(205)는 구동하는 동안 반도체 기판(10)의 주 표면 아래의 채널 영역을 전기적으로 모두 바라보기 때문에 바디 효과를 증가시킬 수 있다. 이는 트랜지스터의 채널 길이(Channel Length)를 고정시키고 볼 때에 동일한 VBB 에서 문턱 전압을 높게하는 경향을 일컫는다. 상기 트랜지스터들 중의 나머지(200)는 구동하는 동안 도 16 의 제 1 라인 패턴(100)들 사이에 위치한 채널 영역(125)만을 전기적으로 바라보기 때문에 상기 트랜지스터(205)에 비해서 상대적으로 바디 효과를 낮출 수 있다. 따라서, 상기 트랜지스터들(200, 205)의 바디 효과는 도 17 에 도시하였는데, 도 17 은 위에 언급된 사항들을 뒷바침한다.
또한, 상기 트랜지스터들(200, 205)이 구비된 디램들(210, 125)의 전기적 특성을 비교하기 위해서 스태틱 리퓨레쉬(Static Refresh) 시간에 따른 페일 비트(Fail Bit)수를 카운트하였다.
상기 디램들 중의 하나(215)는 반도체 기판(10)의 주 표면을 따라서 채널 영역이 배치되도록 트랜지스터(205)를 구비한 것이다. 즉, 상기 디램(215)은 전극 불순물 영역(145)들 및 채널 영역의 정션(Junction)들이 모두 도 14 의 제 1 라인 패턴(100)들 사이에 위치된 정션(154)과 동일한 깊이를 갖도록 형성한 것이다. 이는 반도체 제조 공정에 기인한 물리적 데미지들 및 정션들이 중첩하기 때문에 디스로케이션(Dislocation)을 따라 흐르는 커패시터의 누설 전류를 막지 못하게 한다. 따라서, 상기 채널 영역을 갖는 디램(205)은 리퓨레쉬 시간과 함께 페일 비트수를 많이 나타낸다.
그러나, 상기 디램들 중의 나머지(200)는 도 14 와 같은 채널 영역(125)을 갖도록 형성한 것인데, 이는 커패시터 노드들(180, 188)의 하부에 위치한 정션들(150, 158)이 반도체 제조 공정에 기인한 물리적 데미지들과 중첩하지 않기 때문에 디스로케이션을 따라서 흐르는 누설 전류를 상기 디램(205)에 비해서 상대적으로 작게 해준다.
상술한 바와 같이, 본 발명은 적어도 두 개의 채널부 홀들 사이에 채널 영역을 형성하여 채널부 홀들의 하부를 동시에 감싸서 트랜지스터의 바디 효과(Body Effect)를 최소화할 수 있는 방안을 제시해준다. 상기 트랜지스터가 구비된 반도체 장치는 트랜지스터의 전류 구동 능력을 극대화해주고 또한, 상기 트랜지스터를 갖는 디램(DRAM)은 셀 어레이 영역의 리퓨레쉬(Refresh) 특성을 향상시킬 수 있게 해준다.
도 1 은 본 발명에 따른 트랜지스터의 배치도.
도 2 는 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라서 취한 트랜지스터의 단면도.
도 3 내지 도 16 은 각각이 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라서 취한 트랜지스터의 제조방법을 설명하는 단면도들.
도 17 및 도 18 은 각각이 본 발명에 따른 트랜지스터를 갖는 디램의 전기적 특성들을 보여주는 그래프들.

Claims (38)

  1. 반도체 기판에 위치된 적어도 두 개의 채널부 홀들;
    상기 채널부 홀들을 채우고 상기 반도체 기판의 주 표면 상에 서로 이격되도록 평행하게 배치된 라인 패턴들;
    상기 라인 패턴들 아래의 상기 반도체 기판에 배치된 채널 영역을 포함하되,
    상기 채널 영역은 상기 채널부 홀들 사이에 배치되어서 상기 채널부 홀들의 하부를 동시에 감싸는 것이 특징인 트랜지스터.
  2. 제 1 항에 있어서,
    상기 라인 패턴들은 각각이 차례로 적층된 게이트 전극 및 게이트 캐핑막 패턴으로 구비되되, 상기 게이트 전극은 상기 채널부 홀을 채우고 동시에 상기 채널 영역과 다른 도전형인 것이 특징인 트랜지스터.
  3. 제 1 항에 있어서,
    상기 채널부 홀들은 트랜치 형태를 갖는 것이 특징인 트랜지스터.
  4. 제 1 항에 있어서,
    상기 채널 영역 및 상기 반도체 기판은 각각이 서로 다른 타입의 도전형들을 갖는 것이 특징인 트랜지스터.
  5. 제 1 항에 있어서,
    상기 채널 영역 및 상기 반도체 기판은 동일한 타입의 도전형을 갖는 것이 특징인 트랜지스터.
  6. 제 1 항에 있어서,
    상기 라인 패턴들의 측벽에 배치된 라인 스페이서들;
    상기 반도체 기판에 위치되어서 상기 라인 패턴들에 중첩하는 전극 불순물 영역들;
    상기 라인 패턴들 사이에 위치되어서 상기 반도체 기판의 상부를 향하도록 연장되고 동시에 층간절연막으로 둘러싸인 랜딩 패드들을 더 포함하되,
    상기 랜딩 패드들은 각각이 상기 전극 불순물 영역들과 전기적으로 접속하고 , 상기 전극 불순물 영역들은 상기 채널 영역과 다른 도전형인 것이 특징인 트랜지스터.
  7. 제 6 항에 있어서,
    상기 랜딩 패드들은 상기 전극 불순물 영역들과 동일한 도전형을 갖는 도전막인 것이 특징인 트랜지스터.
  8. 제 6 항에 있어서,
    상기 라인 스페이서들은 산화막과 다른 식각률을 갖는 절연막인 것이 특징인 트렌지스터.
  9. 제 1 항에 있어서,
    상기 라인 패턴들 및 반도체 기판 사이에 컨포멀하게 배치된 라인 절연막 패턴들을 더 포함하는 것이 특징인 트랜지스터.
  10. 트랜치 절연막으로 고립시킨 활성 영역;
    상기 활성 영역 아래의 반도체 기판에 위치된 적어도 두 개의 채널부 홀들;
    상기 채널부 홀들을 채우고 상기 활성 영역 상에 서로 이격되도록 평행하게 배치된 제 1 라인 패턴들;
    상기 제 1 라인 패턴들과 함께 상기 트랜치 절연막 상에 위치되되, 그들의 각각은 상기 활성 영역에 인접되고 동시에 상기 제 1 라인 패턴들 중의 적어도 하나의 반대 편에 평행하도록 배치된 제 2 라인 패턴들;
    상기 제 1 및 제 2 라인 패턴들 아래의 상기 반도체 기판에 배치된 채널 영역을 포함하되,
    상기 채널 영역은 상기 채널부 홀들 사이에 배치되어서 상기 채널부 홀들의 하부를 동시에 감싸는 것이 특징인 디램 셀의 트랜지스터.
  11. 제 10 항에 있어서,
    상기 제 1 및 제 2 라인 패턴들은 각각이 차례로 적층된 게이트 전극 및 게이트 캐핑막 패턴으로 구비되되, 상기 제 1 라인 패턴들의 상기 게이트 전극은 상기 채널부 홀을 채우고 동시에 상기 채널 영역과 다른 도전형인 것이 특징인 디램 셀의 트랜지스터.
  12. 제 10 항에 있어서,
    상기 채널부 홀들은 트랜치 형태를 갖는 것이 특징인 디램 셀의 트랜지스터.
  13. 제 10 항에 있어서,
    상기 채널 영역 및 상기 반도체 기판은 각각이 서로 다른 타입의 도전형들을 갖는 것이 특징인 디램 셀의 트랜지스터.
  14. 제 10 항에 있어서,
    상기 제 1 및 제 2 라인 패턴들의 측벽에 배치된 라인 스페이서들;
    상기 반도체 기판에 위치되어서 상기 제 1 및 제 2 라인 패턴들에 중첩하는 전극 불순물 영역들;
    상기 제 1 및 제 2 라인 패턴들 사이에 위치되어서 반도체 기판의 상부를 향하도록 연장되고 동시에 층간절연막으로 둘러싸인 랜딩 패드들을 더 포함하되,
    상기 랜딩 패드들은 각각이 상기 전극 불순물 영역들과 전기적으로 접속하고 , 상기 전극 불순물 영역들은 상기 채널 영역과 다른 도전형인 것이 특징인 디램 셀의 트랜지스터.
  15. 제 14 항에 있어서,
    상기 랜딩 패드들은 상기 전극 불순물 영역들과 동일한 도전형을 갖는 도전막인 것이 특징인 디램 셀의 트랜지스터.
  16. 제 14 항에 있어서,
    상기 라인 스페이서들은 산화막과 다른 식각률을 갖는 절연막인 것이 특징인 디램 셀의 트랜지스터.
  17. 제 10 항에 있어서,
    상기 제 1 라인 패턴들 및 상기 반도체 기판 사이, 상기 제 2 라인 패턴들 및 상기 반도체 기판 사이에 배치된 라인 절연막 패턴들을 더 포함하는 것이 특징인 디램 셀의 트랜지스터.
  18. 반도체 기판의 주 표면을 노출시키는 패드막 패턴들을 형성하고,
    상기 패드막 패턴들을 식각 마스크로 사용해서 상기 반도체 기판에 식각 공정을 실시하여 상기 반도체 기판의 상기 주 표면 아래로 향하도록 연장한 적어도 두 개의 채널부 홀들을 형성하고,
    상기 패드막 패턴들을 상기 반도체 기판으로부터 제거하고,
    상기 반도체 기판 상에 라인 패턴들을 형성하되, 그들은 각각이 상기 채널부 홀들을 채우도록 형성하고, 및
    상기 채널부 홀들 사이에 위치해서 상기 채널부 홀들의 하부를 감싸도록 하는 채널 영역을 형성하는 것을 포함하는 것이 특징인 트랜지스터 제조방법.
  19. 제 18 항에 있어서,
    상기 패드막 패턴들은 상기 반도체 기판과 식각률이 다른 절연막으로 형성하는 것이 특징인 트랜지스터의 제조방법.
  20. 제 18 항에 있어서,
    상기 채널 영역 및 상기 반도체 기판은 각각이 서로 다른 타입의 도전형들을 갖도록 형성하는 것이 특징인 트랜지스터의 제조방법.
  21. 제 18 항에 있어서,
    상기 채널 영역 및 상기 반도체 기판은 동일한 타입의 도전형을 갖도록 형성하는 것이 특징인 트랜지스터의 제조방법.
  22. 제 18 항에 있어서,
    상기 채널 영역을 형성하는 것은,
    상기 라인 패턴들을 갖는 반도체 기판 상에 포토레지스트 막을 형성하고,
    상기 포토레지스트 막에 포토공정을 실시해서 상기 라인 패턴들 사이의 상기 반도체 기판을 노출시키는 포토레지스트 패턴을 형성하고,
    상기 포토레지스트 패턴을 이온 주입 마스크로 사용해서 상기 반도체 기판에 불순물 이온들을 주입하는 것을 포함하는 것이 특징인 트랜지스터의 제조방법.
  23. 제 18 항에 있어서,
    상기 채널부 홀들은 트랜치 형태를 갖도록 형성하는 것이 특징인 트랜지스터의 제조방법.
  24. 제 18 항에 있어서,
    상기 라인 패턴들의 각각은 차례로 적층된 게이트 전극 및 게이트 캐핑막 패턴으로 형성하되, 상기 게이트 전극은 상기 채널부 홀을 채우고 동시에 상기 채널 영역과 다른 도전형을 갖도록 형성하는 것이 특징인 트랜지스터의 제조방법.
  25. 제 18 항에 있어서,
    상기 라인 패턴들의 측벽에 라인 스페이서들을 형성하고,
    상기 라인 패턴들에 중첩하도록 상기 반도체 기판에 전극 불순물 영역들을 형성하고,
    상기 전극 불순물 영역들을 갖는 반도체 기판 상에 층간절연막을 형성하고,
    상기 층간절연막을 관통해서 상기 라인 패턴들의 양 측부들에 랜딩 패드 홀들을 각각 형성하고,
    상기 랜딩 패드 홀들을 채운 랜딩 패드들을 형성하는 것을 더 포함하되,
    상기 랜딩 패드들은 각각이 상기 전극 불순물 영역들과 전기적으로 접속하도록 형성하고 동시에 상기 전극 불순물 영역들은 상기 채널 영역과 다른 도전형을 갖도록 형성하는 것이 특징인 트랜지스터의 제조방법.
  26. 제 25 항에 있어서,
    상기 랜딩 패드들 및 상기 전극 불순물 영역들은 동일한 도전형을 갖도록 형성하는 것이 특징인 트랜지스터의 제조방법.
  27. 제 25 항에 있어서,
    상기 라인 스페이서들은 산화막과 다른 식각률을 갖는 절연막으로 형성하는 것이 특징인 트랜지스터의 제조방법.
  28. 제 18 항에 있어서,
    상기 라인 패턴들을 형성하기 전에,
    상기 채널부 홀들을 따라서 컨포멀하게 배치한 라인 절연막 패턴들을 각각 형성하는 것을 더 포함하는 것이 특징인 트랜지스터.
  29. 반도체 기판에 활성 영역을 고립시키는 트랜치 절연막을 형성하고,
    상기 트랜치 절연막을 갖는 반도체 기판 상에 형성하되, 그들은 상기 활성 영역의 상기 반도체 기판의 주 표면을 노출시키는 패드막 패턴들을 형성하고,
    상기 패드막 패턴들을 식각 마스크로 사용해서 상기 반도체 기판에 식각 공정을 실시하여 상기 반도체 기판의 상기 주 표면 아래로 향하도록 연장한 적어도 두 개의 채널부 홀들을 형성하고,
    상기 패드막 패턴들을 상기 반도체 기판으로부터 제거하고,
    상기 활성 영역 및 상기 트랜치 절연막 상에 제 1 및 제 2 라인 패턴들을 각각 형성하되, 상기 제 2 라인 패턴들은 상기 제 1 라인 패턴들 중의 적어도 하나의 반대편에 배치되도록 형성하고 동시에 상기 제 1 라인 패턴들은 각각이 상기 채널부 홀들을 채우도록 형성하고,
    상기 채널부 홀들 사이에 위치해서 상기 채널부 홀들의 하부를 감싸도록 하는 채널 영역을 형성하는 것을 포함하는 것이 특징인 디램 셀의 트랜지스터 제조방법.
  30. 제 29 항에 있어서,
    상기 패드막 패턴들은 상기 반도체 기판과 식각률이 다른 절연막으로 형성하는 것이 특징인 디램 셀의 트랜지스터의 제조방법.
  31. 제 29 항에 있어서,
    상기 채널 영역 및 상기 반도체 기판은 각각이 서로 다른 타입의 도전형들을 갖도록 형성하는 것이 특징인 디램 셀의 트랜지스터의 제조방법.
  32. 제 29 항에 있어서,
    상기 채널 영역을 형성하는 것은,
    상기 제 1 및 제 2 라인 패턴들을 갖는 반도체 기판 상에 포토레지스트 막을 형성하고,
    상기 포토레지스트 막에 포토공정을 실시해서 상기 제 1 라인 패턴들 사이의 상기 반도체 기판을 노출시키는 포토레지스트 패턴을 형성하고,
    상기 포토레지스트 패턴을 이온 주입 마스크로 사용해서 상기 반도체 기판에 불순물 이온들을 주입하는 것을 포함하는 것이 특징인 디램 셀의 트랜지스터의 제조방법.
  33. 제 29 항에 있어서,
    상기 채널부 홀들은 트랜치 형태를 갖도록 형성하는 것이 특징인 디램 셀의 트랜지스터의 제조방법.
  34. 제 29 항에 있어서,
    상기 제 1 및 제 2 라인 패턴들의 각각은 차례로 적층된 게이트 전극 및 게이트 캐핑막 패턴으로 형성하되, 상기 제 1 라인 패턴의 상기 게이트 전극은 상기 채널부 홀을 채우고 동시에 상기 채널 영역과 다른 도전형을 갖도록 형성하는 것이 특징인 디램 셀의 트랜지스터의 제조방법.
  35. 제 29 항에 있어서,
    상기 제 1 및 제 2 라인 패턴들의 측벽에 라인 스페이서들을 형성하고,
    상기 제 1 및 제 2 라인 패턴들에 중첩하도록 상기 반도체 기판에 전극 불순물 영역들을 형성하고,
    상기 전극 불순물 영역들을 갖는 반도체 기판 상에 층간절연막을 형성하고,
    상기 층간절연막을 관통해서 상기 제 1 및 제 2 라인 패턴들 사이에 랜딩 패드 홀들을 각각 형성하고,
    상기 랜딩 패드 홀들을 채운 랜딩 패드들을 형성하는 것을 더 포함하되,
    상기 랜딩 패드들은 각각이 상기 전극 불순물 영역들과 전기적으로 접속하도록 형성하고 동시에 상기 전극 불순물 영역들은 상기 채널 영역과 다른 도전형을 갖도록 형성하는 것이 특징인 디램 셀의 트랜지스터의 제조방법.
  36. 제 35 항에 있어서,
    상기 랜딩 패드들 및 상기 전극 불순물 영역들은 동일한 도전형으로 형성하는 것이 특징인 디램 셀의 트랜지스터의 제조방법.
  37. 제 35 항에 있어서,
    상기 라인 스페이서들은 산화막과 다른 식각률을 갖는 절연막으로 형성하는 것이 특징인 디램 셀의 트랜지스터의 제조방법.
  38. 제 29 항에 있어서,
    상기 제 1 및 제 2 라인 패턴들을 형성하기 전에,
    상기 채널부 홀들을 따라서 컨포멀하게 배치한 라인 절연막 패턴들을 각각 형성하는 것을 더 포함하는 것이 특징인 디램 셀의 트랜지스터.
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