JP3705919B2 - 半導体装置及びその製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
この発明は半導体装置、特に、パワーデバイスに適用するトレンチＭＯＳゲートを形成する技術に関するものである。
【０００２】
【従来の技術】
図４１〜図４８は、トレンチＭＯＳゲートを形成する従来のプロセスを工程順に示す断面図である。まず図４１に示される構造を準備する。図４１において下から順に、不純物濃度の高いＰ型半導体層１０３、不純物濃度の高いＮ型半導体層１０２、不純物濃度の低いＮ型半導体層１０１、Ｐ型ベース層１０４が積層された構造に対し、溝２００がＰ型ベース層１０４の上面からＮ型半導体層１０１の途中まで形成されている。但し、Ｐ型ベース層１０４の上面において溝２００の周囲に不純物濃度の高いＮ型半導体層１０５が選択的に形成されている。
【０００３】
次に溝２００の内壁を含み、図４１に示された構造で上側に露出する面の全体にわたってゲート酸化膜１１１を形成する（図４２）。更にゲート酸化膜１１１の上にポリシリコン等のゲート電極材料１１２を設け、溝２００を充填する（図４３）。そして溝２００に充填されたゲート電極材料１１２のみをゲート電極１１３として残し、それ以外のゲート電極材料１１２をエッチングによって除去する（図４４）。
【０００４】
その後、ゲート電極１１３の表面を酸化させて酸化膜１１５を形成する（図４５）。隣接するＮ型半導体層１０５の間で露出するＰ型ベース層１０４において、酸化膜１１１を介したイオン注入等により不純物濃度が高いＰ型半導体層１１８を形成し、更に例えばＣＶＤ法によって形成される酸化膜を用いて層間絶縁膜１１６，１１７をこの順に堆積させる（図４６）。層間絶縁膜１１６，１１７は選択的にエッチングされて図４７に示されるようにゲート電極１１３の上方のみに残置する。
【０００５】
更にスパッタ法やランプアニール等を用いてシリサイド層１１９をＮ型半導体層１０５、Ｐ型半導体層１１８及びゲート電極１１３の上面に形成し、全面にバリアメタル１２０、アルミ配線層１２１を堆積させる（図４８）。図４９は図４８におけるＱＱ方向から見た断面図を示し、溝２００の両側には分離酸化膜１２２、Ｐ型半導体層１２３が設けられている。溝２００の端部において、シリサイド層１１９及びバリアメタル１２０を介してアルミ配線層１２１とゲート電極１１３とが接続されている。
【０００６】
【発明が解決しようとする課題】
従来のトレンチＭＯＳゲートは上述のように形成され、図４８、図４９に示される構造を有していたため、溝２００の開口部Ｃ、底部Ｄにおいてゲート酸化膜１１１が局所的に薄くなっていた。特に開口部Ｃではゲート電極１１３との界面でゲート酸化膜１１１に凸状部分が現れる。しかも開口部Ｃにおいては、図４３から図４４へと移る工程において、ゲート電極材料１１２をエッチングすることによるダメージがゲート酸化膜１１１に与えられ、ゲート酸化膜１１１の特性が一層悪化しているという第１の問題点があった。
【０００７】
また、アルミ配線層１２１の平坦性が悪いと、トレンチＭＯＳゲートを採用するトランジスタのアセンブリ工程においてアルミ配線層１２１に直径５０〜４００μｍのアルミ細線をボンディングさせる際（即ちセル上ボンディングの際）、ボンディングの衝撃でトレンチＭＯＳゲートが破壊され易くなる。しかもアルミ配線層１２１とアルミ細線との接触面積が小さくなる傾向となり、当該接触部分での抵抗の上昇を招いてしまう場合がある。これではトレンチＭＯＳゲートを採用するトランジスタがＯＮしている際の抵抗が見かけ上増大してしまうという第２の問題点もあった。
【０００８】
そして第２の問題点を解決すべく、アルミ配線層１２１を厚く成膜しようとすると、トレンチＭＯＳゲートが形成されるウエハが大きく反えり、露光工程が困難であるという第３の問題点を招くことになる。
【０００９】
本発明は上記の数々の問題点を解決するためになされたもので、ゲート酸化膜の特性を改善した半導体装置及びその製造方法を提供することを目的としている。
【００１０】
【課題を解決するための手段】
この発明のうち請求項１にかかるものは、主面を有する半導体基板と、前記主面に開口部を、前記半導体基板中に底部を、それぞれ有する溝と、前記溝の内壁及び前記開口部の周囲の前記主面上に設けられた絶縁膜と、前記絶縁膜を介して前記半導体基板に対向して設けられ、前記主面よりも前記溝の底部から遠い頭部を有する導電材とを備える半導体装置である。そして、前記頭部の径が前記溝が直線状に伸びる部分の前記溝の内壁の径の１．３倍以上である。
この発明のうち請求項２にかかるものは、請求項１記載の半導体装置であって、前記頭部の端面が前記溝の内壁よりも前記開口部から０．２μｍ以上遠く離れている。
【００１１】
この発明のうち請求項３にかかるものは、（ａ）主面を有する半導体基板を準備する工程と、（ｂ）前記主面に開口部を、前記半導体基板中に底部を、それぞれ有する溝を形成する工程と、（ｃ）前記溝の内壁及び前記開口部の周囲の前記主面上に絶縁膜を形成する工程と、（ｄ）前記絶縁膜を覆う導電材を成膜する工程と、（ｅ）前記主面の上方における前記導電材を選択的に除去し、その径が前記溝の直線状に伸びる部分の前記溝の内壁の径の１．３倍以上である頭部を形成する工程とを備える半導体装置の製造方法である。
【００１２】
この発明のうち請求項４にかかるものは、請求項３記載の半導体装置の製造方法であって、前記頭部の端面が前記溝の内壁よりも前記開口部から０．２μｍ以上遠く離れている。
【００１３】
この発明のうち請求項５にかかるものは、請求項３又は４記載の半導体装置の製造方法であって、前記工程（ｂ）は、（ｂ−１）前記主面から前記半導体基板に対して穴を掘る工程と、（ｂ−２）前記穴の内壁に犠牲酸化膜を形成する工程と、（ｂ−３）前記犠牲酸化膜を除去して前記溝を形成する工程とを有する。
【００１４】
この発明のうち請求項６にかかるものは、主面を有する半導体基板と、前記主面に開口部を、前記半導体基板中に底部を、それぞれ有する溝と、前記底部の周囲及び前記開口部の周囲において、それぞれ前記半導体基板中に設けられた第１及び第２の不純物領域と、前記溝の内壁及び前記開口部の周囲の前記主面上に設けられた絶縁膜と、前記絶縁膜を介して前記半導体基板に対向して設けられた導電材とを備える半導体装置である。そして、前記半導体基板の厚さ方向と直交する方向に沿った前記絶縁膜の厚さは、開口部における方が、前記半導体基板に接した位置における方の１．３倍以上である。
【００１５】
この発明のうち請求項７にかかるものは、（ａ）主面と、前記主面と対峙する第１の不純物領域を有する半導体基板を準備する工程と、（ｂ）前記主面に第２の不純物領域を形成する工程と、（ｃ）前記第２の不純物領域をアモルファス化する工程と、（ｄ）前記第２の不純物領域に開口部を、前記第１の不純物領域に底部を、それぞれ有する溝を前記半導体基板に形成する工程と、（ｅ）前記溝の内壁及び前記開口部の周囲の前記主面を酸化して絶縁膜を形成する工程と、（ｆ）前記絶縁膜を覆う導電材を成膜する工程とを備える半導体装置の製造方法である。
【００１６】
この発明のうち請求項８にかかるものは、請求項７記載の半導体装置の製造方法であって、前記工程（ｃ）は、（ｃ−１）前記工程（ｃ）よりも前に得られた構造に対して半導体イオンを注入する工程を有する。
【００１７】
この発明のうち請求項９にかかるものは、請求項８記載の半導体装置の製造方法であって、前記工程（ｂ），（ｃ）の間に、（ｇ）前記工程（ｂ）で得られた構造に対し、前記第２の不純物領域のみを露出させるマスクを形成する工程を更に備える。
【００１８】
この発明のうち請求項１０にかかるものは、（ａ）主面を有する半導体基板を準備する工程と、（ｂ）前記主面に開口部を、前記半導体基板中に底部を、それぞれ有する穴を形成する工程と、（ｃ）前記穴の内壁に多結晶半導体及びアモルファス半導体の少なくとも何れか一方を犠牲膜として形成する工程と、（ｄ）前記犠牲膜を除去して溝を形成する工程と、（ｅ）前記溝の内壁を酸化して絶縁膜を形成する工程と、（ｆ）前記絶縁膜を覆う導電材を成膜する工程とを備える、半導体装置の製造方法である。
【００１９】
この発明のうち請求項１１にかかるものは、請求項１０記載の半導体装置の製造方法であって、前記犠牲膜の除去は等方性エッチングによって行われる。
【００２０】
この発明のうち請求項１２にかかるものは、（ａ）主面を有する半導体基板を準備する工程と、（ｂ）前記主面に開口部を、前記半導体基板中に底部を、それぞれ有する穴を形成する工程と、（ｃ）前記工程（ｂ）で得られた構造をアニールする工程と、（ｄ）前記穴の内壁を酸化して犠牲酸化膜を形成する工程と、（ｅ）前記犠牲酸化膜を除去して溝を形成する工程と、（ｆ）溝の内壁を酸化して絶縁膜を形成する工程と、（ｇ）前記絶縁膜を覆う導電材を成膜する工程とを備える半導体装置の製造方法である。
【００２１】
この発明のうち請求項１３にかかるものは、（ａ）主面を有する半導体基板を準備する工程と、（ｂ）前記主面に開口部を、前記半導体基板中に底部を、それぞれ有する第１の穴を形成する工程と、（ｃ）前記第１の穴に等方性エッチングを施して第２の穴を形成する工程と、（ｄ）前記第２の穴の内壁に多結晶半導体及びアモルファス半導体の少なくとも何れか一方を犠牲膜として形成する工程と、（ｅ）前記犠牲膜を酸化して犠牲酸化膜を形成する工程と、（ｆ）前記犠牲酸化膜を除去して溝を形成する工程と、（ｇ）前記溝の内壁を酸化して絶縁膜を形成する工程と、（ｈ）前記絶縁膜を覆う導電材を成膜する工程とを備える、半導体装置の製造方法である。
【００２２】
この発明のうち請求項１４にかかるものは、（ａ）主面を有する半導体基板を準備する工程と、（ｂ）前記主面に開口部を、前記半導体基板中に底部を、それぞれ有する第１の穴を形成する工程と、（ｃ）前記第１の穴に等方性エッチングを施して第２の穴を形成する工程と、（ｄ）前記工程（ｃ）で得られた構造をアニールする工程と、（ｅ）前記第２の穴の内壁を酸化して犠牲酸化膜を形成する工程と、（ｆ）前記犠牲酸化膜を除去して溝を形成する工程と、（ｇ）溝の内壁を酸化して絶縁膜を形成する工程と、（ｈ）前記絶縁膜を覆う導電材を成膜する工程とを備える半導体装置の製造方法である。
【００２３】
この発明のうち請求項１５にかかるものは、請求項１３記載の半導体装置の製造方法であって、前記工程（ｃ），（ｄ）の間に（ｈ）前記犠牲膜に窒素を導入する工程を更に備える。
【００２４】
この発明のうち請求項１６にかかるものは、（ａ）主面を有する半導体基板を準備する工程と、（ｂ）前記主面に開口部を、前記半導体基板中に底部を、それぞれ有する第１の穴を形成する工程と、（ｃ）前記第１の穴に等方性エッチングを施して第２の穴を形成する工程と、（ｄ）前記第２の穴の内壁を酸化して犠牲酸化膜を形成する工程と、（ｅ）前記犠牲酸化膜に窒素を導入する工程と、（ｆ）前記犠牲酸化膜を除去して溝を形成する工程と、（ｇ）前記溝の内壁を酸化して絶縁膜を形成する工程と、（ｈ）前記絶縁膜を覆う導電材を成膜する工程とを備える、半導体装置の製造方法である。
【００２８】
【発明の実施の形態】
実施の形態１．
図１及び図２並びに図４乃至図１５は本発明の実施の形態１にかかるＩＧＢＴを製造する方法を工程順に示す断面図であり、また図３は上面図である。先ず、図１に示すように、下から順に、不純物濃度の高いＰ+ 型半導体層３、Ｎ型半導体層２、不純物濃度の低いＮ- 型半導体層１が積層された構造を得る。例えば半導体の材料としてシリコンを用いる事ができる。Ｎ- 型半導体層１はその不純物濃度が１×１０12〜１×１０14ｃｍ-3であり、厚さは４０〜６００μｍである。またＮ型半導体層２はその不純物濃度のピークが１×１０18ｃｍ-3以下であり、拡散深さはＰ+ 型半導体層３の拡散深さ以上であって４００μｍ以下である。またＰ+ 型半導体層３はその表面における不純物濃度のピークが２×１０18ｃｍ-3以上であって、拡散深さはＮ型半導体層２の拡散深さ以下である。かかる構造は、Ｎ- 型半導体層１の裏面（図１において下方に存在する面）に対してイオンを注入し拡散することにより、順次Ｎ型半導体層２、Ｐ+ 型半導体層３を形成して得ることができる。勿論、エピタキシャル成長を用いて形成してもよい。
【００２９】
次にＮ- 型半導体層１の表面（図１において上方に存在する面）に対してＰ型ベース層４を形成する。Ｐ型ベース層４は例えば不純物濃度のピークが１×１０15〜１×１０18ｃｍ-3であり、拡散深さは１〜４μｍである。更にＰ型ベース層４の上面において、格子状に選択的にＮ+ 型拡散層５を形成する（図３）。Ｎ+ 型拡散層５はその表面における不純物濃度が１×１０18〜１×１０20ｃｍ-3であって、拡散深さは０．３〜２μｍである。図４、図５はそれぞれ図３に示した位置IV-IV、V-Vの断面を示す。以降ではまず位置IV-IVにおける構造について説明する。
【００３０】
次に隣接するＮ+ 型拡散層５の端部及び、これらに挟まれたＰ型ベース層４を覆い、Ｎ+ 型拡散層５の中央部を露出させる酸化膜６を、例えばＣＶＤ法による成膜及びパターニングを用いて形成する（図６）。
【００３１】
酸化膜６をマスクとしてエッチングを行い、Ｎ- 型半導体層１、Ｎ+ 型拡散層５を貫通し、Ｐ型ベース層４に底部を有するトレンチ３０２を形成する。トレンチ３０２の開口部の周囲にはＮ+ 型拡散層５がＮ+ 型エミッタ拡散層５１として残置する（図７）。
【００３２】
その後、酸化膜の等方性エッチングを行って酸化膜６の端部を、トレンチ３０２の開口部から横方向（Ｎ- 型半導体層１の厚さ方向と直交する方向）へ距離ｘだけ後退させる（図８）。次いで半導体の等方性エッチングを行うことにより、トレンチ３０２の開口部のＮ+ 型エミッタ拡散層５１及びトレンチ３０２の底部のＰ型ベース層４の角が丸められ、トレンチ３０１が形成される（図９）。
【００３３】
その後熱酸化を施すことにより、トレンチ３０１の内壁に犠牲酸化膜１０を一旦形成する（図１０）。この際、酸化膜６も増厚して酸化膜６１となる。その後にエッチングを行って犠牲酸化膜１０及び酸化膜６１を除去する。かかる犠牲酸化膜の形成及び除去により、トレンチ３０１の開口部及び底部は一層丸められ、側壁はより平滑化し、トレンチ３００が形成される（図１１）。
【００３４】
図７乃至図１１に示すようにトレンチを３０２，３０１，３００の手順で形成してその側壁を平滑化し、その角を丸める技術は、例えば特開平７−２６３６９２号公報に記載されている。例えば犠牲酸化膜１０は、９５０℃乃至１１００℃で酸素雰囲気において１００〜３００ｎｍ程度形成される。その後、例えば９５０℃以上の水蒸気もしくは酸素雰囲気で熱酸化し、図１１に示す構造で露出している表面（トレンチ３００の内壁を含む）にゲート酸化膜１１を形成する。
【００３５】
あるいはゲート酸化膜１１の形成に先立ち、図１１に示す構造に対し、犠牲酸化膜１０の形成・除去に引き続いて、更に新たな犠牲酸化膜の形成、除去を行っても良い。新たな犠牲酸化膜の形成は、例えば水蒸気雰囲気において犠牲酸化膜１０を形成する際よりも低い温度で行う。この場合には、ゲート酸化膜１１の形成は、水蒸気雰囲気において、例えば１０００℃以下の熱酸化で行う方が、トレンチの底部を丸める効果が高くなる。
【００３６】
ゲート酸化膜１１を覆い、トレンチ３００を充填するゲート電極用多結晶シリコン膜１２を形成する（図１２）。ゲート電極用多結晶シリコン膜としては、例えば燐を高い濃度で含んだもの、あるいはドープしないものに燐がイオン注入したものを用いればよい。
【００３７】
ゲート電極用多結晶シリコン膜１２をパターニングすることにより、トレンチ３００を充填するとともにトレンチ３００の開口部及びその近傍を覆うゲート電極１３を得る。ここで寸法ＷGはゲート電極１３のうちＰ型ベース層４やＮ+ 型エミッタ拡散層５１よりも上方にある頭部の径（断面の幅）であり、寸法ＷTはトレンチ３００が直線状に伸びる部分の内壁の径（断面の幅）であり、寸法ＷCはトレンチ３００の断面におけるゲート酸化膜１１とＰ型ベース層４との境界（即ちトレンチ３００の内壁）からトレンチ３００よりも上方におけるゲート電極１３の端面に至る距離である（図１３）。
【００３８】
但し、上記寸法の間には、ＷG≧１．３・ＷT及びＷC≧０．２μｍの少なくともいずれか一方の関係がある。即ち、トレンチ３００の内壁よりも開口部から０．２μｍ以上遠く離れた、Ｐ型ベース層４Ｎ+ 型エミッタ拡散層５１の上方におけるゲート電極用多結晶シリコン膜１２を選択的に除去する。あるいは径がトレンチ３００の内壁の径の１．３倍以上である頭部を形成するのである。
【００３９】
その後、隣接するＮ+ 型エミッタ拡散層５１の間に露出するＰ型ベース層４の上面から、イオン注入等により不純物濃度が高いＰ型半導体層１８を形成する（図１４）。更に例えばＣＶＤ法によって層間絶縁膜１６，１７をこの順に堆積させる（図１５）。層間絶縁膜１６，１７を選択的にエッチングして図１６に示すとおりゲート電極１３の上方のみに残置する。更にスパッタ法やランプアニール等を用いてＮ型半導体層５１、Ｐ型半導体層１８及びゲート電極１１３の上面にシリサイド層１９を形成し、全面にバリアメタル２０、アルミ配線層２１を堆積させる（図１７）。アルミ配線層２１の材料としては、例えばＡｌＳｉ，ＡｌＳｉＣｕ，ＡｌＣｕなどを用いる。
【００４０】
このように、ゲート電極１３のうち、トレンチ３００の上方に突出した部分が、トレンチ３００の幅よりも大きな構成は、例えば特開平８−２３０９２号公報に開示されている。しかし、本願発明では特にＷG≧１．３・ＷT、或いはＷC≧０．２μｍの少なくともいずれか一方の関係を保つことにより、ゲート酸化膜の特性が良好になるという利点を有する。
【００４１】
なお、図１７における断面では、寸法ＷCが大きければバリアメタル２０は必ずしもＮ+ 型エミッタ拡散層５１に接触しない。しかし、アルミ配線層２１とＮ+ 型エミッタ拡散層５１と別の箇所で接続できる。図１８は、図１７に示す断面に対して平行な別の位置における断面を示す。図１９は図１７、図１８で示した構造において、Ｎ+ 型エミッタ拡散層５１の存在する位置で基板深さ方向と直交する平面での断面図である。Ｎ+ 型エミッタ拡散層５１が存在する位置よりも上方の構成を無視すれば、図１９に示した位置XVII−XVII，XVIII−XVIIIの断面が、それぞれ図１７、図１８に相当する。位置XVII-XVII,XVIII-XVIIIはそれぞれ図３に示した位置IV-IV,V-Vに相当する。
【００４２】
図１８に示した断面では、図５に示すようにＮ+ 型拡散層５をＰ型ベース層４の上面の全体を覆うように形成する。よってこの断面では、Ｐ型半導体層１８が形成されておらず、隣接するトレンチ３００の間でＮ+ 型エミッタ拡散層５１が連続しており、アルミ配線層２１はシリサイド１９及びバリアメタル２０を介してＮ+ 型エミッタ拡散層５１と接続している。
【００４３】
図２０及び図２１は、それぞれ寸法ＷG，ＷCがトレンチＭＯＳゲートの歩留まりに与える影響を示すグラフである。歩留まりは、例えばある基準電圧以下の電圧が印加されて絶縁破壊が生じるトレンチＭＯＳゲートを不良として判断し、あるいはある基準電流以上のリーク電流が流れるトレンチＭＯＳゲートを不良として判断する。図２０からはＷG＝１．３・ＷTを境界にして、また図２１からはＷC＝０．２μｍを境界として、それぞれ歩留まりが飛躍的に向上することがわかる。
【００４４】
このように歩留まりが向上する理由の詳細は不詳であるが、第１の原因としては、トレンチを３０２，３０１，３００の手順で形成し、トレンチ開口部および底部の角を丸めたことが挙げられる。このため、ゲート電極１３とＰ型ベース層４との間にかかる電界の分布が局所的に高くなることが回避でき、しかもゲート酸化膜１１はトレンチ３００の内壁からＰ型ベース層４の上面にかけてほぼ均一に成膜できるので、ゲート酸化膜１１の形状によって絶縁破壊やリークが生じ難くなるものと推定できる。
【００４５】
そして第２の原因として、上述したようにトレンチＭＯＳゲート構造では、トレンチ開口部がゲート酸化膜特性に関しWeak Spotであるため、ＷC，ＷGを大きくすることにより、ゲート電極用多結晶シリコン膜１２をエッチングしてゲート電極１３を形成する際、ゲート酸化膜１１のうちトレンチ３００の開口部近傍の部分がエッチングに曝されなくなり、プラズマダメージによるゲート酸化膜特性の劣化が防がれていることが挙げられる。つまりゲート酸化膜１１がエッチングされないため、絶縁破壊やリーク及び信頼性等のゲート酸化膜特性の劣化が生じ難くなるものと推定できる。
【００４６】
以上のように、本実施の形態によればトレンチＭＯＳゲートのゲート酸化膜を形状と膜質の双方について改善できるので、その特性を向上させ、トレンチＭＯＳゲートの歩留まりを向上させたものと考えることができる。
【００４７】
なお、ゲート抵抗を低くする目的で、ゲート電極１３の表面に、例えばＴｉＳｉ，ＣｏＳｉ等のシリサイド層を形成しても良い。またゲート電極１３の表面を、図４４から図４５へと移る工程のように、酸化してもよい。但し、この場合には、ゲート電極１３に含まれる不純物（例えば燐）が酸化してゲート酸化膜１１とゲート電極１３との界面への偏析が生じたり、ゲート電極１３の粒界が酸化されることに伴って不純物の酸化物が形成されたりして、ゲート酸化膜特性を悪化させ易くなる可能性がある。
【００４８】
実施の形態２．
図２２及び図２３は、本発明の実施の形態２にかかるＩＧＢＴを製造する方法を工程順に示す断面図である。まず実施の形態１において示された工程を用いて図４に示す構造を得る。その後Ｐ型ベース層４及びＮ+ 型拡散層５の上方からシリコンイオン９１の注入を行う（図２２）。そして図６乃至図１２で示す工程を施すことにより、図２３に示す構造を得る。
【００４９】
ここでゲート酸化膜１１の厚さが図１２に示す構造と異なっている。トレンチ３００の開口部周辺でＮ+ 型エミッタ拡散層５１を形成した位置（Ｐ型ベース層４の上面からの深さ）において、Ｐ型ベース層４の厚さ方向と直交する横方向に沿ってのゲート酸化膜１１の厚さＷ１と、トレンチ３００の内壁部、例えばＰ型ベース層４に隣接する位置において、上記横方向に沿ってのゲート酸化膜１１の厚さＷ２とは、Ｗ１≧１．３・Ｗ２の関係を有している。
【００５０】
従って、Ｎ+ 型エミッタ拡散層５１とＮ- 型半導体層１とに挟まれたトレンチ３００近傍のＰ型ベース層４（ここにチャネルが形成される）に対峙するゲート酸化膜１１を薄くしつつも、強電界が生じるトレンチ３００の開口部に位置するゲート酸化膜１１を厚くすることができるので、チャネルを形成する特性を損なわずにゲート酸化膜の絶縁破壊を抑制することができる。
【００５１】
なお特開平７−２４９７６９では、トレンチの開口部近傍であって、エミッタ拡散層が形成されない箇所において、エミッタ拡散層と同時に形成される不純物拡散層を酸化させて、開口部のゲート酸化膜の厚さを増す技術が開示されている。しかし本発明ではＮ+ 型エミッタ拡散層５１がトレンチ３００の開口部に設けられているので、当該部分での特開平７−２４９７６９に開示された効果に加え、ゲート酸化膜１１の厚さを増加させることができる。
【００５２】
本発明ではシリコンイオン９１の注入により、Ｎ+ 型エミッタ拡散層５１はアモルファス化する。そしてこのアモルファス化したＮ+ 型エミッタ拡散層５１を酸化して得られるゲート酸化膜１１の厚さを、トレンチ３００の内壁に露出するＮ- 型半導体層１及びＰ型ベース層４を酸化して得られるゲート酸化膜１１の厚さよりも増大させることになる。よって単に特開平７−２４９７６９に開示された技術を用いてトレンチ開口部近傍のゲート酸化膜を厚くした場合と比較すると、本発明では更にトレンチＭＯＳゲートの歩留まりを高めることができる。
【００５３】
しかも、シリコンイオン９１を注入することにより、その飛程付近には転位ループ等の二次欠陥が形成される。この二次欠陥は、Ｐ型ベース層４にトレンチ３００を形成する際に生じる微小欠陥に対し、ゲッタリングサイトとして機能する。この微小欠陥は、Ｎ- 型半導体層１及びＰ型ベース層４において形成された接合において、逆バイアスされる際に流れるリーク電流を増大させる機能がある。よって本実施の形態によればかかる場合に流れるリーク電流を抑制することができる。
【００５４】
図２４は本実施の形態の変形を示す断面図である。図２２に示されたようにＰ型ベース層４及びＮ+ 型拡散層５の両方にシリコンイオン９１を注入しなくても、Ｎ+ 型拡散層５にのみ注入すれば足りる。トレンチ３００の開口部近傍のＮ+ 型エミッタ拡散層５１のみがアモルファス化すれば上記効果は得られるためである。したがって、Ｎ+ 型拡散層５を露出し、Ｐ型ベース層４を覆うマスク２２を介してシリコンイオン９１を注入してもよい。
【００５５】
実施の形態３．
図２５及び図２６は、本発明の実施の形態３にかかるＩＧＢＴを製造する方法を工程順に示す断面図である。まず実施の形態１において示す工程を用いて図８に示す構造を得る。この構造の上方に露出する領域（トレンチ３０２の内壁を含む）に、ノンドープのアモルファスシリコン層２３を堆積させる（図２５）。
【００５６】
アモルファスシリコン層２３は、トレンチ３０２を形成することによりその周囲のＮ- 型半導体層１及びＰ型ベース層４に生じた微小欠陥２４に対し、ゲッタリング材として機能する。よって更にシリコンの等方性エッチングを行い、アモルファスシリコン層２３を除去して微小欠陥２４を減少させることができる。この際、トレンチ３０２の開口部のＮ+ 型エミッタ拡散層５１及びトレンチ３０２の底部のＰ型ベース層４の角が丸められ、トレンチ３０３が形成される（図２６）。
【００５７】
この後、図１０以降に示す実施の形態１の工程に基づいてトレンチＭＯＳゲートを形成すれば、ゲート酸化膜１１の形成において微小欠陥２４が悪影響を及ぼすことを抑制できる。よって、トレンチＭＯＳゲートを用いたトランジスタのチャネル領域での移動度の向上、主接合でのリーク特性を改善できる。
【００５８】
なお、アモルファスシリコン層２３の替わりにノンドープの多結晶シリコン層を堆積させても同様の効果を得ることができる。
【００５９】
また、特にアモルファスシリコン層２３を堆積させなくても、実施の形態１における図８に示す工程の直後にアニール工程を行っても同様の効果を得ることができる。トレンチ３０２を形成する際にＮ- 型半導体層１及びＰ型ベース層４に与えられたダメージを、アニールによってトレンチ３０２の内壁近傍へと凝集させることができ、更に実施の形態１において図１０及び図１１を用いて示す犠牲酸化膜１０の形成及び除去を行うことで上記ダメージが除去されるからである。
【００６０】
実施の形態４．
図２７及び図２８は、本発明の実施の形態４にかかるＩＧＢＴを製造する方法を工程順に示す断面図である。まず実施の形態１において示した工程を用いて図９に示す構造を得る。この構造の上方に露出する領域（トレンチ３０１の内壁を含む）に、ノンドープのアモルファスシリコン層２５を堆積する（図２７）。
【００６１】
アモルファスシリコン層２５は、実施の形態３で示したアモルファスシリコン層２３と同様に、Ｎ- 型半導体層１及びＰ型ベース層４に生じた微小欠陥に対するゲッタリング材として機能する。よって、その後にアモルファスシリコン層２５を除去すれば微小欠陥２４が減少する。
【００６２】
そしてアモルファスシリコン層２５を酸化させて犠牲酸化膜２６を形成する（図２８）。この後、図１１以降に示した実施の形態１の工程に基づいて犠牲酸化膜２６を除去し、トレンチＭＯＳゲートを形成すれば、ゲート酸化膜１１の形成において微小欠陥２４が悪影響を及ぼすことが抑制できるので、ＭＯＳトランジスタの移動度の向上、主接合でのリーク特性の改善を実現できる。
【００６３】
なお、実施の形態３と同様にしてアモルファスシリコン層２５の替わりにノンドープの多結晶シリコン層を堆積させても同様の効果を得ることができる。また、特にアモルファスシリコン層２５を堆積させなくても、実施の形態１における図９に示した工程の直後にアニール工程を行っても同様の効果を得ることができる。実施の形態３の場合と同様に、犠牲酸化膜の形成、除去に先だって行われるアニールは、Ｎ- 型半導体層１及びＰ型ベース層４に与えられたダメージを、アニールによってトレンチ３０２の内壁近傍へと凝集させることができるからである。
【００６４】
実施の形態５．
図２９は、本発明の実施の形態５にかかるＩＧＢＴを製造する方法を示す断面図である。まず実施の形態１において示された工程及び実施の形態３において示した工程を用いて図２７に示す構造を得る。その後、少なくともトレンチ３０１の内壁に堆積したノンドープのアモルファスシリコン層２５に対して窒素イオン９２を注入する（図２９）。そしてアニールを施すことにより、アモルファスシリコン層２５に注入した窒素イオン９２はトレンチ３０１の周囲のＮ- 型半導体層１及びＰ型ベース層４へと拡散する。
【００６５】
その後、アモルファスシリコン層２５を酸化して、図２８に示すような酸化膜２６を形成し、更に酸化膜２６，６を除去し、実施の形態１の図１１で示した構造を得る。トレンチ３００の周囲のＮ- 型半導体層１及びＰ型ベース層４には窒素が存在するので、実施の形態１の図１２で示したように酸化を行ってゲート酸化膜１１を形成し、ゲート電極用多結晶シリコン膜１２を堆積すると、形成されたゲート酸化膜１１とＮ- 型半導体層１及びＰ型ベース層４との界面からゲート酸化膜１１とゲート電極用多結晶シリコン膜１２との界面にかけて窒素が存在することになる。
【００６６】
この窒素は、ゲート酸化膜１１とＮ- 型半導体層１及びＰ型ベース層４との間のダングリングボンドと結合したり、結晶欠陥の位置を占めるので、界面準位の発生を抑制する。更に、例えばＮ- 型半導体層１及びＰ型ベース層４がシリコンを主体としているとすれば、ゲート酸化膜１１中の電子トラップとして機能するＳｉ−Ｈ結合や、Ｓｉ−ＰＨ結合の替わりにＳｉ−Ｎ結合が生成される。よってゲート酸化膜１１中の電子トラップを低減することもできる。
【００６７】
更にまた、Ｎ- 型半導体層１及びＰ型ベース層４、もしくはゲート電極用多結晶シリコン膜１２から不純物がゲート酸化膜１１へ拡散することも抑制される。
【００６８】
このようにしてゲート酸化膜１１の信頼性が向上し、またトレンチＭＯＳゲートを用いるトランジスタのホットキャリア耐性及びチャネル領域の移動度が向上する。
【００６９】
なお、窒素イオン９２の注入は、実施の形態１の図１０に示した構造に対して行っても良い。つまり犠牲酸化膜１０が形成された後に窒素イオン９２を注入し、犠牲酸化膜１０を介してトレンチ３０１の周囲のＮ- 型半導体層１及びＰ型ベース層４へ窒素を導入することができる（図３０）。
【００７０】
窒素イオン９２の注入は、図２９、図３０に示したいずれの構造に対しても上方から全面に行うことができる。後に形成されるＰ型半導体層１８（実施の形態１の図１４参照）を形成する領域は、トレンチを形成する際のマスクとなる為に厚く設定された酸化膜６，６１によって覆われており、これが窒素イオン９２の注入を阻むことができるからである。
【００７１】
また、アモルファスシリコン層２５の替わりにノンドープの多結晶シリコン層を堆積させても同様の効果を得ることができることは実施の形態３，４と同様である。
【００７２】
なお、特開平７−１３０６７９号公報に開示されるような、窒素をイオン注入した酸化膜をそのままゲート酸化膜とする技術や、窒素イオン９２の注入をＮ- 型半導体層１、Ｐ型ベース層４に対して直接に行う技術よりも、本実施の形態のように、後に除去されるアモルファスシリコン層２５や犠牲酸化膜１０、あるいは多結晶シリコン層を介して行う方が、トレンチＭＯＳゲートを含むトランジスタの特性や接合リークを悪化させないという点で望ましい。
【００７３】
実施の形態６．
図３１は、本発明の実施の形態６にかかるＩＧＢＴを製造する方法を示す断面図である。まず実施の形態１において示された工程を用いて図１６に示した構造を得る。その後バリアメタル２０を堆積するが、アルミ配線層２１の堆積に先だってアルミよりも強度の高い、例えばタングステンやモリブデン等を材料として、緩衝材２７をバリアメタル２０上に堆積する。例えば緩衝材２７の膜厚は、アルミ配線層２１の膜厚の４０％以下に設定される。
【００７４】
このように緩衝材２７を、少なくともトレンチＭＯＳゲートの直上においてバリアメタル２０とアルミ配線層２１との間に介在することにより、アルミ配線層２１の平坦性を改善する。よって、セル上ボンディングの際、ボンディングの衝撃でトレンチＭＯＳゲートが破壊されることや、トレンチＭＯＳゲートを採用するトランジスタがＯＮしている際の抵抗が見かけ上増大してしまうことが回避される。
【００７５】
実施の形態７．
図３２は、本発明の実施の形態７にかかるＩＧＢＴの構造を概念的に示す平面図である。アルミあるいはアルミ合金からなるエミッタパッド３１及びゲートパッド２８とがチップ周辺ガードリング領域３０によって囲まれている。
【００７６】
図３３及び図３４はそれぞれ図３２における矢視方向ＡＡ，ＢＢにおける断面図である。エミッタパッド３１はＮ+ 型エミッタ拡散層５１と導通し、ゲートパッド２８はゲート電極１３と導通する。図３３に示される断面において、アルミ配線層２１はエミッタパッド３１に覆われており、トレンチＭＯＳゲートの直上における金属層の厚さＤＧ（図３３に即して言えばアルミ配線層２１の厚さとエミッタパッド３１の厚さとの合計）が増加する。よって実施の形態６と同様に、セル上ボンディングの際の衝撃によるトレンチＭＯＳゲートの破壊を回避する事ができる。
【００７７】
図３５は厚さＤＧと、アセンブリ工程後のトレンチＭＯＳゲートの歩留まりとの関係を示すグラフである。トレンチＭＯＳゲートの直上における金属層を厚くするほど歩留まりが向上することがわかる。なお、ＤＧ＝５μｍの場合は、図３１に示す場合に相当する。
【００７８】
但し、トレンチＭＯＳゲートの直上におけるアルミ配線層２１をエミッタパッド３１と一体に連続して作成するのは望ましくない。図３６は厚さＤＧとトレンチＭＯＳゲートを形成するウエハの反り量との関係を示すグラフであり、曲線Ｌ１，Ｌ２は、１回の成膜工程によって、及び２回の成膜工程によってアルミ配線層２１及びエミッタパッド３１を形成して、それぞれ厚さＤＧの金属層を得た場合を示している。ウエハの反り量が８０μｍを越えると露光機での処理が困難となるため、１回の成膜工程によって厚さＤＧを増加させることに比較して、２回の成膜工程によって厚さＤＧを増加させることが有利である。
【００７９】
このように、アルミ配線層２１及びエミッタパッド３１をそれぞれ形成することによって厚さＤＧが大きくてもウエハの反り量を抑制できるのは、エミッタパッド３１を形成する前にアルミ配線層２１をパターニングすることによって、ウエハ上でアルミ配線層２１が占める面積を低減させるからである。
【００８０】
例えば図３４においてエミッタパッド３１はアルミ配線層２１を覆っており、図３４において現れるアルミ配線層２１はＮ + 型エミッタ拡散層５１に接続されている。しかし、図４９に示すアルミ配線層１２１と同様にして、アルミ配線層２１は他の箇所においてＮ + 型エミッタ拡散層５１の代わりにゲート電極１３に接続されている。つまりアルミ配線層２１は、上述のパターニングにより、ゲート電極１３に接続される第１部分と、Ｎ + 型エミッタ拡散層５１に接続される第２部分との２種類に区分される。
【００８１】
アルミ配線層２１のうち、図３４において現れない断面でゲート電極１３に接続される第１部分の上には、エミッタパッド３１と接触しないようにして短絡を回避するため、層間絶縁膜３２が設けられる。図３４においてもこの層間絶縁膜３２が現れている。
【００８２】
なお、チップ周辺ガードリング領域３０においては、層間絶縁膜１６，１７の下方にはトレンチ３００が設けられる代わりに、分離酸化膜３４が形成されている。またチップ周辺ガードリング領域３０とトレンチＭＯＳゲートとの境界近傍には深いＰ型の拡散層３５が形成されている。
【００８３】
変形例：
本発明は上記実施例に示されたＩＧＢＴの構成に限定されない。図３７は本発明を適用可能な他の素子の構造を示す断面図である。トレンチ３００ａ，３００ｂのいずれもトレンチ３００と同様にして形成される。トレンチ３００ａはゲート電極１３と同様にして形成される多結晶シリコン膜１３ａと、ゲート酸化膜１１とを内包している。また、トレンチ３００ｂはゲート電極１３ｂ及びゲート酸化膜１１を内包している。但し、トレンチ３００ｂがＰ型ベース層４、Ｎ+ 型エミッタ拡散層５１に隣接している一方、トレンチ３００ａはこれらの不純物拡散層には隣接していない。多結晶シリコン膜１３ａ及びゲート電極１３ｂのいずれの表面にも酸化膜１５が形成されているものの、多結晶シリコン膜１３ａは、酸化膜１５の一部が開口されることによって、バリアメタル２０及びシリサイド１９を介してアルミ配線層２１と接続されている。
【００８４】
従って、多結晶シリコン膜１３ａはエミッタと等電位となって、ゲート電極１３ｂとは電気的に分離されている。
【００８５】
図３８は他のＩＧＢＴの構造を示す断面図である。図１７に示した構造と比較して、ゲート電極１３の表面にも酸化膜１５が形成され、Ｐ+ 型半導体層３の代わりにＰ- 型半導体層３３が形成されている点で異なる。更に、Ｐ- 型半導体層３３からＮ型半導体層２に架けて選択的に形成されたＰ+ 型半導体層４１と、Ｐ+ 型半導体層４１及びＰ- 型半導体層３３の両方に接触するコレクタ電極４０が追加されている点でも異なっている。コレクタ構造がＰ+／Ｐ-構造となっているのは、デバイス動作時のコレクタ側からのホールの注入を抑えるためである。
【００８６】
また、図３９は更に他の他のＩＧＢＴの構造を示す断面図である。図１７に示した構造と比較して、ゲート電極１３の表面にも酸化膜１５が形成されている点と、Ｐ+ 型半導体層３において選択的に形成されたＮ+ 半導体層４２が追加されている点と、Ｐ+ 型半導体層３及びＮ+ 半導体層４２の両方に接触するコレクタ電極４０が追加されている点でも異なっている。コレクタ構造がＰ+／Ｎ+ショート構造となっているのは、デバイス動作時のコレクタ側からのホールの注入を抑えるためである。
【００８７】
図４０はトレンチＭＯＳＦＥＴトランジスタの構造を示す断面図であり、図１７に示したＩＧＢＴと比較して、ゲート電極１３の表面にも酸化膜１５が形成されている点と、Ｐ+ 型半導体層３の代わりにＮ+ 半導体層４３を設けた点で異なっている。この構造においては、Ｎ+ 型エミッタ拡散層５１は実質的にはソースとして、またＮ+ 半導体層４３はドレインとして機能する。
【００８８】
図３８乃至図４０に示したいずれの構造に対しても、本発明によるトレンチＭＯＳゲートの改善を適用できる。
【００８９】
【発明の効果】
この発明のうち請求項１〜４にかかるものによれば、絶縁膜のうち溝の開口部近傍の部分は導電材の整形の為のエッチングには曝されず、開口部での絶縁膜の膜質は上記エッチングによるプラズマダメージによって劣化することはない。よって良好な特性を有するトレンチＭＯＳゲートを得る事ができる。
【００９０】
この発明のうち請求項５にかかる半導体装置の製造方法によれば、開口部及び底部が丸い溝を得る事ができるので、一層良好な膜質の絶縁膜を得る事ができる。
【００９１】
この発明のうち請求項６にかかる半導体装置によれば、強電界が生じる、溝の開口部における絶縁膜のみを厚くするので、絶縁膜を介して導電材に対向し、第１及び第２の不純物領域に挟まれた半導体基板においてチャネルを形成する効果が損なわれることなく、絶縁耐性の高いトレンチＭＯＳゲートを得る事ができる。
【００９２】
この発明のうち請求項７にかかるものによれば、開口部周辺で形成される絶縁膜は第２の不純物領域が酸化されて得られるので、絶縁膜はその開口部周辺のみを厚く形成する事ができる。
【００９３】
この発明のうち請求項８にかかる半導体装置の製造方法によれば、半導体イオンを注入することにより、その飛程付近には転位ループ等の二次欠陥が形成される。この二次欠陥は、半導体基板に溝を形成する際に生じる微小欠陥に対し、ゲッタリングサイトとして機能する。この微小欠陥は、半導体基板及び第１の不純物領域において形成された接合に対して、逆バイアスされる際に流れるリーク電流を増大させる。よって本発明によりかかるリーク電流を抑制することができる。
【００９４】
この発明のうち請求項９にかかる半導体装置の製造方法によれば、アモルファス化されるべき第２の不純物領域のみに半導体イオンを導入することができる。
【００９５】
この発明のうち請求項１０にかかる半導体装置の製造方法によれば、多結晶半導体及びアモルファス半導体が、穴を形成した際に半導体基板に生じた欠陥に対するゲッタリングサイトとして機能するので、溝を酸化して得られる絶縁膜はゲート絶縁膜として良好に機能する。
【００９６】
この発明のうち請求項１１にかかる半導体装置の製造方法によれば、溝の開口部及び底部を丸めることができ、溝の内壁を酸化して得られる絶縁膜はゲート絶縁膜として一層良好に機能する。
【００９７】
この発明のうち請求項１２にかかる半導体装置の製造方法によれば、穴を形成した際に半導体基板に生じた欠陥は、アニールによって穴の内壁に集まり、この欠陥は犠牲酸化膜の形成・除去によって除去されるので、溝を酸化して得られる絶縁膜はゲート絶縁膜として良好に機能する。
【００９８】
この発明のうち請求項１３にかかる半導体装置の製造方法によれば、多結晶半導体及びアモルファス半導体が、第１の穴を形成した際に半導体基板に生じた欠陥に対するゲッタリングサイトとして機能するので、溝の内壁を酸化して得られる絶縁膜はゲート絶縁膜として良好に機能する。
【００９９】
この発明のうち請求項１４にかかる半導体装置の製造方法によれば、第１の穴を形成した際に半導体基板に生じた欠陥は、アニールによって第２の穴の内壁に集まり、この欠陥は犠牲酸化膜の形成・除去によって除去されるので、溝を酸化して得られる絶縁膜はゲート絶縁膜として良好に機能する。
【０１００】
この発明のうち請求項１５にかかる半導体装置の製造方法及び請求項１６にかかる半導体装置の製造方法によれば、溝を酸化して得られる絶縁膜と半導体基板との間のダングリングボンドへ窒素が結合したり、窒素が結晶欠陥の位置を占めるので、界面準位の発生を抑制する。更に、例えば半導体基板がシリコンを主体としているとすれば、絶縁膜中の電子トラップとして機能するＳｉ−Ｈ結合や、Ｓｉ−ＰＨ結合の替わりにＳｉ−Ｎ結合が生成され、絶縁膜中の電子トラップを低減することもできる。更にまた、半導体基板から、もしくは導電材から不純物が絶縁膜へと拡散することも抑制される。よって絶縁膜はゲート絶縁膜として良好に機能する。しかも、窒素をイオン注入した酸化膜をそのままゲート酸化膜とする技術や、窒素イオンの注入を半導体基板に対して直接に行う技術と比較して、トレンチＭＯＳゲートを含むトランジスタの特性や接合リークを悪化させないという点で有利である。
【図面の簡単な説明】
【図１】 本発明の実施の形態１を工程順に示す断面図である。
【図２】 本発明の実施の形態１を工程順に示す断面図である。
【図３】 本発明の実施の形態１を示す上面図である。
【図４】 本発明の実施の形態１を工程順に示す断面図である。
【図５】 本発明の実施の形態１を工程順に示す断面図である。
【図６】 本発明の実施の形態１を工程順に示す断面図である。
【図７】 本発明の実施の形態１を工程順に示す断面図である。
【図８】 本発明の実施の形態１を工程順に示す断面図である。
【図９】 本発明の実施の形態１を工程順に示す断面図である。
【図１０】 本発明の実施の形態１を工程順に示す断面図である。
【図１１】 本発明の実施の形態１を工程順に示す断面図である。
【図１２】 本発明の実施の形態１を工程順に示す断面図である。
【図１３】 本発明の実施の形態１を工程順に示す断面図である。
【図１４】 本発明の実施の形態１を工程順に示す断面図である。
【図１５】 本発明の実施の形態１を工程順に示す断面図である。
【図１６】 本発明の実施の形態１を工程順に示す断面図である。
【図１７】 本発明の実施の形態１を工程順に示す断面図である。
【図１８】 図１７に示された断面に平行な断面を示す断面図である。
【図１９】 所定の平面で切断した場合の構造を示す上面図である。
【図２０】 寸法ＷGがトレンチＭＯＳゲートの歩留まりに与える影響を示すグラフである。
【図２１】 寸法ＷCがトレンチＭＯＳゲートの歩留まりに与える影響を示すグラフである。
【図２２】 本発明の実施の形態２を工程順に示す断面図である。
【図２３】 本発明の実施の形態２を工程順に示す断面図である。
【図２４】 実施の形態２の変形を示す断面図である。
【図２５】 本発明の実施の形態３を工程順に示す断面図である。
【図２６】 本発明の実施の形態３を工程順に示す断面図である。
【図２７】 本発明の実施の形態４を工程順に示す断面図である。
【図２８】 本発明の実施の形態４を工程順に示す断面図である。
【図２９】 本発明の実施の形態５を示す断面図である。
【図３０】 本発明の実施の形態５の変形を示す断面図である。
【図３１】 本発明の実施の形態６を示す断面図である。
【図３２】 本発明の実施の形態７を概念的に示す平面図である。
【図３３】 図３２における矢視方向ＡＡにおける断面図である。
【図３４】 図３２における矢視方向ＢＢにおける断面図である。
【図３５】 厚さＤＧとトレンチＭＯＳゲートの歩留まりとの関係を示すグラフである。
【図３６】 厚さＤＧとトレンチＭＯＳゲートが形成されるウエハの反り量との関係を示すグラフである。
【図３７】 本発明の適用可能な素子の構造を示す断面図である。
【図３８】 本発明の適用可能な素子の構造を示す断面図である。
【図３９】 本発明の適用可能な素子の構造を示す断面図である。
【図４０】 本発明の適用可能な素子の構造を示す断面図である。
【図４１】 従来のプロセスを工程順に示す断面図である。
【図４２】 従来のプロセスを工程順に示す断面図である。
【図４３】 従来のプロセスを工程順に示す断面図である。
【図４４】 従来のプロセスを工程順に示す断面図である。
【図４５】 従来のプロセスを工程順に示す断面図である。
【図４６】 従来のプロセスを工程順に示す断面図である。
【図４７】 従来のプロセスを工程順に示す断面図である。
【図４８】 従来のプロセスを工程順に示す断面図である。
【図４９】 図４８におけるＱＱ方向から見た断面図である。
【符号の説明】
１ Ｎ- 型半導体層、２ Ｎ型半導体層、３ Ｐ+ 型半導体層、４ Ｐ型ベース層、５ Ｎ+ 型拡散層、５１ Ｎ+ 型エミッタ拡散層、１０，２６ 犠牲酸化膜、１１ ゲート酸化膜、１２ ゲート電極用多結晶シリコン膜、１３ ゲート電極、２１ アルミ配線層、２２ マスク、２３，２５ アモルファスシリコン層、２７ 緩衝材、３１ エミッタパッド、９１ シリコンイオン、９２ 窒素イオン、３００〜３０３ トレンチ、ＷT，ＷG，ＷC 寸法、Ｗ１，Ｗ２ 厚さ。

Claims (16)

  1. 主面を有する半導体基板と、
    前記主面に開口部を、前記半導体基板中に底部を、それぞれ有する溝と、
    前記溝の内壁及び前記開口部の周囲の前記主面上に設けられた絶縁膜と、
    前記絶縁膜を介して前記半導体基板に対向して設けられ、前記主面よりも前記溝の底部から遠い頭部を有する導電材と
    を備え、
    前記頭部の径が前記溝が直線状に伸びる部分の前記溝の内壁の径の１．３倍以上である半導体装置。
  2. 前記頭部の端面が前記溝の内壁よりも前記開口部から０．２μｍ以上遠く離れている、請求項１記載の半導体装置。
  3. （ａ）主面を有する半導体基板を準備する工程と、
    （ｂ）前記主面に開口部を、前記半導体基板中に底部を、それぞれ有する溝を形成する工程と、
    （ｃ）前記溝の内壁及び前記開口部の周囲の前記主面上に絶縁膜を形成する工程と、
    （ｄ）前記絶縁膜を覆う導電材を成膜する工程と、
    （ｅ）前記主面の上方における前記導電材を選択的に除去し、その径が前記溝の直線状に伸びる部分の前記溝の内壁の径の１．３倍以上である頭部を形成する工程とを備える半導体装置の製造方法。
  4. 前記頭部の端面が前記溝の内壁よりも前記開口部から０．２μｍ以上遠く離れている、請求項３記載の半導体装置の製造方法。
  5. 前記工程（ｂ）は、
    （ｂ−１）前記主面から前記半導体基板に対して穴を掘る工程と、
    （ｂ−２）前記穴の内壁に犠牲酸化膜を形成する工程と、
    （ｂ−３）前記犠牲酸化膜を除去して前記溝を形成する工程と
    を有する、請求項３又は４記載の半導体装置の製造方法。
  6. 主面を有する半導体基板と、
    前記主面に開口部を、前記半導体基板中に底部を、それぞれ有する溝と、
    前記底部の周囲及び前記開口部の周囲において、それぞれ前記半導体基板中に設けられた第１及び第２の不純物領域と、
    前記溝の内壁及び前記開口部の周囲の前記主面上に設けられた絶縁膜と、
    前記絶縁膜を介して前記半導体基板に対向して設けられた導電材と
    を備え、
    前記半導体基板の厚さ方向と直交する方向に沿った前記絶縁膜の厚さは、開口部における方が、前記半導体基板に接した位置における方の１．３倍以上である半導体装置。
  7. （ａ）主面と、前記主面と対峙する第１の不純物領域を有する半導体基板を準備する工程と、
    （ｂ）前記主面に第２の不純物領域を形成する工程と、
    （ｃ）前記第２の不純物領域をアモルファス化する工程と、
    （ｄ）前記第２の不純物領域に開口部を、前記第１の不純物領域に底部を、それぞれ有する溝を前記半導体基板に形成する工程と、
    （ｅ）前記溝の内壁及び前記開口部の周囲の前記主面を酸化して絶縁膜を形成する工程と、
    （ｆ）前記絶縁膜を覆う導電材を成膜する工程と、
    を備える半導体装置の製造方法。
  8. 前記工程（ｃ）は、
    （ｃ−１）前記工程（ｃ）よりも前に得られた構造に対して半導体イオンを注入する工程
    を有する、請求項７記載の半導体装置の製造方法。
  9. 前記工程（ｂ），（ｃ）の間に、
    （ｇ）前記工程（ｂ）で得られた構造に対し、前記第２の不純物領域のみを露出させるマスクを形成する工程
    を更に備える、請求項８記載の半導体装置の製造方法。
  10. （ａ）主面を有する半導体基板を準備する工程と、
    （ｂ）前記主面に開口部を、前記半導体基板中に底部を、それぞれ有する穴を形成する工程と、
    （ｃ）前記穴の内壁に多結晶半導体及びアモルファス半導体の少なくとも何れか一方を犠牲膜として形成する工程と、
    （ｄ）前記犠牲膜を除去して溝を形成する工程と、
    （ｅ）前記溝の内壁を酸化して絶縁膜を形成する工程と、
    （ｆ）前記絶縁膜を覆う導電材を成膜する工程と
    を備える、半導体装置の製造方法。
  11. 前記犠牲膜の除去は等方性エッチングによって行われる、請求項１０記載の半導体装置の製造方法。
  12. （ａ）主面を有する半導体基板を準備する工程と、
    （ｂ）前記主面に開口部を、前記半導体基板中に底部を、それぞれ有する穴を形成する工程と、
    （ｃ）前記工程（ｂ）で得られた構造をアニールする工程と、
    （ｄ）前記穴の内壁を酸化して犠牲酸化膜を形成する工程と、
    （ｅ）前記犠牲酸化膜を除去して溝を形成する工程と、
    （ｆ）溝の内壁を酸化して絶縁膜を形成する工程と、
    （ｇ）前記絶縁膜を覆う導電材を成膜する工程と
    を備える半導体装置の製造方法。
  13. （ａ）主面を有する半導体基板を準備する工程と、
    （ｂ）前記主面に開口部を、前記半導体基板中に底部を、それぞれ有する第１の穴を形成する工程と、
    （ｃ）前記第１の穴に等方性エッチングを施して第２の穴を形成する工程と、
    （ｄ）前記第２の穴の内壁に多結晶半導体及びアモルファス半導体の少なくとも何れか一方を犠牲膜として形成する工程と、
    （ｅ）前記犠牲膜を酸化して犠牲酸化膜を形成する工程と、
    （ｆ）前記犠牲酸化膜を除去して溝を形成する工程と、
    （ｇ）前記溝の内壁を酸化して絶縁膜を形成する工程と、
    （ｈ）前記絶縁膜を覆う導電材を成膜する工程と
    を備える、半導体装置の製造方法。
  14. （ａ）主面を有する半導体基板を準備する工程と、
    （ｂ）前記主面に開口部を、前記半導体基板中に底部を、それぞれ有する第１の穴を形成する工程と、
    （ｃ）前記第１の穴に等方性エッチングを施して第２の穴を形成する工程と、
    （ｄ）前記工程（ｃ）で得られた構造をアニールする工程と、
    （ｅ）前記第２の穴の内壁を酸化して犠牲酸化膜を形成する工程と、
    （ｆ）前記犠牲酸化膜を除去して溝を形成する工程と、
    （ｇ）溝の内壁を酸化して絶縁膜を形成する工程と、
    （ｈ）前記絶縁膜を覆う導電材を成膜する工程と
    を備える半導体装置の製造方法。
  15. 前記工程（ｄ），（ｅ）の間に
    （ｈ）前記犠牲膜に窒素を導入する工程
    を更に備える、請求項１３記載の半導体装置の製造方法。
  16. （ａ）主面を有する半導体基板を準備する工程と、
    （ｂ）前記主面に開口部を、前記半導体基板中に底部を、それぞれ有する第１の穴を形成する工程と、
    （ｃ）前記第１の穴に等方性エッチングを施して第２の穴を形成する工程と、
    （ｄ）前記第２の穴の内壁を酸化して犠牲酸化膜を形成する工程と、
    （ｅ）前記犠牲酸化膜に窒素を導入する工程と、
    （ｆ）前記犠牲酸化膜を除去して溝を形成する工程と、
    （ｇ）前記溝の内壁を酸化して絶縁膜を形成する工程と、
    （ｈ）前記絶縁膜を覆う導電材を成膜する工程と
    を備える、半導体装置の製造方法。
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