JP2012234964A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】ゲート電極用溝18の底部18cから突き出すように形成されたフィン部15と、ゲート電極用溝18及びフィン部15の表面を覆うゲート絶縁膜21と、ゲート電極用溝18の下部に埋め込まれ、ゲート絶縁膜21を介してフィン部15を跨ぐように形成されたゲート電極22と、第1の側面18aに配置されたゲート絶縁膜21の上部21Aを覆う第1の不純物拡散領域28と、第2の側面18bに配置されたゲート絶縁膜21の下端部以外の部分を覆う第2の不純物拡散領域29とを備え、ゲート電極用溝18の深さが半導体基板13の表層13aから150〜200nmであり、ゲート電極用溝18の底部18cからフィン部15の上部15aまでの高さが10〜40nmである。
【選択図】図2A
Description
また、トランジスタの閾値電圧(Vt)の低下を抑制するために、半導体基板の不純物濃度を増加させた場合、接合リーク電流が増大してしまう。
そのため、半導体装置としてDRAM(Dynamic Random AccessMemory)を用いて、DRAMのメモリセルを微細化した場合、リフレッシュ特性の悪化が深刻な問題となる。
トランジスタをトレンチゲート型トランジスタとすることにより、有効チャネル長(ゲート長)を物理的かつ十分に確保することが可能となり、最小加工寸法が60nm以下の微細なセルを有したDRAMが実現可能となる。
発明者は、上記構成のトランジスタの微細化をさらに進めると、トランジスタのオン電流が充分確保できず、DRAMの正常動作が困難となる知見を得た。これは、上述のように、トランジスタのチャネル領域がトレンチを構成する3面に形成されるためにチャネル抵抗が高くなることに起因している。
この問題も隣接するトレンチゲートの間にチャネル領域が形成されることが悪影響を及ぼしていると推察される。
したがって、トレンチを利用するトランジスタを備えたDRAMであっても、トランジスタのオン電流を充分確保すると共に隣接トランジスタの動作干渉を回避し、製造の困難性を解消する半導体装置、とその製造方法が望まれる。
図21を参照するに、半導体基板301の表面には、規則的に配列された複数の活性領域302が設けられている。個々の活性領域302は、半導体基板301の表面に形成された溝を絶縁膜で埋設する素子分離領域303に囲まれている。活性領域302と交差するY方向には、Y方向に延在する複数のワード線WLが配置されている。
ワード線WL1,WL2の上面には、キャップ絶縁膜306が溝に埋め込まれて形成されている。一つの活性領域302には、ワード線WL1及びワード線WL2よりなる二つのワード線が交差して設けられている。
また、トランジスタTr2は、ワード線WL2からなるゲート電極の他、ドレイン拡散層312及びソース拡散層308で構成されている。ソース拡散層308は、トランジスタTr1,Tr2に共通し、ビット線コンタクト311においてビット線BLに接続されている。
下部電極313,314は、図示しない容量絶縁膜及び上部電極と共にそれぞれ容量素子316,317を構成している。ワード線WL1,WL2が埋め込まれた溝の底面及び対向する2つの側面に対応する半導体基板301の表面がトランジスタTr1,Tr2のチャネルとなる。
すなわちデータ「1」がデータ「0」に変化するモードの不良が発生する。この不良は、ワード線WL1のオン/オフ回数に依存し、例えば、オン/オフ回数を1万回繰り返すと複数のセルの内、1個のセルが破壊され、10万回では10個のセルが破壊される頻度で発生する。
しかし、メモリセルが縮小され、ワード線WL1とワード線WL2との間隔が50nmより小さくなると、顕在化してきた。さらに小さくなると、より大きな問題となる。
図1は、本発明を適用した実施形態である半導体装置に設けられたメモリセルアレイの概略平面図である。図2Aは、図1に示すメモリセルアレイのA−A線方向の断面図である。図2Bは、図1に示すメモリセルアレイのB−B線方向の断面図である。図2Cは、本実施形態の半導体装置におけるゲート電極溝に設けられたフィン部の断面構造を説明するための斜視図である。
図1、図2A及び図2Bでは、本発明を適用した実施形態である半導体装置10の一例としてDRAM(Dynamic Random Access Memory)を挙げる。また、図1では、DRAMのメモリセルアレイのレイアウトの一例を図示する。
図1において、X方向は、ビット線34の延在方向を示しており、Y方向は、X方向に対して交差するゲート電極22、及び第2の素子分離領域17の延在方向(第2の方向)を示している。
また、図2Aでは、実際には、図1に示すX方向に延在するビット線34を模式的に図示する。また、図2A〜図2Cにおいて、図1に示す半導体装置10と同一構成部分には同一符号を付す。
図1、図2A及び図2Bに示すように、半導体装置10に設けられたメモリセルアレイ11は、半導体基板13と、第1の素子分離領域14と、複数の素子形成領域Rを有した活性領域16と、第2の素子分離領域17と、ゲート電極用溝18と、上記ゲート電極用溝18の底部18cから活性領域16の一部が突き出すように形成されたフィン部15と、第1及び第2のトランジスタ19−1,19−2と、ゲート絶縁膜21と、埋め込み型ゲート電極であるゲート電極22と、埋め込み絶縁膜24と、マスク絶縁膜26と、第1の不純物拡散領域28と、第2の不純物拡散領域29と、開口部32と、ビット線コンタクトプラグ33と、ビット線34と、キャップ絶縁膜36と、サイドウォール膜37と、層間絶縁膜38と、コンタクト孔41と、容量コンタクトプラグ42と、容量コンタクトパッド44と、シリコン窒化膜46と、キャパシタ48と、を有する。
図1に示すように、第1の素子分離領域14は、第1の素子分離用溝51と、第1の素子分離用絶縁膜52とを有する。第1の素子分離用溝51は、図1に示すX方向に対して所定角度傾斜した方向(第1の方向)に延在するように、半導体基板13に形成されている。第1の素子分離用溝51は、図1に示すY方向に対して所定の間隔で複数形成されている。第1の素子分離用溝51の深さは、例えば、250nmとすることができる。
上記構成とされた第1の素子分離領域14は、第2の方向に対して帯状に延在する活性領域16を区画している。
各々のゲート電極22は、メモリセルのワード線を構成するものである。すなわち、本実施形態のメモリセルは、Y方向に延在する1本の第2の素子分離領域17と2本のゲート電極22(ワード線)とが対となって、X方向に繰り返し配置される構成となっている。
第2の素子分離用溝54の深さは、例えば、250nmとすることができる。
上記構成とされた第2の素子分離領域17は、第2の方向に対して複数の素子形成領域Rを区画している。
図2B及び図2Cに示すように、ゲート電極用溝18のうち、第1の素子分離領域14に形成される第2の溝部18Bの底部が、当該ゲート電極用溝18の底部18cとなっている。
上部15aは、活性領域16が延在する方向(第1の方向)に延在している。また、上部15aの延在方向における両端は、第1の溝部18Aにおいてゲート電極用溝18を構成する第1の側面18aと第2の側面18bとに亘って設けられている。
一対の側面15b,15cは、活性領域16が延在する方向(第1の方向)と平行となるように配置されている。
本実施形態において、フィン部15の高さとは、図2C中の符号Hに示すように、ゲート電極用溝18の底部18cの一番低いところから鉛直方向に延びた上部15aと接するところまでの高さをいう。
フィン部15の高さHが10nm未満であると、S係数(Subthreshold Factor)が大きくなるため、OFFリーク電流が増加するため好ましくない。また、電流駆動能力が低下して書き込み特性が劣化してしまうために好ましくない。一方、フィン部15の高さHが40nmを超えると、上述したディスターブ不良の抑制が不十分になるというために好ましくない。
これに対して、フィン部15の高さHが上記範囲内であると、ディスターブ不良を十分に抑制しつつ、OFFリーク電流の増加を抑制及び書き込み特性を向上することができる。すなわち、フィン部の高さに対してトレードオフの関係にあった上記特性のいずれも満たすことが可能となる(図18を参照)。
図2A及び図2Bに示すように、第1及び第2のトランジスタ19−1,19−2は、隣接して配置されている。第2の不純物拡散領域29は、第1及び第2のトランジスタ19−1,19−2の共通の不純物拡散領域(図2A及び図2Bに示す構造の場合、ドレイン領域)として機能する。
すなわち、第1のトランジスタ19−1を構成するゲート電極用溝18の第2の側面18b、及び第2のトランジスタ19−2を構成するゲート電極用溝18の第2の側面18bは、第2の不純物拡散領域29を介して対向する構成となっている。
ゲート絶縁膜21としては、例えば、単層のシリコン酸化膜(SiO2膜)、シリコン酸化膜を窒化した膜(SiON膜)、積層されたシリコン酸化膜(SiO2膜)、シリコン酸化膜(SiO2膜)上にシリコン窒化膜(SiN膜)を積層させた積層膜等を用いることができる。
ゲート絶縁膜21として単層のシリコン酸化膜(SiO2膜)を用いる場合、ゲート絶縁膜21の厚さは、例えば、6nmとすることができる。
具体的には、ゲート絶縁膜21の厚さが、シリコン酸化膜換算で4〜6nmの範囲とし、ゲート電極22の仕事関数が、4.6〜4.8eVの範囲とすることにより、第1及び第2のトランジスタ19−1,19−2のいずれか一方又は両方の閾値電圧を0.8〜1.0Vとすることができる。
また、埋め込み絶縁膜24の上部は、半導体基板13の主面13aよりも突出しており、この突出した部分の上面24aは、マスク絶縁膜26の上面26aに対して面一とされている。埋め込み絶縁膜24としては、シリコン酸化膜(SiO2膜)を用いることができる。
すなわち、第1のトランジスタ19−1を構成するゲート電極用溝18の第1の側面18a、及び第2のトランジスタ19−2を構成するゲート電極用溝18の第1の側面18aは、半導体基板13を介して第2の素子分離溝54の側面に各々対向する構成となっている。
第1の不純物拡散領域28の底面28bは、ゲート電極用溝18内に埋め込まれたゲート電極22の上面22aよりも高い位置(半導体基板13の上面13a側の位置)に配置されている。第1の不純物拡散領域28の底面28bを含む水平線と埋め込みゲート電極22の上面22aを含む水平線との距離は、5〜10nmnの範囲であることが望ましい。上記距離が5nm未満であると、電流駆動能力が低下して書き込み特性が劣化してしまう。一方、10nmを超えると、接合電界が大きくなり情報保持特性が劣化してしまう。
第1の不純物拡散領域28は、第1及び第2のトランジスタ19−1,19−2のソース/ドレイン領域(図2A及び図2Bに示す構造の場合は、ソース領域)として機能する不純物拡散領域である。半導体基板13がp型シリコン基板の場合、第1の不純物拡散領域28は、半導体基板13にn型不純物をイオン注入することで形成する。
図20には、ゲート電極用溝18の深さと、フィン部15の高さHと、第2の不純物拡散領域29の接合位置との関係が示されている。
つまり、ゲート絶縁膜21を介してゲート電極22に跨ぐように覆われたフィン部15と、ゲート電極用溝18を構成する3面とをする構成とすることができる。
また、第1及び第2のトランジスタ19−1,19−2の一方が動作した際に、他方のトランジスタが誤動作する悪影響を抑制することが可能となる。
よって、半導体装置10を微細化して、ゲート電極22を狭ピッチで配置した場合でも、第1及び第2のトランジスタ19−1,19−2を独立して、安定して動作させることができる。
また、隣り合うように配置された2つのゲート電極22間の間隔が50nm以下とされたDRAMにおいても、上記ディスターブ不良の発生を抑制できる。
図2A及び図2Bを参照するに、ビット線コンタクトプラグ33は、開口部32を埋め込むように設けられており、ビット線34と一体に構成されている。ビット線コンタクトプラグ33の下端は、第2の不純物拡散領域29の上面29aと接触している。ビット線34がポリシリコン膜、窒化チタン(TiN)膜、及びタングステン(W)膜を順次積層した積層膜により構成されている場合、ビット線コンタクトプラグ33は、ポリシリコン膜により構成することができる。
ビット線34の材料としては、ポリシリコン膜、窒化チタン膜、及びタングステン膜を順次積層した積層膜や、ポリシリコン膜、或いは窒化チタン膜等を用いることができる。
図2A及び図2Bを参照するに、容量コンタクトプラグ42は、コンタクト孔41を埋め込むように設けられている。容量コンタクトプラグ42の下端は、第1の不純物拡散領域28の上面28aの一部と接触している。これにより、容量コンタクトプラグ42は、第1の不純物拡散領域28と電気的に接続されている。容量コンタクトプラグ42の上面42aは、層間絶縁膜38の上面38aに対して面一とされている。容量コンタクトプラグ42は、例えば、窒化チタン膜と、タングステン膜とを順次積層した積層構造とすることができる。
つまり、容量コンタクトパッド44は、Y方向に沿って1つおきにゲート電極22上に容量コンタクトパッド44の中心部を配置するか、Y方向に沿って1つおきにゲート電極22の側面上方に容量コンタクトパッド44の中心部を配置するかの、いずれかの位置を繰り返すように互い違いに配置されている。言い換えると、容量コンタクトパッド44は、Y方向に千鳥状に配置されている。
キャパシタ48は、容量コンタクトパッド44に対してそれぞれ1つ設けられている。1つのキャパシタ48は、1つの下部電極57と、複数の下部電極57に対して共通の容量絶縁膜58と、複数の下部電極57に対して共通の電極である上部電極59と、を有する。
容量絶縁膜58は、シリコン窒化膜46から露出された複数の下部電極57の表面、及びシリコン窒化膜46の上面を覆うように設けられている。
上部電極59は、容量絶縁膜58の表面を覆うように設けられている。上部電極59は、容量絶縁膜58が形成された下部電極57の内部、及び複数の下部電極57間を埋め込むように配置されている。上部電極59の上面59aは、複数の下部電極57の上端よりも上方に配置されている。
なお、上部電極59の上面59aを覆う層間絶縁膜(図示せず)、該層間絶縁膜に内設されたコンタクトプラグ(図示せず)、及び該コンタクトプラグと接続された配線(図示せず)等を設けてもよい。
つまり、ゲート絶縁膜21を介してゲート電極22に跨ぐように覆われたフィン部15と、ゲート電極用溝18を構成する3面とをする構成とすることができる。
また、第1及び第2のトランジスタ19−1,19−2の一方が動作した際に、他方のトランジスタが誤動作する悪影響を抑制することが可能となる。
よって、半導体装置10を微細化して、ゲート電極22を狭ピッチで配置した場合でも、第1及び第2のトランジスタ19−1,19−2を独立して、安定して動作させることができる。
また、隣り合うように配置された2つのゲート電極22間の間隔が50nm以下とされたDRAMにおいても、上記ディスターブ不良の発生を抑制できる。
これにより、本実施形態のように、半導体装置10としてDRAMを用いた場合、ゲート電極22を形成する工程よりも後の工程で形成されるビット線34やキャパシタ48の形成を容易に行なうことが可能となるので、半導体装置10を容易に製造できる。
ここで、図3A〜図13Aに示すA−A線は、図1に示すA−A線に、図3B〜図13Bに示すB−B線は、図1に示すB−B線に、それぞれ対応している。
また、図3A〜図9Aに示すC−C線に沿った断面を、図3D〜図9Dにそれぞれ示す。上記C−C線に沿った断面は、本実施形態の半導体装置10における埋め込みワード線であるゲート電極22の延在方向に沿った断面を示している。
図3A及び図3Bに示すように、開口部66aは、X方向に所定角度傾斜した方向(第1の方向)に対して帯状に延在し、かつY方向に所定の間隔で複数形成する。
このとき、開口部66aは、第1の素子分離用溝51の形成領域に対応するパッド酸化膜65の上面を露出するように形成する。開口部66aは、シリコン窒化膜66上にパターニングされたホトレジスト(図示せず)を形成し、該ホトレジストをマスクとする異方性エッチングによりシリコン窒化膜66をエッチングすることで形成する。該ホトレジストは、開口部66aを形成後に除去する。
第1の素子分離用溝51の幅W1は、例えば、43nmとすることができる。また、第1の素子分離用溝51の深さD1(半導体基板13の主面13aを基準としたときの深さ)は、例えば、250nmとすることができる。
具体的には、HDP(High Density Plasma)法により形成されたシリコン酸化膜(SiO2膜))、或いはSOG(Spin on Grass)法により形成された塗布系のシリコン酸化膜(SiO2膜)により、第1の素子分離用溝51を埋め込む。
その後、CMP(Chemical Mechanical Polishing)法により、シリコン窒化膜66の上面よりも上方に成膜されたシリコン酸化膜(SiO2膜)を除去することで、第1の素子分離用溝51にシリコン酸化膜(SiO2膜)よりなる第1の素子分離用絶縁膜52を形成する。
これにより、第1の素子分離用溝51及び第1の素子分離用絶縁膜52よりなり、かつ第1の方向に延在する帯状の活性領域16を区画する第1の素子分離領域14が形成される。
次いで、第1の素子分離用絶縁膜52のうち、半導体基板13の主面13aから突出した部分を除去することで、第1の素子分離用絶縁膜52の上面52aを半導体基板13の主面13aに対して面一にする。半導体基板13の主面13aから突出した第1の素子分離用絶縁膜52の除去は、例えば、ウエットエッチングにより行う。
具体的には、マスク絶縁膜26は、半導体基板13の主面13a及び第1の素子分離用絶縁膜52の上面52aを覆うシリコン窒化膜(マスク絶縁膜26の母材)を成膜し、次いで、シリコン窒化膜上にパターニングされたホトレジスト(図示せず)を形成し、該ホトレジストをマスクとする異方性エッチングにより開口部26Aを加工することで形成する。
このとき、開口部26Aは、Y方向(第2の方向)に延在し、かつX方向に対して所定の間隔で複数形成する(図6A参照)。また、開口部26Aは、第2の素子分離用溝54の形成領域に対応する半導体基板13の主面13aを露出するように形成する。また、ホトレジスト(図示せず)は、開口部26Aを形成後に除去する。
第2の素子分離用溝54の深さD2(半導体基板13の主面13aを基準としたときの深さ)は、例えば、250nmとすることができる。
具体的には、HDP法により形成されたシリコン酸化膜(SiO2膜)、或いはSOG法により形成された塗布系のシリコン酸化膜(SiO2膜)により、第2の素子分離用溝54を埋め込む。
次いで、CMP法により、マスク絶縁膜26の上面26aよりも上方に成膜された絶縁膜を除去することで、第2の素子分離用溝54に、シリコン酸化膜(SiO2膜)よりなり、かつマスク絶縁膜26の上面26aに対して面一とされた上面55aを有する第2の素子分離用絶縁膜55を形成する。
これにより、第2の素子分離用溝54及び第2の素子分離用絶縁膜55よりなり、かつ図5A〜図5Dに示す帯状の活性領域16を複数の素子形成領域Rに区画する第2の素子分離領域17を形成する。
このとき、開口部26Bは、ゲート電極用溝18の形成領域に対応する半導体基板13の主面13aを露出するように形成する。開口部26Bは、マスク絶縁膜26上にパターニングされたホトレジスト(図示せず)を形成し、該ホトレジストをマスクとする異方性エッチング(具体的には、ドライエッチング)によりマスク絶縁膜26をエッチングすることで形成する。該ホトレジストは、開口部26Bを形成後に除去する。
ゲート絶縁膜21としては、例えば、単層のシリコン酸化膜(SiO2膜)、シリコン酸化膜を窒化した膜(SiON膜)、積層されたシリコン酸化膜(SiO2膜)、シリコン酸化膜(SiO2膜)上にシリコン窒化膜(SiN膜)を積層させた積層膜等を用いることができる。
ゲート絶縁膜21として単層のシリコン酸化膜(SiO2膜)を用いる場合、ゲート絶縁膜21は、熱酸化法により形成することができる。この場合、ゲート絶縁膜21の厚さは、例えば、6nmとすることができる。
具体的には、例えば、CVD法により、ゲート電極用溝18を埋め込むように、窒化チタン膜と、タングステン膜とを順次積層させ、次いで、ゲート電極用溝18の下部に窒化チタン膜及びタングステン膜が残存するように、ドライエッチングにより、窒化チタン膜及びタングステン膜を全面エッチバックすることで、窒化チタン膜及びタングステン膜よりなるゲート電極22を形成する。各々のゲート電極22は、メモリセルのワード線を構成する。
具体的には、HDP法により形成された絶縁膜(例えば、シリコン酸化膜(SiO2膜))、或いはSOG法により形成された塗布系の絶縁膜(例えば、シリコン酸化膜(SiO2膜))により、ゲート電極用溝18の上部及び開口部26Bを埋め込む。
次いで、CMP法により、マスク絶縁膜26の上面26aよりも上方に成膜された絶縁膜を除去する。これにより、ゲート電極用溝18及び開口部26Bを埋め込む絶縁膜(例えば、シリコン酸化膜(SiO2膜))よりなり、かつマスク絶縁膜26の上面26aに対して面一とされた上面24aを有した埋め込み絶縁膜24を形成する。
なお、図3D〜図9Dにより、埋め込みワード線であるサドルフィン型のゲート電極22が形成されるため、以降の図では図3A〜図9Aに示すC−C線に沿った断面図は省略する。
これにより、ゲート電極用溝18の第1の側面18a側に位置する半導体基板13に、第1の側面18aに形成されたゲート絶縁膜21の上部21Aを覆うように、第1の不純物拡散領域28が形成される。
このとき、第1不純物拡散領域28は、第1の側面18aと第2の素子分離用溝54に挟まれた半導体基板13の上面13aを含み、かつ埋め込みゲート電極22の上面22aよりも高い位置に底面28bを有するように形成する。
なお、この段階でのマスク絶縁膜26の厚さは、例えば、50nmとすることができる。
次いで、ホトレジスト73をマスクとするエッチング(ウエットエッチング、或いはドライエッチング)により、開口部73aから露出されたマスク絶縁膜26を除去する。
これにより、不純物拡散領域71の上面71aが露出されると共に、不純物拡散領域71の上面71aに対して面一とされた第1の素子分離用絶縁膜52の上面52aの一部が露出される。
これにより、第2の不純物拡散領域29は、2つのゲート電極用溝18の第2の側面18bに設けられたゲート絶縁膜21の下端部以外の全てを覆うように第2の不純物拡散領域29が形成されると共に、ゲート絶縁膜21、フィン部15及びゲート電極22、埋め込み絶縁膜24、第1の不純物拡散領域28、及び第2の不純物拡散領域29を備えた第1及び第2のトランジスタ19−1,19−2が形成される。
また、第1及び第2のトランジスタ19−1,19−2の一方が動作した際に、他方のトランジスタが誤動作する悪影響を抑制することが可能となる。
よって、半導体装置10を微細化して、ゲート電極22を狭ピッチで配置した場合でも、第1及び第2のトランジスタ19−1,19−2を独立して、安定して動作させることができる。
また、隣り合うように配置された2つのゲート電極22間の間隔が50nm以下とされたDRAMにおいても、上記ディスターブ不良の発生を抑制できる。
次いで、図14A及び図14Bに示す工程では、開口部32を埋め込むビット線コンタクトプラグ33、及びビット線コンタクトプラグ33上に配置され、X方向に延在するビット線34(図1参照)を一括形成する。
具体的には、図14Aに示すように、埋め込み絶縁膜24の上面24aに、開口部32を埋め込むように、図示していないポリシリコン膜、窒化チタン膜、及びタングステン膜を順次成膜(このとき、ポリシリコン膜が開口部32を埋め込むように成膜)する。
次いで、図示していないタングステン膜上に、キャップ絶縁膜36の母材となる図示していないシリコン窒化膜(SiN膜)を成膜する。
その後、ホトリソグラフィ技術により、シリコン窒化膜(SiN膜)上に、ビット線34の形成領域を覆うホトレジスト(図示せず)を形成する。
また、上記SOG法によりシリコン酸化膜(塗布系の絶縁膜)を形成する際には、ポリシラザンを含有した塗布液を用いる。また、上記熱処理は、水蒸気雰囲気中で行なうとよい。
なお、図14A及び図14Bに示す構造体には図示していないが、上記シリコン酸化膜(塗布系の絶縁膜)の研磨後に、CVD法により、キャップ絶縁膜36の上面36a及び層間絶縁膜38の上面38aを覆うシリコン酸化膜(SiO2膜)を形成してもよい。
この際のドライエッチングは、シリコン酸化膜(SiO2膜)を選択的にエッチングするステップと、シリコン窒化膜(SiN膜)を選択的にエッチングするステップとに分けて行なう。
具体的には、コンタクト孔41を埋め込むように、CVD法により、窒化チタン膜(図示せず)と、タングステン膜(図示せず)とを順次積層させ、次いで、CMP法を用いた研磨により、層間絶縁膜38の上面38aに形成された不要な窒化チタン膜及びタングステン膜を除去することで、コンタクト孔41内に、窒化チタン膜及びタングステン膜よりなる容量コンタクトプラグ42を形成する。
具体的には、キャップ絶縁膜36の上面36a、容量コンタクトプラグ42の上面42a、及び層間絶縁膜38の上面38aを覆うように、容量コンタクトパッド44の母材となる金属膜(図示せず)を成膜する。
次いで、キャップ絶縁膜36の上面36a、容量コンタクトプラグ42の上面42a、及び層間絶縁膜38の上面38aに、容量コンタクトパッド44を覆うシリコン窒化膜46を形成する。
次いで、ホトリソグラフィ技術により、シリコン酸化膜(SiO2膜)上にパターニングされたホトレジスト(図示せず)を形成し、次いで、該ホトレジストをマスクとするドライエッチングにより、容量コンタクトパッド44上に形成されたシリコン酸化膜(図示せず)及びシリコン窒化膜46をエッチングすることで、容量コンタクトパッド44を露出するシリンダーホール(図示せず)を形成する。その後、ホトレジスト(図示せず)を除去する。
次いで、ウエットエッチングにより、シリコン酸化膜(図示せず)を除去することで、シリコン窒化膜46の上面を露出させる。次いで、シリコン窒化膜46の上面、及び下部電極57を覆う容量絶縁膜58を形成する。
これにより、第1の実施の形態の半導体装置10が製造される。なお、実際には、上部電極59の上面59aに、図示していない層間絶縁膜、ビア、及び配線等を形成する。
また、第1及び第2のトランジスタ19−1,19−2の一方が動作した際に、他方のトランジスタが誤動作する悪影響を抑制することが可能となる。
よって、半導体装置10を微細化して、ゲート電極22を狭ピッチで配置した場合でも、第1及び第2のトランジスタ19−1,19−2を独立して、安定して動作させることができる。
また、隣り合うように配置された2つのゲート電極22間の間隔が50nm以下とされたDRAMにおいても、上記ディスターブ不良の発生を抑制できる。
これにより、本実施の形態のように、半導体装置10としてDRAMを製造する場合、ゲート電極22を形成する工程よりも後の工程で形成されるビット線34やキャパシタ48を容易に形成することが可能となるので、半導体装置10を容易に製造できる。
これにより、図15A及び図15Bに示す工程において、コンタクト孔41を形成する際、埋め込み絶縁膜24となるシリコン窒化膜(SiN膜)がエッチングストッパーとして機能するため、コンタクト孔41がゲート電極22の上面22aを露出することがなくなるので、コンタクト孔41に形成される容量コンタクトプラグ42を介して、容量コンタクトパッド44とゲート電極22とが導通することを防止できる。
上記説明した実施の形態の半導体装置10は、図17に示すような活性領域16及びビット線34がジグザグ形状とされたレイアウトにも適用可能である。
11…メモリセルアレイ
13…半導体基板
13a…主面
14…第1の素子分離領域
15…フィン部
15a…上部
15b,15c…側面
16…活性領域
17…第2の素子分離領域
18…ゲート電極用溝
18A…第1の溝部
18B…第2の溝部
18a…第1の側面
18b…第2の側面
18b…底部
19−1…第1のトランジスタ
19−2…第2のトランジスタ
21…ゲート絶縁膜
21A…上部
22…ゲート電極
22a,24a,26a,28a,29a,36a,38a,42a,52a,55a,59a,86a…上面
24…埋め込み絶縁膜
26…マスク絶縁膜
26A,26B,32,66a,73a…開口部
28…第1の不純物拡散領域
28b…底面
29…第2の不純物拡散領域
33…ビット線コンタクトプラグ
34…ビット線
36…キャップ絶縁膜
37…サイドウォール膜
38…層間絶縁膜
41…コンタクト孔
42…容量コンタクトプラグ
44…容量コンタクトパッド
46,66…シリコン窒化膜
48…キャパシタ
51…第1の素子分離用溝
52…第1の素子分離用絶縁膜
54,98…第2の素子分離用溝
55…第2の素子分離用絶縁膜
57…下部電極
58…容量絶縁膜
59…上部電極
65…パッド酸化膜
71…不純物拡散領域
73…ホトレジスト
85,101…第1の領域
86…第2の領域
91…溝
93A…底部
D1,D2,D3,D4…深さ
H…フィン部の高さ
R…素子形成領域
W1…幅
Claims (17)
- 第1の方向に延在するように半導体基板に内設され、複数の素子形成領域を有した活性領域を区画する複数の第1の素子分離領域と、
前記半導体基板の表層に前記第1の素子分離領域及び活性領域と交差する前記第2の方向に延在して設けられ、互いに対向する第1及び第2の側面と底部とを有するゲート電極用溝と、
前記ゲート電極用溝のうち、前記活性領域に形成される第1の溝部よりも前記第1の素子分離領域に形成される第2の溝部の深さを深くするとともに、前記第1の溝部の前記第2の溝部と対向する部分の深さを当該第2の溝部の深さと略同一とすることによって、前記ゲート電極用溝の底部から前記活性領域の一部が突き出すように形成されたフィン部と、
前記ゲート電極用溝及び前記フィン部の表面を覆うゲート絶縁膜と、
前記ゲート電極用溝の下部に埋め込まれることによって、前記ゲート絶縁膜を介して前記フィン部を跨ぐように形成されたゲート電極と、
前記第1の側面に配置された前記ゲート絶縁膜の上部を覆うように、前記半導体基板に設けられた第1の不純物拡散領域と、
前記第2の側面に配置された前記ゲート絶縁膜の下端部以外の部分を覆うように、前記半導体基板に設けられた第2の不純物拡散領域と、を備え、
前記ゲート電極用溝の底部の深さが、前記半導体基板の表層から150〜200nmであり、
前記ゲート電極用溝の底部から前記フィン部の上部までの高さが、10〜40nmであることを特徴とする半導体装置。 - 前記第2の不純物拡散領域の深さが、前記ゲート電極用溝の底部よりも浅く、前記フィン部の上部よりも深いことを特徴とする請求項1に記載の半導体装置。
- 前記第2の側面が対向するように、前記ゲート電極用溝を2つ設け、
前記第2の不純物拡散領域を、前記半導体基板のうち、2つの前記ゲート電極用溝の間に設けたことを特徴とする請求項1又は2に記載の半導体装置。 - 前記第1の不純物拡散領域の深さが、前記ゲート電極の上面より5〜10nm浅くなるように設けられていることを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。
- 前記フィン部は、上部と互いに対向する一対の側面とを有し、
前記上部が前記第1の方向に延在するとともに、当該上部の両端が前記第1の溝部における前記第1の側面と前記第2の側面とに亘って設けられており、
前記一対の側面が前記第1の方向と平行となるように配置されていることを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置。 - 前記第1の方向と交差する第2の方向に延在するように前記半導体基板に内設され、前記活性領域を複数の前記素子形成領域に区画する複数の第2の素子分離領域と、を備えることを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置。
- 前記第2の不純物拡散領域と電気的に接続され、かつ前記ゲート電極と交差する方向に延在するビット線を設けたことを特徴とする請求項1乃至6のいずれか一項に記載の半導体装置。
- 前記埋め込み絶縁膜上に設けられた層間絶縁膜と、
前記第1の不純物拡散領域の上面と接触するように、前記埋め込み絶縁膜及び前記層間絶膜に内設されたコンタクトプラグと、
前記層間絶縁膜上に設けられ、前記コンタクトプラグの上面と接触する容量コンタクトパッドと、
前記容量コンタクトパッド上に設けられたキャパシタと、
を備えることを特徴とする請求項1乃至7のいずれか一項に記載の半導体装置。 - 半導体基板と、
第1の方向に延在するように前記半導体基板に内設され、複数の素子形成領域を有した活性領域を区画する複数の第1の素子分離領域と、
前記第1の方向と交差する第2の方向に延在するように前記半導体基板に内設され、前記活性領域を複数の前記素子形成領域に区画する複数の第2の素子分離領域と、
隣接する前記第2の素子分離領域の間に、前記半導体基板の表層に前記第1の素子分離領域及び活性領域と交差する前記第2の方向に延在して設けられ、互いに対向する第1及び第2の側面と底部とを有する一対のゲート電極用溝と、
前記ゲート電極用溝のうち、前記活性領域に形成される第1の溝部よりも前記第1の素子分離領域に形成される第2の溝部の深さを深くするとともに、前記第1の溝部の前記第2の溝部と対向する部分の深さを当該第2の溝部の深さと略同一とすることによって、前記ゲート電極用溝の底部から前記活性領域の一部が突き出すように形成されたフィン部と、
前記ゲート電極用溝及び前記フィン部の表面を覆うゲート絶縁膜と、
一対の前記ゲート電極用溝の下部に埋め込まれることによって、前記ゲート絶縁膜を介して前記フィン部を跨ぐように形成された一対のゲート電極と、
前記第2の素子分離領域と前記ゲート電極用溝との間の前記半導体基板の上面に設けられ、キャパシタに接続される2つの第1の不純物拡散領域と、
前記第2の側面同士が対向するように配置された一対の前記ゲート電極用溝の間の前記半導体基板に設けられ、ビット線に接続される1つの第2の不純物拡散領域と、を備え、
前記素子形成領域は、前記第2の不純物拡散領域を共有するとともに、一方の前記ゲート電極及びフィン部と一方の前記第1の不純物拡散領域とから少なくとも構成される第1のトランジスタと、他方の前記ゲート電極及びフィン部と他方の前記第1の不純物拡散領域とから少なくとも構成される第2のトランジスタと、を有し、
前記ゲート電極用溝の底部の深さが、前記半導体基板の表層から150〜200nmであり、
前記ゲート電極用溝の底部から前記フィン部の上部までの高さが、10〜40nmであることを特徴とする半導体装置。 - 前記第2の不純物拡散領域の深さが、前記ゲート電極用溝の底部よりも浅く、前記フィン部の上部よりも深いことを特徴とする請求項9に記載の半導体装置。
- 前記半導体基板のうち、前記第2の側面と接する部分であって、前記第2の不純物拡散領域と接する部分は、前記第1及び第2のトランジスタのチャネル領域とならないことを特徴とする請求項9又は10に記載の半導体装置。
- 前記半導体基板のうち、前記第1の不純物拡散領域の底面より下方に位置し、かつ前記第1の側面と接する部分と、
前記ゲート電極用溝の底部と接する部分と、
前記第2の側面と接する部分であって、前記第2の不純物拡散領域と接しない部分と、
前記フィン部と、が前記第1及び第2のトランジスタのチャネル領域となることを特徴とする請求項9乃至11のいずれか一項に記載の半導体装置。 - 前記ゲート絶縁膜の厚さが、シリコン酸化膜換算で4〜6nmの範囲であり、
前記ゲート電極の仕事関数が、4.6〜4.8eVの範囲であり、
前記第1及び第2のトランジスタの一方又は両方の閾値電圧が、0.8〜1.0Vであることを特徴とする請求項9乃至12のいずれか一項に記載の半導体装置。 - 半導体基板に、第1の方向に延在する複数の第1の素子分離用溝を形成し、前記第1の素子分離用溝を第1の素子分離用絶縁膜で埋め込むことにより、複数の素子形成領域を有した活性領域を区画する複数の第1の素子分離領域を形成する工程と、
前記半導体基板に、前記第1の方向と交差する第2の方向に延在する複数の第2の素子分離用溝を形成し、前記第2の素子分離用溝を第2の素子分離用絶縁膜で埋め込むことにより、複数の前記素子形成領域を区画する複数の第2の素子分離領域を形成する工程と、
隣接する前記第2の素子分離領域の間に、前記半導体基板に前記第1の素子分離領域及び活性領域と交差する前記第2の方向に延在する一対のゲート電極用溝を、前記ゲート電極用溝がそれぞれ有する、互いに対向する第1及び第2の側面のうち、前記第2の側面同士が互いに対向するように形成するとともに、当該ゲート電極用溝の底部から前記活性領域の一部が突き出すようにフィン部を形成する工程と、
前記ゲート電極用溝及び前記フィン部の表面を覆うゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して、前記ゲート電極用溝の下部を埋め込むとともに前記フィン部を跨ぐようにゲート電極を形成する工程と、
前記ゲート電極の上面を覆うと共に、前記ゲート電極用溝を埋め込むように埋め込み絶縁膜を形成する工程と、
前記第2の素子分離領域と前記ゲート電極用溝との間の前記半導体基板の上面に、前記第1の側面に配置された前記ゲート絶縁膜の上部を覆うように一対の第1の不純物拡散領域を形成する工程と、
前記第2の側面同士が対向するように形成された一対の前記ゲート電極用溝の間の前記半導体基板に、当該半導体基板とは異なる導電型の不純物を選択的にイオン注入して第2の不純物拡散領域を形成する工程と、を備え、
前記ゲート電極用溝の底部の深さが、前記半導体基板の表層から150〜200nmの範囲となるように形成し、
前記ゲート電極用溝の底部から前記フィン部の上部までの高さが、10〜40nmの範囲となるように形成することを特徴とする半導体装置の製造方法。 - 前記第2の不純物拡散領域の深さが、前記ゲート電極用溝の底部よりも浅く、前記フィン部の上部よりも深く形成することを特徴とする請求項14に記載の半導体装置。
- 前記半導体基板のうち、一対の前記ゲート電極用溝の間に配置された部分に形成された前記第2の不純物拡散領域の上方に、前記ゲート電極と交差する方向に延在し、かつ前記第2の不純物拡散領域と電気的に接続されたビット線を形成する工程を備えることを特徴とする請求項14又は15に記載の半導体装置の製造方法。
- 前記埋め込み絶縁膜上に層間絶縁膜を形成する工程と、
前記埋め込み絶縁膜及び前記層間絶膜に、前記第2の不純物拡散領域の上面と接触するコンタクトプラグを形成する工程と、
前記層間絶縁膜上に設けられ、前記コンタクトプラグの上面と接触する容量コンタクトパッドを形成する工程と、
前記容量コンタクトパッド上にキャパシタを形成する工程と、をさらに備えることを特徴とする請求項14乃至16のいずれか一項に記載の半導体装置の製造方法。
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