JP2013183154A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP2013183154A JP2013183154A JP2012048333A JP2012048333A JP2013183154A JP 2013183154 A JP2013183154 A JP 2013183154A JP 2012048333 A JP2012048333 A JP 2012048333A JP 2012048333 A JP2012048333 A JP 2012048333A JP 2013183154 A JP2013183154 A JP 2013183154A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- region
- element isolation
- insulating film
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
【解決手段】半導体基板12の主面において第1の方向に延在するように素子分離領域14によって区画された活性領域16と、活性領域16の上面を第1の方向に沿って二つのソース/ドレイン領域に分けるように活性領域16を横断する溝であって、その底部の第1の方向に沿って見た断面形状が、互いに連続的に繋がる下に凸の部分と上に凸の部分とを有する形状であるゲート溝18と、活性領域16に含まれるゲート溝18内にゲート絶縁膜21を隔てて埋め込まれたゲート電極22と、を含む電界効果型トランジスタを有することを特徴とする。
【選択図】図1C
Description
また、近年では、短チャネル効果のより一層の抑制を図るべく、チャネル部をひれ(フィン)状に加工したフィン型トランジスタ(Fin型FET)が開発されている。またその形成方法は種々提案されている。
以下、従来の構成のフィン型トランジスタを備える半導体装置について、図20A〜図20Dを参照しながら説明する。
図20Aに示すように、半導体装置110は、半導体基板112の主面に、ライン状に延在する素子分離領域114が形成されるとともに、素子分離領域114によって活性領域116が区画されている。そして、この活性領域116の延在する方向に交差するようゲート溝118が形成されており、このゲート溝118にはゲート絶縁膜121を介してゲート電極122が埋め込まれている。
また、図20Bに示すように、半導体基板112の主面には不純物拡散領域128が形成されており、隣接する不純物拡散領域128はゲート溝118によって区画されている。
このようなチャネル部171を有する従来の半導体装置110では、ゲート電極122に所定のバイアスをかけたときに形成されるチャネル領域が、チャネル部171の上面に加え、側面に形成される。
プレーナ型トランジスタでは、基板平面上にゲート電極が形成されるため、チャネル領域は一平面で構成される。これに対し、図21Aに示すような従来のフィン型トランジスタでは、基板がフィン状に上に凸の形状となって突出したチャネル部171が形成されており、その上面に加え、側面もMIS構造となってチャネル領域が形成されている。図21A中に、このMIS構造部分を含むチャネル領域となる部分(図中の斜線部分)の展開図を示す。この展開図からも分かるように、フィン型トランジスタでは、ゲート長Lに対応する領域、つまり不純物拡散領域128の底部からチャネル部171の上面までの領域のみならず、チャネル部171の高さHに対応する領域、つまりチャネル部171の側面もチャネル領域となる。つまり、フィン型トランジスタでは、プレーナ型トランジスタの場合と比較して両側面の分だけチャネル幅が広くなる。
言い換えれば、図20Cに示すゲート電極122の断面図において、ゲート絶縁膜121と活性領域116との界面が構成する境界線が長くなるほど、チャネル幅が広がることを意味し、本発明者らが事前に検討したフィン型トランジスタでは、チャネル部171の側壁の分だけ境界線が長い。チャネル幅が広いトランジスタは、動作電流が向上する。
ここで、トランジスタをオン状態からオフ状態に切り替える際、ゲート電極直下の強反転領域(チャネル領域)に生成されていたキャリアは、過渡的に、近隣のソース/ドレイン領域にドリフト又は拡散して回収される。しかし、ソース/ドレイン領域から離れた強反転領域に生成されていたキャリアの中には、ソース/ドレイン領域に回収されず、ウェル内に広がるものがある(ウェル注入キャリア)。このようなキャリアは、同じウェル内の他の素子の特性を変動させるおそれがある。例えば、同じ活性領域内にストレージキャパシタを備えたDRAMの場合、ウェルに注入されたキャリアがキャパシタのストレージ状態を反転させてしまう因子となり得る。
従って、上述のようにチャネル部側壁の下端を下げることでチャネル部の高さを高くし、チャネル幅を広げるのは、ソース/ドレイン領域から更に離れた位置に形成されるチャネル領域を増やすこととなり、素子特性の変動が顕著になることが懸念される。
なお、以下の説明で用いる図面は、特徴を分かりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
まず、図1A〜図1Dに示す、本発明の第1の実施形態である半導体装置を適用して得られるDRAMの構造について説明する。
なお、図1Aは本発明の第一の実施形態である半導体装置を適用して得られるDRAMの平面模式図である。また、図1Bは、図1A中に示す線分A−Aによる断面模式図である。また、図1Cは、図1Aに示す線分B−Bによる断面模式図である。また、図1Dは、図1Cに示すゲート溝底部及びその周辺構造(図1C中の丸印S部分)の拡大図である。
ただし、図1A、図C及び図Dにおいては、この半導体装置の特徴部分を見易くするために、一部の構成を省略して示している。
なお、ゲート電極22のうち、平面視して、後述する容量コンタクトプラグ42と重ならないよう配置されたゲート電極22dは、第1の方向に延在する活性領域16を素子分離する機能を有し、動作時には埋め込みゲート電極22とは異なる電圧が印加されるものである。
また、図1Aにおいて、X方向は、ビット線34の延在方向を示しており、Y方向は、X方向に対して直交するゲート電極22の延在方向(第2の方向)を示している。Y方向に延在するゲート電極22はワード線として機能する。
また、図1Bでは、図1Aに示すビット線34を模式的に図示する。
また、図1A及び図1Bに示すように、本実施形態の半導体装置10に設けられたメモリセルアレイ11は、半導体基板12と、素子分離領域14と、活性領域16と、ゲート溝18と、トランジスタ19−1,19−2と、ゲート絶縁膜21と、埋め込み型ゲート電極であるゲート電極22と、埋め込み絶縁膜24と、不純物拡散領域28を含むソース/ドレイン領域それぞれと、開口部32と、ビット線34と、キャップ絶縁膜36と、ライナー膜37と、層間絶縁膜38と、容量コンタクト孔41と、容量コンタクトプラグ42と、容量コンタクトパッド44と、エッチングストッパ膜46と、キャパシタ48と、を有する。
以下、半導体基板12としてp型単結晶シリコン基板を用いた場合を例に挙げて説明する。
なお、素子分離絶縁膜53としては、CVD(Chemical Vapor Deposition)法またはHDP(High Density Plasma)法により形成されたシリコン酸化膜、シリコン窒化膜、或いは回転塗布法により形成されたシリコン酸化膜を単層もしくは積層膜として用いることができる。
また、図1Bに示すように、Y方向に周期的に配置されたゲート溝18の各々にはゲート電極22が設けられるが、トランジスタ19−1および19−2のゲート電極として機能するのは、平面視して容量コンタクトプラグ42と一部重なる位置に配置されたゲート電極22であり、平面視して容量コンタクトプラグ42と重ならないよう配置されたゲート電極22dはトランジスタのゲート電極としては機能しない。すなわち、ゲート電極22dは活性領域16を第1の方向に素子分離するためのダミーゲート電極として設けられ、動作時にはゲート電極22とは異なった電圧が印加されるように構成される。したがって、活性領域16は、X方向を素子分離領域14で区画され、延在する第1の方向を電極22dで区画された島状の活性領域となっている。
なお、ゲート溝18の深さは、素子分離用溝51の深さよりも浅く、形成されている。素子分離用溝51の深さが250〜350nmの場合、ゲート溝18の深さは、例えば、150〜200nmとすることができる。
なお、ゲート絶縁膜21として単層のシリコン酸化膜を用いる場合、ゲート絶縁膜21の厚さは、例えば、3〜10nmとすることができる。
なお、ゲート電極22は、第1の導電膜(不図示)と、第2の導電膜(不図示)とを順次積層した構成としてもよい。この場合、第1の導電膜としては、窒化チタン膜を用いることができ、第2の導電膜としてはタングステン膜を用いることができる。
また、トランジスタ19−1、19−2は、隣り合うように配置されている。なお、後述するビット配線は、電界効果型トランジスタ19−1、19−2の一方のソース/ドレイン領域に電気的に接続されている。
なお、埋め込み絶縁膜24は必ずしも主面12aを覆う必要はなく、その場合は、埋め込み絶縁膜24の上端を主面12aよりも少し突出した構造とし、主面12a上に形成されたゲート絶縁膜21の上面と略面一としてもよい。
なお、埋め込み絶縁膜24としては、シリコン窒化膜を用いることができる。
また、半導体基板12がp型単結晶シリコン基板の場合、不純物拡散領域28は、半導体基板12にn型不純物がイオン注入されることで形成される。
なお、後述するキャパシタを構成する容量コンタクトプラグは、電界効果型トランジスタ19−1、19−2の他方のソース/ドレイン領域に電気的に接続されている。
層間絶縁膜38としては、例えば、CVD法により形成されたシリコン酸化膜(SiO2膜)、或いは、回転塗布法により形成されたSOG(Spin on Grass)膜(シリコン酸化膜)を用いることができる。
なお、開口部32は、平面視して、ゲート溝18の延在方向(図1AにおけるX方向)に直交するようにライン状に形成されている。
なお、ビット線34の材料としては、ポリシリコン膜、チタンシリサイド膜、窒化チタン膜、タングステンシリサイド膜及びタングステン膜を順次積層した積層膜や、ポリシリコン膜を形成せずに上記金属を積層した積層膜等を用いることができる。
そして、この容量コンタクト孔41内には、窒化シリコンからなるサイドウォール窒化膜33を介して、容量コンタクトプラグ42が埋設されている。容量コンタクトプラグ42の底面は、第2不純物拡散領域28−2の上面28−2aの一部と接触している。
これにより容量コンタクトプラグ42は、第2不純物拡散領域28−2と電気的に接続されている。容量コンタクトプラグ42の上面42aは、層間絶縁膜38の上面38a及びキャップ絶縁膜36の上面36aに対して略面一とされている。なお、容量コンタクトプラグ42は、例えば、窒化チタン膜とタングステン膜とを順次積層した積層構造とすることができる
これにより、容量コンタクトパッド44は、容量コンタクトプラグ42と下部電極61とを電気的に接続している。
つまり、容量コンタクトパッド44は、X方向に沿って1つおきにゲート電極22上に容量コンタクトパッド44の中心部を配置するか、X方向に沿って1つおきにゲート電極22の側面上方に容量コンタクトパッド44の中心部を配置するかの、いずれかの位置を繰り返すように互い違いに配置されている。言い換えると、容量コンタクトパッド44は、X方向に千鳥状に配置されている。
キャパシタ48は、容量コンタクトパッド44に対してそれぞれ1つ設けられている。
1つのキャパシタ48は、1つの下部電極61と、複数の下部電極61に対して共通の容量絶縁膜62と、複数の下部電極61に対して共通の電極である上部電極63と、を有しており、当該キャパシタ48と1つの電界効果型トランジスタとによりメモリセルが構成されている。
本実施形態においては、これら複数のメモリセルが、半導体基板12の主面12aにおいて第1の方向および第1の方向に交差する第2の方向に沿ってアレイ状に配列されている。そして、第1の方向に沿って配列された複数のメモリセルはビット線34により電気的に接続されており、第2の方向に沿って配列された複数のメモリセルは電界効果型トランジスタのゲート電極22を共有している。
容量絶縁膜62は、エッチングストッパ膜46から露出された複数の下部電極61の表面、及びエッチングストッパ膜46の上面を覆うように設けられている。
上部電極63は、容量絶縁膜62の表面を覆うように成膜されており、これら複数の上部電極63間を埋め込むように、Siなどからなるプレート電極64が配置されている。
このような構成とされたキャパシタ48は、容量コンタクトパッド44を介して、第2不純物拡散領域28−2と電気的に接続されている。
なお、本実施形態では、上部電極を容量絶縁膜62の表面を覆うように成膜するとともに、複数の下部電極61間を埋め込むように配置されていてもよい。このときの上部電極の上面は、複数の下部電極61の上端よりも上方に配置されることとなる。また、上部電極を複数の下部電極61間を埋め込むように配置した場合は、上部電極の上面を覆う層間絶縁膜、該層間絶縁膜に内設されたコンタクトプラグ、及び該コンタクトプラグと接続された配線等がさらに設けられてDRAMを構成する。
なお、本実施形態では、ゲート溝18の底部のうち、これら上に凸の部分と下に凸の部分とに相当する部分をそれぞれ、凸部71a、凹部71bと呼ぶこととする。
以下、これら凸部71a及び凹部71bについて、図1Dを参照しながら詳細に説明する。
このゲート溝18の底面18aのうち、ゲート溝18と半導体基板12とが交わる領域、すなわち、平面視して活性領域16と素子分離絶縁膜53が接する部分には、図1Dに示すように、主面12aに向かって突出した形状(上記上に凸の部分)を有した凸部71aが形成されている。この凸部71aは、活性領域16の延在する方向である第1の方向に延在するように設けられており、凸部71aの第1の方向における両端面は、ゲート溝18を構成する側面すなわち半導体基板12に接続している。
なお、以下、説明の便宜上、凸部71aと凹部71bとを総称してチャネル部71と呼ぶこととする。
ここで、上述したように、断面視した際のゲート絶縁膜21と活性領域16との境界線に相当する、上に凸の部分及び下に凸の部分がチャネル領域となる。つまり、当該境界線を長く確保することができれば広くチャネル領域を確保することが可能となる。そこで、本発明においては、ゲート溝18の延在方向に沿って、下に凸の部分、上に凸の部分、下に凸の部分、の順に並んで配置されていることが好ましい。つまり、図1Dに示すように、断面視して凸部71aの両側に一対の凹部71bが配置され、チャネル部71が略W字状となるように形成されていることが好ましい。
このように、ゲート溝18の底部において、素子分離領域14と凹部71bの側面71baとの間に半導体基板12を存在させることにより、凹部71bの底部71bbだけではなく、側面71baも確実にチャネル領域とさせることができる。つまり、この側面71baの分、チャネル幅を拡大することができ、より広いチャネル領域を確保することができる。
このように、凹部71bの側面71baを凸部71a側に傾斜させることにより、この側面71baと素子分離領域14との間に半導体基板12を形成させやすくなり、上述したような、広いチャネル領域の確保を達成しやすくなる。
上述したように、本実施形態の半導体装置10の一つの特徴は、上述のような構造の電界効果型トランジスタにおいて、その動作時における、ゲート絶縁膜21と活性領域16との境界部分の形状の、前記ドリフト方向に見た断面形状にある。即ち、前記ドリフト方向に見た断面図である図1Dに示すように、ゲート絶縁膜21と活性領域16(半導体基板12)との境界線は、凸部71aの表面に相当する境界線A(従来のフィン状のチャネル部分)に加え、凹部71bの底部71bb及び側面71baを含む表面に相当する境界線Bをも有する。なお、境界線Aと境界線Bは、境界線Aのうちの側面71aaに相当する部分と、境界線Bのうちの凸部側側面71bcに相当する部分とで重複している
また凸部71aに関しても、上述の凹部71bの形状を反転させて読み換えて同様である。
次に、本発明の第1の実施形態である半導体装置10の製造方法について図2A〜図13を参照しながら説明する。
本実施形態である半導体装置10の製造方法は、半導体基板の主面にライン状に延在する素子分離用溝を形成する工程と、素子分離用溝に素子分離絶縁膜を埋め込むことにより素子分離領域を形成するとともに、第1の方向に延在する素子分離領域によって活性領域を区画する工程と、前記第1の方向に沿って二つのソース/ドレイン領域に分け、かつ活性領域を横断するゲート溝を形成するためのパターンを有する第1のマスクを形成する工程と、第1のマスクを用いて、第1異方性エッチングを行って、活性領域と素子分離絶縁膜それぞれの一部を除去する工程と、引き続き、第1のマスクを用いて、第2異方性エッチングを行って、活性領域と素子分離絶縁膜それぞれの一部をさらに除去することにより、ゲート溝の底部のうち活性領域とゲート溝とが交差する領域において、その第1の方向に沿って見た断面形状が、互いに連続的に繋がる下に凸の部分と上に凸の部分とを有する形状であるゲート溝を形成する工程と、ゲート溝内の表面にゲート絶縁膜を形成する工程と、ゲート絶縁膜を介して、ゲート溝内にゲート電極を形成する工程と、で概略構成される。
また、本実施形態では、第1異方性エッチングを、半導体基板よりも、素子分離絶縁膜に対して高いエッチング速度で行い、第2異方性エッチングを、素子分離絶縁膜よりも、半導体基板に対して高いエッチング速度で行うことを特徴とする。
なお、図2A〜図13は、本発明の第1の実施形態である半導体装置10の製造方法の一例を説明する工程図であって、これらの工程を経て、図1A〜図1Dに示す半導体装置を製造する。
なお、図2Aは、本実施形態に係る半導体装置10の製造工程を説明するための平面模式図である。また、図2Bは、図2A中に示す線分A−Aによる断面模式図である。図2Cは、図2A中に示す線分B−Bによる断面模式図である。図2Dは、図2A中に示す線分C−Cによる断面模式図である。
はじめに、図2Bに示すように、半導体基板12として加工前のシリコン基板を準備し、その後、半導体基板12の主面12aに、パッド酸化膜13を形成する。その後、図2A、図2C及び図2Dに示すように、パッド酸化膜13上に、溝状の開口部66aを有したフィールド窒化膜66を形成する。
このとき、パッド酸化膜13は酸化シリコン膜からなり、厚さは、例えば3〜10nmとすることができる。また、フィールド窒化膜66は窒化シリコン膜からなり、厚さは、例えば、30〜100nmとすることができる。
また、開口部66aは、素子分離用溝51の形成領域に対応するパッド酸化膜13の上面13aを露出するように形成する。
なお、開口部66aは、フィールド窒化膜66上にパターニングされたフォトレジスト(不図示)を形成し、該フォトレジストをマスクとする異方性エッチングによりフィールド窒化膜66をエッチングすることで形成する。該フォトレジストは、開口部66aの形成後に除去する。
また、素子分離用溝51の深さ(半導体基板12の主面12aを基準としたときの深さ)は、例えば、250〜300nmとすることができる。
なお、図3Aは、本実施形態に係る半導体装置10の製造工程を説明するための平面模式図である。また、図3Bは、図3A中に示す線分A−Aによる断面模式図である。図3Cは、図3A中に示す線分B−Bによる断面模式図である。図3Dは、図3A中に示す線分C−Cによる断面模式図である。
まず、素子分離用溝51に絶縁膜を埋設すると共に、その上面53aがパッド酸化膜13の上面13aに対して略面一となるように、素子分離絶縁膜53を形成する。これにより、素子分離絶縁膜53と、素子分離用溝51とからなる素子分離領域14を形成する。
以下、素子分離領域14の形成方法について具体的に説明する。
次いで、CMP(Chemical Mechanical Polishing)法により、フィールド窒化膜66の上面に成膜されている素子分離絶縁膜53を除去し、平坦化する。さらに、HF含有溶液により素子分離絶縁膜53をウェットエッチングすることにより、素子分離用溝51に、その上面53aがパッド酸化膜13の上面13aに対して略面一とされた素子分離絶縁膜53を形成する。
これにより、素子分離用溝51及び素子分離絶縁膜53よりなり、第1の方向に延在するライン状の素子分離領域14が形成される。この素子分離領域14により、図3A〜Dに示すように、活性領域16がX方向に区画される。
その後、フィールド窒化膜66をウェット除去する。これにより、パッド酸化膜13の上面13aが露出される。
このように、素子分離用溝51の内側面を覆うように熱酸化膜を形成することで、素子分離用溝51を形成する際のドライエッチングにより、素子分離用溝51の内面に形成されたダメージ層を該熱酸化膜内に取り込むことが可能となる(つまり、素子分離用溝51の内面のダメージ層を除去することが可能となる)ので、リーク源を低減することができる。
以上のように、第1の方向に延在する素子分離領域14を形成することにより、第1の方向にライン状に延在する活性領域16が区画される。
なお、図4Aは、本実施形態に係る半導体装置10の製造工程を説明するための平面模式図である。また、図4Bは、図4A中に示す線分A−Aによる断面模式図である。図4Cは、図4A中に示す線分B−Bによる断面模式図である。図4Dは、図4A中に示す線分C−Cによる断面模式図である。
まず、素子分離領域14の上面を酸化させることにより酸化シリコン膜17を成膜する。なお、半導体基板12の主面12a上に成膜されているパッド酸化膜13についても同材料である酸化シリコンからなるため、本工程以降、当該酸化シリコン膜17と含めて記載することとする。
引き続き、この酸化シリコン膜17を介して、半導体基板12の主面12aに、半導体基板12とは異なる導電型の不純物(本実施形態の場合、n型不純物)をイオン注入する。これにより、その上面が半導体基板12の主面12aに対して略面一とされた不純物拡散領域28を形成する。
具体的には、n型不純物としてリン(P)を半導体基板12の主面12aにイオン注入することで、不純物拡散領域28を形成する。
このようにして形成した不純物拡散領域28は、後述するゲート溝18により分断され、当該不純物拡散領域28を含むソース/ドレイン領域が形成される。
なお、後述するビット配線は、電界効果型トランジスタ19−1、19−2の一方のソース/ドレイン領域に電気的に接続され、後述するキャパシタを構成する容量コンタクトプラグは、電界効果型トランジスタ19−1、19−2の他方のソース/ドレイン領域に電気的に接続される(図1B参照)。
なお、図5Aは、本実施形態に係る半導体装置10の製造工程を説明するための平面模式図である。また、図5Bは、図5A中に示す線分A−Aによる断面模式図である。図5Cは、図5A中に示す線分B−Bによる断面模式図である。図5Dは、図5A中に示す線分C−Cによる断面模式図である。
まず、パッド酸化膜13を含む酸化シリコン幕17をエッチング除去した後に、半導体基板12の主面12a及び素子分離絶縁膜53の上面に、窒化シリコン膜67Bを成膜する。そして、フォトレジストグラフィ技術にてライン&スペースパターンのレジストマスク(アモルファスカーボン膜)67Aを形成する。これにより、アモルファスカーボン膜67Aと窒化シリコン膜67Bとが順次積層された第1のマスク67を形成する。
次いで、アモルファスカーボン膜67Aをマスクに窒化シリコン膜67Bをエッチングし、第1のマスク67に開口部67Dを形成する。これにより、ゲート溝18の形成領域に対応する半導体基板12の主面12aが露出される。
なお、図5Aに示すように、開口部67Dは、第1の方向に交差する方向である第2の方向(図5AにおけるX方向)に延在するとともに、隣接する開口部67D同士が所定の間隔となるよう形成する。
具体的には、本実施形態における第1異方性エッチングは、図5B、C中の矢印に示すように、半導体基板12よりも、素子分離絶縁膜53に対して高いエッチング速度を有する条件で行う。つまり、素子分離絶縁膜53に対し半導体基板12の選択比の高い条件でエッチングを行う。このような条件にてエッチングすることにより、図5B、Cに示すように、素子分離絶縁膜53が半導体基板12よりも選択的にエッチングされ、素子分離領域14の上面を活性領域16の上面よりも深く掘り下げることができる。
なお、前述したような第1異方性エッチングの条件としては、混合ガスとして高次フロンガスを含有するプラズマを用いることが好ましい。さらに具来的なエッチング条件として例えば、エッチング混合ガスとしてCHF3+C4F8+O2+Ar、エッチングチャンバ内の圧力を10〜20Pa、そして700〜1200W範囲内のRFバイアスパワーで行う条件が挙げられる。
6の一部を深さ方向に掘り下げると同時に、図5C中の矢印のように、Si基板である活性領域16にサイドエッチが入るような条件で第1異方性エッチングを行うことが好ましい。特に、活性領域16のボトムをなるべく細くする、つまり活性領域16の素子分離領域14側の側壁をエッチングすることで、活性領域16の側壁の内壁酸化膜を完全に除去できる。さらに、活性領域16にサイドエッチを入れることにより、除去した分の側壁底部に位置していた活性領域16の一部が露出する。以下、当該露出した箇所を露出部16cと呼ぶこととする。
なお、活性領域16のサイドエッチ量はエッチングチャンバ内の圧力で制御することができる。例えば、低圧力側にシフトすることでサイドエッチ量は少なくなり、高圧力側にシフトすることでサイドエッチ量を多くすることができる。
なお、図6Aは、本実施形態に係る半導体装置10の製造工程を説明するための平面模式図である。また、図6Bは、図6A中に示す線分A−Aによる断面模式図である。図6Cは、図6A中に示す線分B−Bによる断面模式図である。図6Dは、図6A中に示す線分C−Cによる断面模式図である。
具体的には、本実施形態における第2異方性エッチングは、図6B、C中の矢印に示すように、素子分離絶縁膜53よりも、半導体基板12に対して高いエッチング速度を有する条件で行う。つまり、素子分離絶縁膜53に対し半導体基板12の選択比の高い条件でエッチングを行う。このような条件にてエッチングすることにより、図6B、Cに示すように、半導体基板12が素子分離絶縁膜53よりも選択的にエッチングされる。さらに、半導体基板12の選択比の高い条件でエッチングすることにより、前記第1異方性エッチングによって露出されていた活性領域16の一部(露出部16c)が掘り込まれ、素子分離領域14よりも深くエッチングされる。
このようにして、ゲート溝18の底部のうち活性領域16とゲート溝18とが交差する領域において、その第1の方向に沿って見た断面形状が、互いに連続的に繋がる下に凸の部分と上に凸の部分とを有する形状であるゲート溝18を形成することができる。なお、本実施形態では、ゲート溝18の底部のうち、これら上に凸の部分と下に凸の部分とに相当する部分をそれぞれ、凸部71a、凹部71bと呼ぶこととする。
なお、このような第2異方性エッチングの条件としては、混合ガスとして塩素ガス含有プラズマや臭素ガス含有プラズマを用いることが好ましい。さらに具来的なエッチング条件として例えば、エッチング混合ガスとしてCl2+CF4+He、エッチングチャンバ内の圧力を3〜10Pa、そして100〜300W範囲内のRFバイアスパワーで行う条件が挙げられる。
以上のようにして、活性領域16の延在方向に延在するとともに主面12a側に突出した凸形状(上記上に凸の部分)を有する凸部71aと、凸部71aの素子分離領域14側の両側面71aaそれぞれに沿うように配置するとともに、主面12aとは反対方向に凸形状(上記下に凸の部分)を有する凹部71bとを形成することができる。なお、これら凸部71aと凹部71bを覆うように、後述するゲート絶縁膜21を介してゲート電極22を形成する。つまり、凸部71aの上部71ab、側面71aaだけではなく、凹部71bの外壁もチャネル領域となる。言い換えると、ゲート絶縁膜21と活性領域16との境界ともいえる上記上に凸の部分及び下に凸の部分とがチャネル領域となる。
なお、以下、説明の便宜上、凸部71aと凹部71bとを総称してチャネル部71と呼ぶこととする。
本実施形態では、このような現象を利用した異方性エッチングを行うため、図6Cに示すような、断面視略U字形の凹部71bを形成させることができる。そして、このような半導体基板12と素子分離領域14とのエッチングレートの相違を利用した異方性エッチングにより、ゲート溝18の延在方向においてエッチング速度の傾斜を付与することができるため、効率的に、素子分離領域14と凹部の側面71baとの間に活性領域16の一部を残存させることができる。
なお、図7Aは、本実施形態に係る半導体装置10の製造工程を説明するための平面模式図である。また、図7Bは、図7A中に示す線分A−Aによる断面模式図である。図7Cは、図7A中に示す線分B−Bによる断面模式図である。図7Dは、図8A中に示す線分C−Cによる断面模式図である。
まず、マスクとして用いたアモルファスカーボン膜67Aを除去した後、熱酸化法により、ゲート溝18の底面18a、側面及び窒化シリコン膜67Bを覆うようにゲート絶縁膜21を形成する。具体的には、ゲート絶縁膜21は、上記チャネル部71を覆うように形成する。なお、ゲート絶縁膜21を形成する際、ゲート溝18内を埋め込まない厚さで形成する。
ゲート絶縁膜21としては、例えば、単層のシリコン酸化膜、シリコン酸化膜を窒化した膜、シリコン酸化膜上にシリコン窒化膜(SiN膜)を積層させた積層膜等を用いることができる。
なお、ゲート絶縁膜21として単層のシリコン酸化膜を用いる場合、ゲート絶縁膜21の厚さは、例えば、3〜10nmとすることができる。
より具体的には、CVD法により、第1の導電膜として窒化チタン膜(例えば、厚さ5nm)を成膜した後、第2の導電膜としてタングステン膜(例えば、厚さ100nm)を成膜する。これにより、ゲート溝18は窒化チタン膜とタングステン膜で完全に埋設される
なお、エッチバックは、例えば、半導体基板12の主面12aからエッチバック後の導電膜の上面(ゲート電極22の上面)22aまでの深さが50〜80nmとなるように行なう。
なお、図8Aは、本実施形態に係る半導体装置10の製造工程を説明するための平面模式図である。また、図8Bは、図8A中に示す線分A−Aによる断面模式図である。図8Cは、図8A中に示す線分B−Bによる断面模式図である。図8Dは、図8A中に示す線分C−Cによる断面模式図である。
まず、窒化シリコン膜67B上に形成されたゲート絶縁膜21と、この窒化シリコン膜67Bを除去した後に、ゲート溝18を埋め込むように、かつ素子分離領域14及び活性領域16を覆うように埋め込み絶縁膜24を形成する。
具体的には、例えば、CVD法、HDP法、或いはSOG法を用いて成膜でき、埋め込み絶縁膜24としては、シリコン酸化膜を用いることができる。
なお、図9は、図1Bに示す本実施形態に係る半導体装置10の切断面に対応する断面図であり、本実施形態における製造工程を説明するための断面模式図である。
第1の不純物拡散領域28−1の上方に形成された埋め込み絶縁膜24を選択的に除去することにより、第1の不純物拡散領域28−1の上面28−1aを露出する開口部32を形成する。
具体的には、埋め込み絶縁膜24上のうち、第1の不純物拡散領域28−1の上方に相当する埋め込み絶縁膜24を露出する溝状の開口部(図示せず)を有したフォトレジスト(図示せず)を埋め込み絶縁膜24上に形成し、その後、該溝状の開口部から露出された埋め込み絶縁膜24を選択的にエッチング(例えば、ウエットエッチング)することで、第1の不純物拡散領域28−1の上面28−1aを露出する開口部32を形成する。上記エッチング後、フォトレジスト(図示せず)を除去する。
なお、図10は、図1Bに示す本実施形態に係る半導体装置10の切断面に対応する断面図であり、本実施形態における製造工程を説明するための断面模式図である。
開口部32内に、その一部が埋め込みビット線コンタクト部を形成するとともに、埋め込み絶縁膜24の上面24aおよび素子分離絶縁膜53の上面に接してY方向に延在するビット線34を形成する。これにより、不純物拡散領域28のうち、ゲート溝18を挟んで一方に配置された第1の不純物拡散領域28−1の上面と接触し、電気的に接続されたビット線34が形成される。
具体的には、埋め込み絶縁膜24の上面24aに、開口部32を埋め込むように、例えば、図示していないポリシリコン膜、チタンシリサイド膜、窒化チタン膜、タングステンシリサイド膜及びタングステン膜を順次成膜することによりビット線34を構成する積層膜を形成する。なお、上記ポリシリコン膜を形成させずに、チタンシリサイド膜、窒化チタン膜、タングステンシリサイド膜及びタングステン膜を順次積成膜させてもよい。
次いで、該フォトレジストをマスクとするドライエッチングにより、上述したキャップ絶縁膜36の母材となるシリコン窒化膜と、ビット線34を構成するタングステン膜、チタンシリサイド膜、窒化チタン膜、タングステンシリサイド膜及びポリシリコン膜とをパターニングすることで、シリコン窒化膜よりなるキャップ絶縁膜36と、ポリシリコン膜、チタンシリサイド膜、窒化チタン膜、タングステンシリサイド膜及びタングステン膜よりなるビット線34と、を同時に形成する。
なお、シリコン窒化膜及びシリコン酸化膜を順次成膜して積層膜とすることによりライナー膜37を形成してもよい。このように、シリコン窒化膜と、シリコン酸化膜とを順次積層させてライナー膜37を形成することにより、後述する層間絶縁膜38として、例えばCVD法により形成されたシリコン酸化膜(SiO2膜)、或いは、回転塗布法により形成されたSOG膜(シリコン酸化膜)を成膜した際、シリコン酸化膜の濡れ性が改善されるため、シリコン酸化膜中へのボイドの発生を抑制できる。
具体的には、まず、ライナー膜37を覆うように、例えば、CVD法によりシリコン酸化膜(SiO2膜)を成膜する。なお、回転塗布法によりSOG膜(シリコン酸化膜)を成膜してもよい。回転塗布法を採用した場合は、熱処理を行なうことで、該SOG膜の膜質を緻密にする。また、上記回転塗布法によりSOG膜を形成する際には、ポリシラザンを含有した塗布液を用いる。また、上記熱処理は、水蒸気雰囲気中で行なうとよい。
以上により、層間絶縁膜38が形成され、その上面38aとキャップ絶縁膜36の上面に形成されたライナー膜37とが略面一となる。
なお、図10に示す構造体には図示していないが、上記シリコン酸化膜の研磨後に、CVD法により、ライナー膜37の上面及び層間絶縁膜38の上面38aを覆うシリコン酸化膜(SiO2膜)を形成してもよい。
なお、図11は、図1Bに示す本実施形態に係る半導体装置10の切断面に対応する断面図であり、本実施形態における製造工程を説明するための断面模式図である。
まず、SAC(Self Aligned Contact)法により、層間絶縁膜38、埋め込み絶縁膜24、及びライナー膜37をドライエッチングすることで、第2の不純物拡散領域28−2の上面一部を露出する容量コンタクト孔41を形成する。
具体的には、まず、容量コンタクト孔41内面に窒化シリコン膜を成膜してサイドウォール窒化膜33を形成した後、容量コンタクト孔41を埋め込むように、CVD法により、窒化チタン膜(不図示)と、タングステン膜(不図示)とを順次積層させる。次いで、CMP法を用いた研磨により、層間絶縁膜38の上面38aに形成された不要な窒化チタン膜及びタングステン膜を除去することで、容量コンタクト孔41内に、窒化チタン膜及びタングステン膜よりなる容量コンタクトプラグ42を形成する。これにより、不純物拡散領域28のうち、ゲート溝18を挟んで一方の反対側に配置された第2の不純物拡散領域28−2の上面と接触し、電気的に接続された容量コンタクトプラグ42が形成される。
なお、図12及び図13のそれぞれは、図1Bに示す本実施形態に係る半導体装置10の切断面に対応する断面図であり、本実施形態における製造工程を説明するための断面模式図である。
まず、図12に示すように、層間絶縁膜38の上面38aに、容量コンタクトプラグ42の上面42aの一部と接触する容量コンタクトパッド44を形成する。
具体的には、ライナー膜37の上面、容量コンタクトプラグ42の上面42a、及び層間絶縁膜38の上面38aを覆うように、容量コンタクトパッド44の母材となる金属膜(不図示)を成膜する。該金属膜をしては、例えばタングステン膜を用いることができる。
次いで、フォトリソグラフィ技術により、該金属膜の上面のうち、容量コンタクトパッド44の形成領域に対応する面を覆うフォトレジスト(不図示)を形成する。その後、該フォトレジストをマスクとするドライエッチングにより、フォトレジストから露出された不要な金属膜を除去することで、該金属膜よりなる容量コンタクトパッド44を形成する。容量コンタクトパッド44を形成後、フォトレジスト(不図示)を除去する。
次いで、ライナー膜37の上面a、容量コンタクトプラグ42の上面42a、及び層間絶縁膜38の上面38aに、容量コンタクトパッド44を覆うエッチングストッパ膜46を形成する。該エッチングストッパ膜46としては、窒化シリコン膜を用いることができる。
次いで、フォトリソグラフィ技術により、該シリコン酸化膜上にパターニングされたフォトレジスト(不図示)を形成する。
次いで、該フォトレジストをマスクとするドライエッチングにより、容量コンタクトパッド44上に形成されたシリコン酸化膜(不図示)及びエッチングストッパ膜46をエッチングすることで、容量コンタクトパッド44を露出させるシリンダーホール(不図示)を形成する。その後、フォトレジスト(不図示)を除去する。
次いで、ウエットエッチングにより、シリコン酸化膜(不図示)を除去することで、エッチングストッパ膜46の上面を露出させる。その後、エッチングストッパ膜46の上面、及び下部電極61の表面を覆う容量絶縁膜62を形成する。
以上により、本実施形態の半導体装置10が製造される。
次に、本発明の第2の実施形態である半導体装置20の製造方法について図14A〜図19Bを参照しながら説明する。
本実施形態である半導体装置20の製造方法は、第1の実施形態における素子分離用溝を形成する工程が、半導体基板の主面にライン状に延在する第1溝を形成することによって、半導体基板からなり、その上面が半導体基板の主面であり、第1の幅を有する幅狭部を形成する工程と、第1溝の内側壁に、サイドウォール絶縁膜を形成する工程と、サイドウォール絶縁膜を第1のマスクとしてエッチングして、第1溝の底面に、該第1溝の溝幅よりも狭い溝幅を有する第2溝を形成することにより、第1の幅よりも広い第2の幅を有する幅広部を幅狭部の下方に形成して、幅狭部と幅広部とからなる活性領域を区画する工程と、を備えることを特徴とする。
本実施形態の製造方法によれば、第1の実施形態において第1異方性エッチングを行う際に半導体基板12に対してサイドエッチングし半導体基板12の一部を露出させることが必要であった。しかし、本実施形態の製造方法によれば、予め素子分離用溝を2段構造としておくことで、後に第1異方性エッチングを行った際に、上記サイドエッチングを施すことなく第1の実施形態の露出部16cに相当する半導体基板の一部を露出させることができる。
なお、図14A〜図19Bは、本発明の第2の実施形態である半導体装置20の製造方法の一例を説明する工程図であって、これらの工程を経て、図1A〜図1Dに示す半導体装置を製造する。また、図14A〜図19Bにおいては、第1の実施形態で示した部材と同一の部材については同一の符号を付して示している。
また、本実施形態の製造方法は、素子分離用溝の形成方法の点において第1の実施形態と相違があるため、以下には、本実施形態の素子分離用溝の形成方法について詳細に説明する
なお、図14Aは、本実施形態に係る半導体装置20の製造工程を説明するための平面模式図である。また、図14Bは、図14A中に示す線分A−Aによる断面模式図である。図2Cは、図14A中に示す線分B−Bによる断面模式図である。図14Dは、図14A中に示す線分C−Cによる断面模式図である。
はじめに、第1の実施形態と同様の方法により、パッド酸化膜13、及び溝状の開口部66aを有したフィールド窒化膜66を形成する。
なお、開口部66aは、第1の実施形態と同様に、Y方向に所定の角度傾斜した方向(第1の方向)に対して帯状に延在し、かつX方向に所定の間隔で複数形成する。また、開口部66aは、素子分離用溝51´の形成領域に対応するパッド酸化膜13の上面を露出するように形成する。
また、第1溝51aの深さD1(半導体基板12の主面12aを基準としたときの深さ)は、例えば、50〜80nmとすることができる。
このように、図14A、図14C及び図14Dに示すような第1の方向に延在する第1溝51aを形成することにより、第1の方向に直交する方向に第1の幅W1を有し、第1溝51aの底面側から主面12a側に向けて突出した半導体基板12の一部である幅狭部16aが形成される。なお、第1の幅W1は、図14C、Dに示すように、幅狭部16aの上面における幅とする。
なお、図15Aは、本実施形態に係る半導体装置20の製造工程を説明するための平面模式図である。また、図15Bは、図15A中に示す線分A−Aによる断面模式図である。図15Cは、図15A中に示す線分B−Bによる断面模式図である。図15Dは、図15A中に示す線分C−Cによる断面模式図である。
まず、第1溝51aの内面及びフィールド窒化膜66の上面を覆うように、シリコン酸化膜を成膜する。該シリコン酸化膜は、例えば、CVD法により成膜する。
引き続き、ドライエッチングを行うことにより、図15C及び図15Dに示すように、第1溝51aの底面及びフィールド窒化膜66の上面に成膜したシリコン酸化膜をエッチングする。これにより、第1溝51aの内側壁である幅狭部16aの側面に、シリコン酸化膜が残存し、サイドウォール絶縁膜68が形成される。このとき、サイドウォール絶縁膜68の厚さは、第1溝51aを埋め込まない程度とし、好ましくは、5〜10nmとする。
また、第2溝51bの深さD2(第1溝51aの底面を基準としたときの深さ)は、例えば、120〜230nmとすることができる。
また、図15C及び図15Dに示すように、第2溝51bを形成することにより、第1溝51aと第2溝51bとからなり、かつ、その深さがD1+D2で250〜300nmとなる素子分離用溝51´が形成される。
また、第2溝51bを形成することにより、第1の幅W1よりも広い第2の幅W2を有する幅広部16bが幅狭部16aの下方に形成される。なお、第2の幅W2は、図15C、Dに示すように、幅広部16bの上面における幅とする。
以上のようにして、幅狭部16aと幅広部16bとからなる活性領域16´を区画する。
なお、素子分離用溝51´を形成した後の各工程、つまり素子分離領域の形成工程からキャパシタの形成工程までの工程は、第1の実施形態と同様の工程を採用することができる。
以下に、本実施形態における素子分離領域14の形成工程、第1異方性エッチングを行う工程、ならびに第2異方性エッチングを行いチャネル部71を形成する工程について説明する。
なお、図16Aは、本実施形態に係る半導体装置20の製造工程を説明するための平面模式図である。また、図16Bは、図16A中に示す線分A−Aによる断面模式図である。図16Cは、図16A中に示す線分B−Bによる断面模式図である。図16Dは、図16A中に示す線分C−Cによる断面模式図である。
まず、第1溝51a及び第2溝51bからなる素子分離用溝51´に絶縁膜を埋設すると共に、この絶縁膜の上面がパッド酸化膜13の上面13aに対して略面一となるように素子分離絶縁膜53を形成する。これにより、絶縁膜である素子分離絶縁膜53と、サイドウォール絶縁膜68と、素子分離用溝51´とからなる素子分離領域14を形成する。
なお、素子分離領域14の具体的な形成方法については第1の実施形態を同様である。
なお、図17Aは、本実施形態に係る半導体装置20の製造工程を説明するための平面模式図である。また、図17Bは、図17A中に示す線分A−Aによる断面模式図である。図17Cは、図17A中に示す線分B−Bによる断面模式図である。図17Dは、図17A中に示す線分C−Cによる断面模式図である。
まず、素子分離領域14の上面を酸化させることにより酸化シリコン膜17を成膜する。なお、半導体基板12の主面12a上に成膜されているパッド酸化膜13についても同材料である酸化シリコンからなるため、第1の実施形態を同様に、本工程以降は当該酸化シリコン膜17と含めて記載することとする。
引き続き、この酸化シリコン膜17を介して、半導体基板12の主面12aに、半導体基板12とは異なる導電型の不純物(本実施形態の場合、n型不純物)をイオン注入する。これにより、その上面が半導体基板12の主面12aに対して略面一とされた不純物拡散領域28を形成する。その後、パッド酸化膜13を含む酸化シリコン幕17をエッチング除去する。
そして、第1の実施形態を同様に、窒化シリコン膜67Bと、ライン&スペースパターンのレジストマスク(アモルファスカーボン膜)67Aからなる第1のマスク67を形成した後、アモルファスカーボン膜67Aをマスクに窒化シリコン膜67Bをエッチングし、第1のマスク67に開口部67Dを形成する。
なお、本実施形態において、第1異方性エッチングにより素子分離絶縁膜53を掘り下げる深さは、図17B及びCに示すように、第1溝51aの深さD1とする(図17B及びC中の矢印参照)。このように、第1溝51aの深さD1分掘り下げることにより、幅狭部16aと幅広部16bとの段差部分に相当する半導体基板12の一部を露出させることができる。つまり、本実施形態では、第1の実施形態の第1異方性エッチングにて行っていたサイドエッチングを行わずとも、半導体基板の一部を露出させることができる。以下、当該露出した箇所を露出部16c´と呼ぶこととする。
なお、図18Aは、本実施形態に係る半導体装置20の製造工程を説明するための平面模式図である。また、図18Bは、図18A中に示す線分A−Aによる断面模式図である。図18Cは、図18A中に示す線分B−Bによる断面模式図である。図18Dは、図18A中に示す線分C−Cによる断面模式図である。
以上のようにして、ゲート溝18の底部のうち活性領域16´とゲート溝18とが交差する領域において、上記第1の実施形態と同様に、その第1の方向に沿って見た断面形状が、互いに連続的に繋がる下に凸の部分と上に凸の部分とを有する形状であるゲート溝18を形成することができる。なお、本実施形態においても、これら上に凸の部分と下に凸の部分とに相当する部分をそれぞれ、凸部71a、凹部71bと呼び、凸部71aと凹部71bとを総称してチャネル部71と呼ぶこととする。
なお、図19B中に示す丸印S´部分の構造は、図1C中に示す丸印S部分の構造と同様の構造となる。つまり、本実施形態において得られるチャネル部71の構造は第1の実施形態と同様の構造となるため、第1の実施形態と同様の効果を享受することができる。
このような露出部16c´の幅は、第1溝51aと第2溝51bとの段差に相当する。当該段差は、図15Bに示すように、第1溝51aの内側壁に成膜するサイドウォール絶縁膜68の膜厚によって決定されるため、このサイドウォール絶縁膜68の膜厚を制御することにより露出部16c´の幅を制御することができる。つまり、本実施形態では、第1の実施形態におけるサイドエッチングの作用を、サイドウォール絶縁膜68の膜厚の制御によりもたらすことが可能となる。
以上の工程により、図19A、Bに示すような本実施形態に係る半導体装置20を製造することができる。
Claims (16)
- 半導体基板の主面において、第1の方向に延在するように素子分離領域によって区画された活性領域と、
前記活性領域の上面を前記第1の方向に沿って二つのソース/ドレイン領域に分けるように前記活性領域を横断する溝であって、その底部の前記第1の方向に沿って見た断面形状が、互いに連続的に繋がる下に凸の部分と上に凸の部分とを有する形状であるゲート溝と、
前記活性領域に含まれる前記ゲート溝内にゲート絶縁膜を隔てて埋め込まれたゲート電極と、を含む電界効果型トランジスタを有することを特徴とする半導体装置。 - 前記ゲート溝は一つの前記上に凸の部分と二つの前記下に凸の部分とを有し、それぞれ、前記ゲート溝の延在方向に沿って、前記下に凸の部分、前記上に凸の部分、前記下に凸の部分の順に並んで配置されていることを特徴とする請求項1に記載の半導体装置。
- 前記ゲート溝の前記下に凸の部分は極小点を介して両側に側壁部分を有し、
前記ゲート溝の前記上に凸の部分は極大点を介して両側に側壁部分を有し、
前記下に凸の部分の一方の前記側壁部分と前記上に凸の部分の一方の前記側壁部分とは互いに連続的に繋がり、
前記下に凸の部分の他方の前記側壁部分または前記上に凸の部分の他方の前記側壁部分と、それに対向する前記素子分離領域の側壁部分との間には、前記活性領域が配置されていることを特徴とすることを特徴とする請求項1または2に記載の半導体装置。 - 二つの前記下に凸の部分それぞれの前記素子分離領域側の前記側壁部分が、ともに傾斜していることを特徴とする請求項1〜3の何れか一項に記載の半導体装置。
- 前記第1の方向が前記電界効果型トランジスタの動作時におけるキャリアのドリフト方向であることを特徴とする請求項1〜4の何れか一項に記載の半導体装置。
- 二つの前記ソース/ドレイン領域は、それぞれ、前記活性領域の上面から深さ方向に延在形成された前記活性領域とは逆導電型の半導体領域からなる不純物拡散領域を含み、
前記ゲート溝の底部における上に凸の部分のうち、前記半導体基板の主面に最も近い頂部は、前記不純物拡散層の各々の下面よりも、前記半導体基板の主面から遠い位置に配置されていることを特徴とする請求項1〜5の何れか一項に記載の半導体装置。 - 前記ゲート電極の上面は前記半導体基板の主面よりも低い位置に配置されていることを特徴とする請求項1〜6の何れか一項に記載の半導体装置。
- 前記半導体基板の主面に形成されたキャパシタを更に有し、
一つの前記キャパシタと一つの前記電界効果型トランジスタとがメモリセルを構成することを特徴とする請求項1〜7の何れか一項に記載の半導体装置。 - 複数の前記メモリセルが、前記半導体基板の主面において前記第1の方向および前記第1の方向に交差する第2の方向に沿ってアレイ状に配列され、
前記第1の方向に沿って配列された複数の前記メモリセルを電気的に接続するビット配線を更に有し、
前記第2の方向に沿って配列された複数の前記メモリセルは前記電界効果型トランジスタの前記ゲート電極を共有し、
前記ビット配線は、前記電界効果型トランジスタの一方の前記ソース/ドレイン領域に電気的に接続され、
前記キャパシタは、前記電界効果型トランジスタの他方の前記ソース/ドレイン領域に電気的に接続されていることを特徴とする請求項8に記載の半導体装置。 - 半導体基板の主面にライン状に延在する素子分離用溝を形成する工程と、
前記素子分離用溝に素子分離絶縁膜を埋め込むことにより素子分離領域を形成するとともに、前記素子分離領域によって、第1の方向に延在する活性領域を区画する工程と、
前記第1の方向に沿って二つのソース/ドレイン領域に分け、かつ前記活性領域を横断するゲート溝を形成するためのパターンを有する第1のマスクを形成する工程と、
前記第1のマスクを用いて、第1異方性エッチングを行って、前記活性領域と前記素子分離絶縁膜それぞれの一部を除去する工程と、
引き続き、前記第1のマスクを用いて第2異方性エッチングを行って、前記活性領域と前記素子分離絶縁膜それぞれの一部をさらに除去することにより、前記ゲート溝の底部のうち前記活性領域と前記ゲート溝とが交差する領域において、その前記第1の方向に沿って見た断面形状が、互いに連続的に繋がる下に凸の部分と上に凸の部分とを有する形状である前記ゲート溝を形成する工程と、
前記ゲート溝内の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して、前記ゲート溝内にゲート電極を形成する工程と、
を有し、
前記第1異方性エッチングを、前記半導体基板よりも、前記素子分離絶縁膜に対して高いエッチング速度で行い、
前記第2異方性エッチングを、前記素子分離絶縁膜よりも、前記半導体基板に対して高いエッチング速度で行うことを特徴とする半導体装置の製造方法。 - 前記第1異方性エッチングを、前記半導体基板に対してサイドエッチングが可能な条件で行うことを特徴とする請求項10に記載の半導体装置の製造方法。
- 前記素子分離用溝を形成する工程が、
前記半導体基板の主面にライン状に延在する第1溝を形成することによって、前記半導体基板からなり、その上面が前記半導体基板の主面であり、第1の幅を有する幅狭部を形成する工程と、
前記第1溝の内側壁に、サイドウォール絶縁膜を形成する工程と、
前記サイドウォール絶縁膜を第1のマスクとしてエッチングして、前記第1溝の底面に、該第1溝の溝幅よりも狭い溝幅を有する第2溝を形成することにより、前記第1の幅よりも広い第2の幅を有する幅広部を前記幅狭部の下方に形成して、前記幅狭部と前記幅広部とからなる前記活性領域を区画する工程と、
を備えることを特徴とする請求項10に記載の半導体装置の製造方法。 - 前記第1異方性エッチングには、高次フロンガスを含有するプラズマを用いることを特徴とする請求項10〜12の何れか一項に記載の半導体装置の製造方法。
- 前記第2異方性エッチングには、塩素ガス含有プラズマや臭素ガス含有プラズマを用いることを特徴とする請求項10〜13の何れか一項に記載の半導体装置の製造方法。
- 前記素子分離領域を形成する工程の後に、
前記活性領域の上層部に不純物拡散領域を形成する工程を備え、
二つの前記ソース/ドレイン領域はそれぞれ、当該不純物拡散領域を含むことを特徴とする請求項10〜14の何れか一項に記載の半導体装置の製造方法。 - 前記ゲート電極を形成する工程の後に、
二つの前記ソース/ドレイン領域のうち、一方の前記ソース/ドレイン領域に電気的に接続するビット線を形成する工程と、
他方の前記ソース/ドレイン領域に電気的に接続するコンタクトプラグを形成する工程と、
前記コンタクトプラグに電気的に接続するキャパシタを形成する工程と、
を備えることを特徴とする請求項10〜15に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012048333A JP2013183154A (ja) | 2012-03-05 | 2012-03-05 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012048333A JP2013183154A (ja) | 2012-03-05 | 2012-03-05 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2013183154A true JP2013183154A (ja) | 2013-09-12 |
Family
ID=49273572
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012048333A Pending JP2013183154A (ja) | 2012-03-05 | 2012-03-05 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2013183154A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2014054567A1 (ja) * | 2012-10-04 | 2014-04-10 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置の製造方法 |
CN110858611A (zh) * | 2018-08-23 | 2020-03-03 | 丰田自动车株式会社 | 半导体装置 |
-
2012
- 2012-03-05 JP JP2012048333A patent/JP2013183154A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2014054567A1 (ja) * | 2012-10-04 | 2014-04-10 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置の製造方法 |
CN110858611A (zh) * | 2018-08-23 | 2020-03-03 | 丰田自动车株式会社 | 半导体装置 |
CN110858611B (zh) * | 2018-08-23 | 2023-08-08 | 株式会社电装 | 半导体装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8916918B2 (en) | Semiconductor device having fin-shaped field effect transistor and manufacturing method thereof | |
US9496383B2 (en) | Semiconductor device and method of forming the same | |
US7655988B2 (en) | Method of manufacturing multi-channel transistor device and multi-channel transistor device manufactured using the method | |
US7368769B2 (en) | MOS transistor having a recessed gate electrode and fabrication method thereof | |
KR100833182B1 (ko) | 수직채널 트랜지스터를 구비한 반도체 메모리장치 및 그제조 방법 | |
KR100763337B1 (ko) | 매립 게이트 라인을 갖는 반도체소자 및 그 제조방법 | |
US7749844B2 (en) | Method for fabricating semiconductor device having vertical-type channel | |
US9012983B2 (en) | Semiconductor device and method of forming the same | |
KR20050017584A (ko) | 핀 전계효과 트랜지스터를 위한 실리콘 핀 및 그 제조 방법 | |
US7547600B2 (en) | Five channel fin transistor and method for fabricating the same | |
JP2012248686A (ja) | 半導体装置及びその製造方法 | |
JP2013149686A (ja) | 半導体装置 | |
JP2014022388A (ja) | 半導体装置及びその製造方法 | |
JP2012238642A (ja) | 半導体装置及びその製造方法 | |
US20120305999A1 (en) | Semiconductor device and method of manufacturing the same | |
JP2011243948A (ja) | 半導体装置及びその製造方法 | |
JP2013254815A (ja) | 半導体装置およびその製造方法 | |
JP2008004894A (ja) | 半導体装置及びその製造方法 | |
KR100920045B1 (ko) | 반도체 소자 및 그의 제조방법 | |
JP2009094275A (ja) | 半導体装置およびその製造方法 | |
JP2009021503A (ja) | 半導体装置およびその製造方法 | |
US20100203696A1 (en) | Semiconductor device and method for manufacturing the same | |
TWI702599B (zh) | 動態隨機存取記憶體及其製造方法 | |
JP2013183154A (ja) | 半導体装置およびその製造方法 | |
JP2009009988A (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20130731 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20130801 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130905 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20131108 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20131220 |