KR100829599B1 - 트랜지스터 및 이를 형성하는 방법 - Google Patents

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Abstract

리세스된 채널을 갖는 트랜지스터 및 이를 형성하는 방법에 있어서, 트랜지스터는 기판에 소자 분리 패턴들로 한정되며 리세스를 갖는 제1 영역과 상기 리세스 저면으로부터 돌출된 제2 영역을 포함하는 액티브 패턴과, 상기 제2 영역 표면상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극과, 상기 게이트 전극과 인접하는 상기 제1 영역 표면 부위들에 형성된 소스/드레인 영역들을 포함한다. 상기 리세스된 게이트 절연막에 의해 트랜지스터의 채널 길이가 증가하고, 리플래쉬 능력을 향상될 수 있으며, 액티브 패턴의 제2 영역 높이를 조절하여 상기 트랜지스터의 문턱 전압을 조절할 수 있다.

Description

트랜지스터 및 이를 형성하는 방법{A transistor and the method of forming the same}
도 1은 본 발명의 일 실시예에 따른 트랜지스터를 설명하기 위한 개략적인 단면도이다.
도 2는 도 1에 도시된 트랜지스터를 Ⅰ-Ⅰ′방향으로 절단한 단면도이다.
도 3은 도 1에 도시된 트랜지스터를 Ⅱ-Ⅱ′방향으로 절단한 단면도이다.
도 4 내지 도 14는 도 1 내지 도 3에 도시된 트랜지스터를 형성하는 방법을 설명하기 위한 개략적인 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 106 : 패드 산화막 패턴
110 ; 소자 분리 패턴 117 : 제1 스페이서
118 : 제2 영역 124 : 마스크 패턴
126 : 게이트 전극 130 : 제2 스페이서
본 발명은 트랜지스터 및 이를 형성하기 위한 트랜지스터에 관한 것이다. 보 다 상세하게는, 리세스된 채널과 핀 액티브를 갖는 트랜지스터 및 이를 형성하기 위한 방법에 관한 것이다.
최근의 반도체 장치는 저전압에서 고속 동작을 할 수 있는 방향으로 발전하고 있다. 또한, 반도체 장치의 제조 공정은 집적도가 향상되는 방향으로 발전되고 있다.
상기 반도체 장치로 사용되는 모스 트랜지스터의 경우, 고속 동작 및 집적도의 향상을 위해 상기 모스 트랜지스터의 채널 길이가 감소되고 있다.
그러나 일반적인 플래너(planer) 타입의 모스 트랜지스터의 경우, 상기 채널 길이가 감소됨에 따라 드레인 전압에 의한 전기장 영향성이 증가되고 게이트 전극에 의한 채널 구동 능력이 열화되어 쇼트 채널 효과(short channel effect)가 발생된다. 또한, 채널 농도 증가에 따라 캐리어의 이동도 및 전류 구동력이 감소되며, 소스/드레인 영역 접합 깊이(junction depth)의 감소에 따른 접합 누설 전류가 증가되고 있다.
상기와 같이 2차원적인 플래너 타입의 모스 트랜지스터의 문제들을 감소시키기 위하여 3차원적인 트랜지스터가 사용되고 있다. 상기 3차원적인 트랜지스터의 예로서는, RCAT(recessed channel array transistor) 또는 FinFET(Fin field effect transistor) 등이 있다.
상기 RCAT 구조는 채널 길이가 증가하고, 리플레쉬 특성이 우수하다. 그러나, 전류 흐름 특성 측면에서 60nm급 이하에서 한계를 보이고 있다. 한편, 상기 FinFET 구조는 전류 흐름 특성이 우수하지만, 게이트 유도 드레인 누설 전류(gate induced drain leakage current; GIDL)가 증가하여 리플레쉬(reflash) 특성이 떨어진다.
상기와 같은 문제들은 트랜지스터의 집적도가 증가됨에 따라 더욱 큰 문제들을 야기하기 때문에, 현재 상기 문제들을 극복할 수 있는 새로운 구조의 트랜지스터가 요구되고 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 채널 길이를 증가시키고, 전류 흐름 특성 및 리플레쉬 특성 등이 우수한 트랜지스터를 제공하는데 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 다른 목적은 상기와 같은 트랜지스터를 형성하는 방법을 제공하는데 있다.
상기 일 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 트랜지스터는, 기판에 소자 분리 패턴들로 한정되며 리세스를 갖는 제1 영역과, 상기 리세스 저면으로부터 돌출된 제2 영역을 포함하는 액티브 패턴과, 상기 제2 영역 표면상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극과, 상기 게이트 전극과 인접하는 상기 제1 영역의 표면 부위들에 형성된 소스/드레인 영역들을 포함한다.
본 발명의 일 실시예에 따르면, 상기 제1 영역 및 제2 영역은 단결정 실리콘을 포함할 수 있다. 상기 제2 영역을 상기 리세스 측벽과 이격될 수 있다. 상기 제 2 영역 상부가 곡면을 가질 수 있다. 상기 제2 영역은 하부로 갈수록 선폭이 증가할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 게이트 전극은 리세스 내부를 채우는 제1 부위와, 상기 기판보다 돌출된 제2 부위를 포함할 수 있다. 상기 트랜지스터는 상기 게이트 전극의 제1 부위 측벽에 구비된 제1 스페이서들과, 상기 게이트 전극의 제2 부위 측벽에 구비된 제2 스페이서들과, 상기 게이트 전극 상부에 구비된 마스크 패턴을 더 포함할 수 있다. 상기 제1 스페이서들, 제2 스페이서들 및 마스크 패턴은 질화물을 포함할 수 있다.
상기 다른 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 트랜지스터의 형성 방법에 있어서, 기판에 소자 분리 패턴들로 한정되며 리세스를 갖는 제1 영역과 상기 리세스 저면으로부터 돌출된 제2 영역을 포함하는 액티브 패턴을 형성한다. 상기 제2 영역 표면상에 게이트 절연막을 형성한다. 상기 게이트 절연막 상에 게이트 전극을 형성한다. 상기 게이트 전극과 인접하는 상기 제1 영역 표면 부위들에 소스/드레인 영역들을 형성한다.
본 발명의 일 실시예에 따르면, 상기 기판은 단결정 실리콘을 포함할 수 있다. 상기 액티브 패턴은, 상기 소자 분리 패턴들이 형성된 상기 기판 상에 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 상기 기판을 식각하여 상기 리세스를 형성하여 상기 제1 영역을 형성하며, 상기 리세스의 측벽에 스페이서들을 형성하고, 상기 리세스 저면 부위에 선택적 에피텍시얼 성장 공정을 수행하여 제2 영역을 형성함으로써 형성될 수 있다. 상기 마스크 패턴 및 상기 박막은 질화물을 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 트랜지스터의 형성 방법에 있어서 상기 기판 상에 패드 산화막을 더 형성할 수 있다. 상기 게이트 전극은, 상기 스페이서들이 형성된 리세스 내부를 매립하도록 상기 기판 상에 도전막을 형성하고, 상기 도전막 상에 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 상기 도전막을 식각함으로써 형성될 수 있다. 상기 마스크 패턴은 질화물을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 트랜지스터의 형성 방법에 있어서, 상기 기판 표면으로부터 돌출된 게이트 전극 측벽에 스페이서들을 더 형성할 수 있다. 상기 스페이서들은 질화물을 포함할 수 있다.
상기와 같은 본 발명에 따르면, 액티브 패턴이 리세스된 제1 영역과 상기 리세스 저면으로부터 돌출된 제2 영역을 포함하고, 리세스된 게이트 절연막과, 상기 액티브 패턴의 제2 영역을 마치 핀 액티브로 사용하고 있어, 본 발명의 트랜지스터가 RCAT 구조 및 FinFET 구조를 상호 보완할 수 있는 구조를 가지게 된다.
이하, 본 발명에 따른 바람직한 실시예들을 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 막, 영역, 패드 또는 패턴들의 치수는 본 발명의 명확성을 기하기 위하여 실 제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 막, 영역, 패드 또는 패턴들이 기판, 각 막, 영역 또는 패드들의 "상에", "상부에" 또는 "상부면"에 형성되는 것으로 언급되는 경우에는 각 막, 영역, 패드 또는 패턴들이 직접 기판, 각 막, 영역, 패드 또는 패턴들 위에 형성되는 것을 의미하거나, 다른 막, 다른 영역, 다른 패드 또는 다른 패턴들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 막, 영역, 패드, 부위 또는 패턴들이 "제1", "제2" 또는/및 "제3"으로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 막, 영역, 패드, 부위 또는 패턴들을 구분하기 위한 것이다. 따라서, "제1", "제2" 또는/및 "제3"은 각 막, 영역, 패드, 부위 또는 패턴들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
이하, 본 발명의 일 실시예에 따른 트랜지스터 및 이를 형성하기 위한 방법에 대해 상세하게 설명하면 다음과 같다.
도 1은 본 발명의 일 실시예에 따른 트랜지스터를 설명하기 위한 개략적인 평면도이고, 도 2는 도 1에 도시된 트랜지스터를 Ⅰ-Ⅰ′방향으로 절단한 단면도이고, 도 3은 도 1에 도시된 트랜지스터를 Ⅱ-Ⅱ′방향으로 절단한 단면도이다.
도 1 내지 도 3을 참조하면, 트랜지스터는 소자 분리 패턴(110)에 의해 한정되는 액티브 패턴(101)들과, 상기 액티브 패턴(101)들 상에 구비되는 게이트 절연막(120)과, 상기 게이트 절연막(120) 상에 구비되는 게이트 전극(126)과, 상기 게이트 전극(126) 측벽에 구비되는 제1 스페이서(117)들 및 제2 스페이서(130)들과, 액티브 패턴(101) 상부 표면에 형성된 소스/드레인 영역들(128)을 포함한다.
상기 트랜지스터는 실리콘웨이퍼와 같은 반도체 기판(100)에 형성된다. 상기 반도체 기판(100)은 통상적으로 P형 불순물이 도핑되어 있다.
상기 트랜지스터는 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함할 수 있다. 특히, 상기 PMOS 트랜지스터를 형성하는 경우, 상기 반도체 기판(100) 표면 아래에 N형 불순물을 주입하여 N-웰(N-well)을 형성할 수 있다.
액티브 패턴(101)들은 상기 반도체 기판(100)에 구비된 소자 분리 패턴(110)들에 의해 한정된다.
그리고, 상기 각각의 액티브 패턴(101)은 도 2 및 도 3에 도시된 바와 같이, 상기 소자 분리 패턴(110)들과 수직된 방향으로 연장되어 형성된 리세스(recess, 112)를 갖는 제1 영역과, 상기 리세스(112) 저면으로부터 돌출된 제2 영역(118)을 포함한다.
상기 액티브 패턴(101)의 제2 영역(118)의 상부면은 곡면을 가지며, 특히 도시된 바와 같이 볼록한 곡면을 가진다. 따라서, 상기 제2 영역(118)은 하부로 갈수록 선폭이 증가하는 구조를 가질 수 있다. 그리고, 상기 제2 영역(118)은 상기 제1 영역의 측벽과 이격되어 구비된다.
한편, 상기 제1 영역은 반도체 기판(100)을 식각함으로써 형성되며, 상기 제2 영역(118)은 상기 제1 영역의 저면으로부터 형성됨으로써, 상기 액티브 패턴(101)들은 상기 반도체 기판(100)과 동일한 물질로 이루어져 있다. 즉, 상기 액티브 패턴(101)들은 단결정 실리콘(single crystal silicon)을 포함하고 있다.
게이트 절연막(120)은 상기 제2 영역(118) 표면을 따라 연속적으로 구비된다. 도시된 바와 같이 상기 제2 영역(118)은 상부가 볼록한 곡면을 가지며, 상기 제1 영역의 측벽과 이격되어 구비됨으로써, 상기 게이트 절연막(120)은 제2 영역(118)의 프로파일(profile)을 따라 구비되며, 상기 제1 영역의 측벽 일부와 접하여 구비될 수 있다.
상기 게이트 절연막(120)은 산화물을 포함할 수 있으며, 예컨대, 상기 게이트 절연막(120)으로 실리콘 산화막을 사용할 수 있다.
상기와 같이 상기 게이트 절연막(120)이 상기 제2 영역(118) 표면을 따라 구비되고, 이후 설명되는 소스/드레인 영역들(128)에 의해 상기 게이트 절연막(120) 하부에 채널 영역이 형성될 수 있다. 상기 채널 영역은 RCAT 트랜지스터 구조의 채널 영역과 유사하여, 상기 트랜지스터는 상기 RCAT 트랜지스터의 효과를 발생시킬 수 있다. 즉, 본 실시예의 트랜지스터는 채널 길이가 증가하게 되고, 게이트 유도 드레인 누설 전류를 감소시킬 수 있어 상기 트랜지스터의 리플래쉬 능력을 향상시킬 수 있다.
게이트 전극(126)들은 상기 게이트 절연막(120) 상에 구비된다. 상기 게이트 전극(126)들은 상기 액티브 패턴(101)들에 형성되며, 상기 액티브 패턴(101)들과 동일한 방향으로 연장되는 라인(line) 형상을 갖는다.
각각의 게이트 전극(126)은 제2 게이트 절연막(120)과 접하며, 상기 리세스(112) 내부를 매립하며 구비되는 하부 부위와, 상기 하부 부위 상에서 상기 반도체 기판(100)의 표면보다 돌출되도록 구비된 상부 부위를 포함할 수 있다. 이때, 상기 게이트 전극(126)의 상부 및 하부 부위의 선폭은 동일할 수 있다.
상기 게이트 전극(126)은 도전물을 포함한다. 예를 들면, 상기 게이트 전극(126)은, 불순물이 도핑된 폴리실리콘(doped-polysilicon), 금속(metal), 금속 실리사이드(metal silicide) 또는 금속 질화물(metal nitride)을 포함할 수 있으며, 이들을 단독 또는 혼합하여 사용할 수 있다.
이때, 상기 게이트 전극(126)이 불순물이 도핑된 폴리실리콘을 포함하는 경우, 상기 불순물에 따라 이후 형성되는 트랜지스터의 종류가 다를 수 있다. 보다 상세하게 설명하면, 상기 불순물이 붕소(B)와 같은 P형 불순물일 경우, 상기 트랜지스터는 PMOS 트랜지스터일 수 있으며, 상기 불순물이 질소(N) 또는 비소(As)일 경우, 상기 트랜지스터는 NMOS 트랜지스터일 수 있다.
상기와 같이 상기 게이트 전극(126)이 상기 제2 영역(118)에 형성된 게이트 절연막(120) 상에 구비됨으로써, 상기 게이트 절연막(120)과 접하여 형성되는 게이트 전극(126)은 Fin-FET 트랜지스터의 게이트 전극(126)과 유사한 구조를 가진다. 따라서, 상기 게이트 전극(126)을 포함하는 트랜지스터는 Fin-FET 트랜지스터의 효과를 발생시킬 수 있다. 보다 상세하게 설명하면, 상기 제2 영역(118)의 높이를 조절하여 문턱 전압의 조절이 가능하며, 상기 트랜지스터의 구동 속도가 증가할 수 있다.
한편, 상기 게이트 전극(126)들 상부에는 각각 마스크 패턴(124)이 구비될 수 있다. 상기 마스크 패턴(124)은 상기 게이트 전극(126)들을 패터닝하는 식각 마스크로 사용될 수 있으며, 상기 게이트 전극(126)들을 이후 건식 식각으로부터 보 호하는 기능을 수행할 수 있다.
상기 마스크 패턴(124)들은 질화물을 포함할 수 있으며, 예컨대 실리콘 질화물을 포함할 수 있다.
제1 스페이서(117)들은 상기 게이트 전극(126)의 하부 부위 양측에 구비되며, 상기 리세스(112) 내측에 구비된다. 상기 제1 스페이서(117)들은 이후 설명되는 소스/드레인 영역들(128)과 상기 게이트 전극(126)을 절연시키는 기능을 수행한다.
상기 제1 스페이서(117)들은 질화물을 포함하며, 예를 들어 실리콘 질화물을 들 수 있다.
제2 스페이서(130)들은 상기 게이트 전극(126)의 상부 부위 및 상기 마스크 패턴(124)의 양측에 구비된다. 상기 제2 스페이서(130)들은 이후 수행되는 식각 공정으로부터 상기 게이트 전극(126)을 보호하는 기능을 수행한다.
상기 제2 스페이서(130)들은 질화물을 포함하며, 예컨대 실리콘 질화물을 들 수 있다. 또한, 상기 제2 스페이서(130)들과 동일한 물질을 포함할 수도 있으며, 상이한 물질을 포함할 수도 있다.
소스/드레인 영역들(128) 상기 게이트 전극(126)과 인접하는 제1 영역의 표면 부위들에 형성된다.
상기 소스/드레인 영역들(128)은 불순물이 도핑됨으로써 형성된다. 예를 들어, 상기 불순물로 P형 불순물을 사용할 경우, 이후 상기 소스/드레인 영역들(128)을 포함하는 트랜지스터는 PMOS 트랜지스터일 수 있으며, 이때, 게이트 전극(126) 은 P형 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 다른 예로써, 상기 불순물로 N형 불순물을 사용하는 경우, 이후 소스/드레인 영역들(128)을 포함하는 트랜지스터는 NMOS 트랜지스터일 수 있으며, 이때, 게이트 전극(126)은 N형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
그리고, 상기 액티브 패턴(101)의 제1 영역 상부에는 상기 제1 영역을 보호하기 위한 패드 산화막 패턴(106)이 더 구비될 수 있다.
상기와 같은 트랜지스터는 RCAT 구조와 Fin-FET 구조를 모두 가짐으로써, RCAT 구조를 갖는 트랜지스터의 효과 및 Fin-FET 구조를 갖는 트랜지스터의 효과를 함께 구현할 수 있다. 보다 상세하게 설명하면, RCAT 구조로 인하여 채널 길이가 증가하고, 게이트 유도 드레인 누설 전류가 감소되어 트랜지스터의 리플래쉬 능력을 향상시킬 수 있다. 또한, Fin-FET 구조로 인하여 목적하는 문턱 전압을 확보할 수 있으며, 트랜지스터의 구동 속도가 보다 빨라질 수 있다.
이하, 도 1 내지 도 3에 도시된 트랜지스터를 형성하는 방법에 대하여 설명하기로 한다.
도 4 내지 도 14는 도 1 내지 도 3에 도시된 트랜지스터의 형성 방법을 설명하기 위한 개략적인 공정 단면도들이다.
도 4를 참조하면, 실리콘웨이퍼와 같은 반도체 기판(100) 상에 패드 산화막(102) 및 제1 마스크 패턴(104)을 형성한다.
상기 반도체 기판(100)은 단결정 실리콘을 포함하며, 통상적으로 P형 불순물 이 도핑되어 있다.
상기 패드 산화막(102)은 이후 형성되는 제1 마스크 패턴(104)과 반도체 기판(100) 사이의 스트레스(stress)를 방지하기 위한 막으로써, 열 산화(thermal oxidation) 또는 화학 기상 증착(chemical vapor deposition; CVD) 공정에 의해 상기 반도체 기판(100) 상에 얇게 형성된다.
상기 패드 산화막(102) 상에 제1 마스크 패턴(104)을 형성한다. 상기 제1 마스크 패턴(104)은 질화물로 이루어지며, 화학 기상 증착 등과 같은 공정에 의해 형성될 수 있다.
상기 제1 마스크 패턴(104)은 상기 패드 산화막(102)을 부분적으로 노출시키며, 상기 노출된 패드 산화막(102)은 이후 소자 분리 패턴(110)들이 형성될 부위이며, 마스킹된 부위는 이후 액티브 패턴(101)들이 형성될 부위이다.
도 5를 참조하면, 상기 제1 마스크 패턴(104)을 식각 마스크로 사용하여 상기 노출된 패드 산화막(102) 및 반도체 기판(100)을 순차적으로 식각하여 패드 산화막 패턴(106) 및 트렌치(trench, 108)를 형성한다. 상기 식각 공정은 전면 이방성 식각 공정을 이용하며, 상기 전면 이방성 식각 공정의 예로서는 플라즈마 식각 공정을 들 수 있다.
상기 트렌치(108)를 형성한 후, 선택적으로 상기 트렌치(108) 내부에 열 산화막(도시되지 않음) 및 절연막 라이너(liner, 도시되지 않음)를 형성할 수 있다. 상기 열 산화막은 이전의 플라즈마 식각 공정 시 발생한 표면 손상을 치유하기 위해 상기 트렌치(108) 표면을 열 산화시켜 얇은 두께로 상기 트렌치(108) 내부에 형 성된다. 상기 열 산화막이 형성되어 있는 트렌치(108) 내면에 수백Å의 절연막 라이너를 형성한다. 상기 절연막 라이너는 이후 공정에 의해 상기 트렌치(108) 내에 매립되는 소자 분리막용 산화막 내부의 스트레스를 감소시키고, 불순물들이 소자 분리 패턴(110) 내로 침투하는 것을 방지하기 위해 형성된다.
도 6을 참조하면, 상기 트렌치(108)를 매립하도록 상기 제1 마스크 패턴(104) 상에 소자 분리막(도시되지 않음)을 형성한다.
상기 소자 분리막은 산화물을 포함할 수 있으며, 상기 산화물로는 갭 매립 특성이 우수한 USG(Undoped Silicate Glass), O3-TEOS USG(O3-Tetra Ethyl Ortho Silicate Undoped Silicate Glass) 또는 고밀도 플라즈마(High Density Plasma : HDP) 산화물 등을 들 수 있다.
바람직하게는, SiH4, O2 및 Ar 가스를 플라즈마 소스로 이용하여 고밀도 플라즈마를 발생시킴으로써 고밀도 플라즈마 산화막을 형성한다. 이때, 트렌치(108)의 내부의 균열이나 보이드가 생성되지 않도록 고밀도 플라즈마 산화막의 갭 매립 능력을 향상시켜 트렌치(108)를 매립한다.
필요한 경우, 상기 소자 분리막을 약 800 내지 1,050℃의 고온 및 불활성 가스 분위기 하에서 어닐링(annealing) 공정을 수행하여 상기 갭 매립 산화막을 치밀화(densification)시켜 후속하는 세정 공정에 대한 습식 식각율을 낮출 수 있다.
이어서, 상기 소자 분리막을 에치 백(etch back) 또는 화학 기계적 연마(chemical mechanical polishing; CMP) 공정으로 제1 마스크 패턴(104)의 상부면 이 노출되도록 연마하여 소자 분리 패턴(110)을 형성하다.
상기 소자 분리 패턴(110)을 형성한 후, 상기 제1 마스크 패턴(104)을 제거한다.
이로써, 반도체 기판(100)에 소자 분리 패턴(110)을 형성하고, 상기 소자 분리 패턴(110)으로 액티브 영역이 한정된다. 이때, 상기 액티브 영역은 도 1에 도시된 바와 같이 일 방향으로 연장된 바 형상을 갖는다.
도 7을 참조하면, 상기 소자 분리 패턴(110)이 형성된 반도체 기판(100) 상에 상기 패드 산화막 패턴(106)을 부분적으로 노출시키는 제2 마스크 패턴(도시되지 않음)을 형성한다.
상기 제2 마스크 패턴을 식각 마스크로 사용하여 상기 패드 산화막 패턴(106) 및 반도체 기판(100)을 식각하여 리세스(112)들을 형성한다. 상기 리세스(112)들은 상기 액티브 영역과 수직된 방향으로 연장되며 형성된다. 그리고, 각각의 리세스(112)들은 서로 평행하게 등간격으로 이격되어 구비될 수 있다.
상기 액티브 영역에 형성된 리세스(112) 부위에는 이후 게이트 절연막(120)이 형성되는데, 상기 게이트 절연막(120)이 리세스(112) 부위에 위치함으로써 채널 영역이 리세스(112)되게 된다. 따라서, 이후 RCAT의 구조를 가지는 트랜지스터를 형성할 수 있다. 이로써, 상기 트랜지스터는 채널 길이가 증가하게 된다.
도 8을 참조하면, 상기 소자 분리 패턴(110) 및 패드 산화막 상에 리세스(112)의 프로파일을 따라 연속적으로 제1 박막(116)을 형성한다. 상기 제1 박막(116)은 질화물을 포함하며, 예컨대 실리콘 질화물을 들 수 있다.
도 9를 참조하면, 상기 제1 박막(116)에 대하여 전면 이방성 식각 공정을 수행하여 상기 리세스(112) 측벽에 제1 스페이서(117)들을 형성한다.
보다 구체적으로 상기 패드 산화막 패턴(106) 및 소자 분리 패턴(110)의 상부면이 노출되도록 상기 제1 박막(116)을 식각한다. 이때, 상기 식각 공정이 전면 이방성 식각 공정이어서, 상기 패드 산화막 패턴(106) 및 소자 분리 패턴(110) 상부면 상에 형성된 제1 박막(116)이 식각되는 동안 상기 리세스(112) 저면에 형성된 제1 박막(116)이 함께 식각되지만, 상기 리세스(112) 측벽 부위에 형성된 제1 박막(116)을 식각되지 않는다. 따라서, 상기 리세스(112) 측벽에 제1 스페이서(117)들이 형성된다.
상기 제1 스페이서(117)들은 이후 선택적 에피텍시얼 성장 공정을 수행하는 동안, 상기 에피텍시얼 성장을 억제하기 위한 막으로 기능한다. 또한, 이후 게이트 전극(126)과 소스/드레인 영역들(128) 사이를 절연하는 막으로 기능할 수 있다.
도 10을 참조하면, 상기 제1 스페이서(117)들로 인하여 한정된 리세스(112) 저면에 선택적 에피텍시얼 성장 공정을 수행하여 돌출된 액티브 패턴(101)의 제2 영역(118)을 형성한다.
보다 상세하게 설명하면, 리세스(112)는 액티브 영역 및 소자 분리 패턴(110)에 연장되어 형성된다. 상기 액티브 영역의 리세스(112)는 반도체 기판(100)을 부분적으로 식각하여 형성되며, 상기 소자 분리 패턴(110)의 리세스(112)는 산화물로 이루어진 소자 분리 패턴(110)을 부분적으로 식각하여 형성된다. 이때, 리세스(112)가 형성된 액티브 영역은 액티브 패턴(101)의 제1 영역이 된 다.
상기 리세스(112)와 제1 스페이서(117)들이 형성된 반도체 기판(100)에 선택적 에피텍시얼 성장 공정을 수행하여 액티브 영역에 형성된 리세스(112) 저면에만 선택적으로 단결정 실리콘을 포함하는 돌출된 제2 영역(118)이 형성된다. 구체적으로 설명하면, 상기 리세스(112) 저면에는 단결정 실리콘을 포함하는 반도체 기판(100)이 노출되고, 상기 반도체 기판(100)의 단결정 실리콘을 시드(seed)로 사용하여 상기 리세스(112) 저면으로부터 돌출된 제2 영역(118)이 형성될 수 있다. 한편, 상기 소자 분리 패턴(110)이 형성된 리세스(112)의 저면은 상기 소자 분리 패턴(110)이 산화물을 포함하기 때문에 선택적 에피텍시얼 성장의 시드로 기능하지 못하여 상기 소자 분리 패턴(110)에 형성된 리세스(112) 저면에는 제2 영역(118)이 형성되지 못한다.
이로써, 상기 반도체 기판(100)의 액티브 영역에 제1 영역과, 상기 제1 영역 저면으로부터 돌출된 제2 영역(118)을 포함하는 액티브 패턴(101)들을 형성할 수 있다.
상기 제1 스페이서(117)들에 의해 노출된 리세스(112) 저면에 선택적 에피텍시얼 성장 공정을 수행하여 돌출 부위를 형성한다.
여기에서, 상기 제2 영역(118)의 폭 및 높이는 상기 선택적 에피텍시얼 성장 공정의 공정 조건에 따라 조절이 가능하다. 상기 제2 영역(118)의 높이 또는 폭에 따라 이후에 완성되는 트랜지스터의 문턱 전압이 변화하게 되며, 이를 이용하면 목적하는 문턱 전압을 보다 용이하게 조절할 수 있다.
그리고, 상기 제2 영역(118)은 선택적 에피텍시얼 성장 공정의 특성 상 상부가 볼록한 곡면을 가지며, 하부로 갈수록 넓은 선폭을 갖는 구조로 형성된다.
우선, 상기 제2 영역(118)의 상부가 곡면을 가짐으로써, 기존의 사각 구조의 에지(edge)로 전자(electron) 또는 정공(hole)이 모이거나 빠져나가는 현상 등을 미연에 억제할 수 있다.
또한, 상기 제2 영역(118)이 제1 영역의 측벽으로부터 이격되어 구비되어 하부로 갈수록 넓은 선폭을 가짐으로써, 핀 액티브의 기능을 수행할 수 있다. 핀 액티브는 반도체 기판(100)의 표면상에 핀 형상을 갖는 액티브가 형성되고, 상기 액티브를 따라 게이트 전극(126)이 형성되는데, 본 실시예에서 상기 제2 영역(118) 상부를 따라 게이트 전극(126)이 형성된다. 따라서, 제2 영역(118)으로 인하여 Fin-FET 구조의 트랜지스터의 효과를 구현할 수 있다.
도 11을 참조하면, 상기 제2 영역(118) 상에 게이트 절연막(120)을 형성한다.
상기 게이트 절연막(120)은 실리콘 산화물을 포함할 수 있으며, 열 산화 또는 화학 기상 증착 공정으로 얇게 형성할 수 있다.
예를 들어 상기 게이트 절연막(120)을 열 산화 공정을 수행하며 형성하게 되면, 상기 제2 영역(118) 상부에만 선택적으로 열 산화되어 상기 제2 영역(118) 상에 실리콘 산화물을 포함하는 게이트 절연막(120)이 형성될 수 있다.
다른 예로써, 상기 게이트 절연막(120)을 화학 기상 증착 공정으로 형성하게 되면, 상기 액티브 패턴(101), 소자 분리 패턴(110) 및 패드 산화막 패턴(106) 상 에 게이트 절연막(120)을 연속적으로 형성한 후, 상기 게이트 절연막(120)을 패터닝하여 상기 액티브 패턴(101)의 제2 영역(118)에 선택적으로 게이트 절연막(120)을 형성할 수 있다.
도 12를 참조하면, 상기 리세스(112) 내부를 매립하도록 상기 게이트 절연막(120) 및 패드 산화막 패턴(106) 상에 도전막(122)을 형성한다.
상기 도전막(122)은 이후 패터닝되어 게이트 전극(126)으로 기능한다. 한편, 상기 리세스(112) 내측벽에는 제1 스페이서(117)들이 형성될 수 있다.
상기 게이트 도전막(122)은 폴리실리콘, 금속 또는 금속 실리사이드(metal silicide)를 포함하며, 상기 폴리실리콘, 금속 또는 금속 실리사이드 중 두 개가 적층된 구조를 가질 수도 있다.
도 13을 참조하면, 상기 도전막(122) 상에 제3 마스크 패턴(124)을 형성한다. 상기 제3 마스크 패턴(124)은 상기 도전막(122)을 패터닝하기 위한 식각 마스크로 사용될 수 있으며, 후속 공정으로부터 이후 형성되는 게이트 전극(126)을 보호하는 기능을 수행한다.
상기 제3 마스크 패턴(124)은 질화물을 포함하며, 예를 들어 실리콘 질화물을 포함할 수 있다.
상기 제3 마스크 패턴(124)을 식각 마스크로 사용하여 상기 도전막(122)을 식각하여 게이트 전극(126)을 형성한다. 상기 게이트 전극(126)은 리세스(112) 내부를 채우는 하부 부위와, 상기 반도체 기판(100)보다 돌출된 상부 부위를 포함할 수 있다.
상기 게이트 전극(126)의 하부 부위 측벽에는 제1 스페이서(117)들이 구비되어 있으며, 상기 제1 스페이서(117)들에 의해 이후 형성되는 소스/드레인 영역들(128)과 절연될 수 있다.
도 14를 참조하면, 상기 게이트 전극(126)과 인접하는 상기 제1 영역의 표면 부위들에 소스/드레인 영역들(128)을 형성한다.
상기 소스/드레인 영역들(128)은 상기 제1 영역 아래로 불순물을 주입하여 형성될 수 있다.
이때, 상기 주입되는 불순물에 의해 완성되는 트랜지스터의 종류가 달라질 수 있다. 일 예로, 상기 불순물이 P형 불순물일 경우, 상기 트랜지스터는 PMOS 트랜지스터이며, 다른 예로써, 상기 불순물이 N형 불순물일 경우, 상기 트랜지스터는 NMOS 트랜지스터일 수 있다.
이때, 불순물을 주입하는 방법으로는 이온 주입 방법 및 플라즈마 주입 방법을 사용할 수 있다.
우선, 상기 이온 주입 방법은 불순물을 이온화하고, 수십 KV 내지 수 MV까지 가속시켜 반도체 기판(100) 표면 아래로 주입하여 도핑시키는 방법이다. 또한, 확산 방법은 반도체 기판(100) 표면에 열 에너지를 이용하여 불순물 원자를 반도체 기판(100) 표면 내부로 주입하는 방법이다. 그리고, 플라즈마 도핑 방법은 불순물을 주입하여 플라즈마 상태로 형성하고 상기 반도체 기판(100) 표면 아래로 주입하여 도핑시키는 방법이다. 상기 플라즈마 도핑 방법에서 상기 플라즈마를 형성할 때, 통상 리모트 플라즈마 발생기를 사용한다.
한편, 상기 게이트 전극(126) 및 제1 스페이서(117)들에 의해 상기 소스/드레인 영역들(128)이 형성됨으로써, 상기 소스/드레인 영역들(128)과 채널 사이에 오버랩(overlap)되는 영역이 감소되어 게이트 유도 드레인 누설 전류의 양을 감소시킬 수 있다.
다시 도 2를 참조하면, 상기 제3 마스크 패턴(124) 및 게이트 전극(126)이 형성된 반도체 기판(100) 상에 제2 박막을 연속적으로 형성한다. 상기 제2 박막은 질화물을 포함하며, 예컨대 실리콘 질화물을 포함할 수 있다.
상기 제2 박막에 대하여 전면 이방성 식각을 수행하여 상기 게이트 전극(126)의 상부 측벽 부위에 제2 스페이서(130)들을 형성한다. 상기 제2 스페이서(130)들은 후속되는 공정에서 상기 게이트 전극(126)을 보호하는 기능을 수행한다.
또한, 도시되어 있지는 않지만 상기 제2 스페이서(130)들을 형성한 후, 상기 제2 스페이서(130)들에 의해 노출된 반도체 기판(100)에 대하여 이차 불순물 주입을 수행하여 LDD(lightly drain doping) 구조를 갖는 소스/드레인 영역들(128)을 형성할 수 있다.
이로써, 리세스(112) 및 fin 구조를 갖는 액티브 패턴(101)과, 게이트 절연막(120), 게이트 전극(126) 및 소스/드레인 영역들(128)을 포함하는 트랜지스터를 형성할 수 있다.
상기와 같은 공정으로 형성된 트랜지스터는 액티브 패턴(101)이 리세스(112)를 갖는 제1 영역 및 상기 제1 영역의 저면으로부터 돌출된 제2 영역(118)을 포함 하여, 상기 트랜지스터는 리세스(112)된 채널 영역으로 RCAT 구조와, 핀 액티브를 갖는 Fin-FET 구조를 동시에 가질 수 있다.
따라서, RCAT 구조로 채널 길이의 증가 및 게이트 유도 드레인 누설 전류의 감소를 구현할 수 있으며, Fin-FET 구조로 목적하는 문턱 전압을 보다 용이하게 조절이 가능하다는 효과를 발생시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예에 따르면, 리세스 및 Fin 구조를 갖는 액티브 패턴을 갖는 트랜지스터를 형성함으로써, RCAT 구조로 채널 길이의 증가 및 게이트 유도 드레인 누설 전류의 감소를 구현할 수 있고, Fin-FET 구조로 목적하는 문턱 전압을 조절할 수 있다.
따라서, 트랜지스터의 리플레쉬 능력을 향상시킬 수 있으며, 상기 트랜지스터의 신뢰성을 보다 향상시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (16)

  1. 기판에 소자 분리 패턴들로 한정되며 일 방향으로 연장되는 리세스(recess)를 갖는 제1 영역과, 상기 리세스 저면으로부터 돌출된 핀(fin) 형상을 갖는 제2 영역을 포함하는 액티브 패턴(active pattern);
    상기 제2 영역 표면상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 게이트 전극; 및
    상기 게이트 전극과 인접하는 상기 제1 영역의 표면 부위들에 형성된 소스/드레인 영역들(source/drain regions)을 포함하는 트랜지스터.
  2. 제1항에 있어서, 상기 제1 영역 및 제2 영역은 단결정 실리콘을 포함하는 것을 특징으로 하는 트랜지스터.
  3. 제1항에 있어서, 상기 제2 영역은 상기 리세스 측벽과 이격되는 것을 특징으로 하는 트랜지스터.
  4. 제1항에 있어서, 상기 제2 영역 상부가 곡면을 갖는 것을 특징으로 하는 트랜지스터.
  5. 제1항에 있어서, 상기 제2 영역은 하부로 갈수록 선폭이 증가하는 것을 특징 으로 하는 트랜지스터.
  6. 제1항에 있어서, 상기 게이트 전극은 리세스 내부를 채우는 하부 부위와, 상기 기판보다 돌출된 상부 부위를 포함하는 것을 특징으로 하는 트랜지스터.
  7. 제6항에 있어서, 상기 게이트 전극의 상부 부위 측벽에 구비된 제1 스페이서들;
    상기 게이트 전극의 하부 부위 측벽에 구비된 제2 스페이서들; 및
    상기 게이트 전극 상부에 구비된 마스크 패턴을 더 포함하는 것을 특징으로 하는 트랜지스터.
  8. 제7항에 있어서, 상기 제1 스페이서들, 제2 스페이서들 및 마스크 패턴은 질화물을 포함하는 것을 특징으로 하는 트랜지스터.
  9. 기판에 소자 분리 패턴들로 한정되며 일 방향으로 연장되는 리세스를 갖는 제1 영역과, 상기 리세스 저면으로부터 돌출된 핀 형상을 갖는 제2 영역을 포함하는 액티브 패턴을 형성하는 단계;
    상기 제2 영역 표면상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극과 인접하는 상기 제1 영역 표면 부위에 소스/드레인을 형성하는 단계를 포함하는 트랜지스터 형성 방법.
  10. 제9항에 있어서, 상기 기판은 단결정 실리콘을 포함하는 것을 특징으로 하는 트랜지스터 형성 방법.
  11. 제10항에 있어서, 상기 액티브 패턴을 형성하는 단계는,
    상기 소자 분리 패턴들이 형성된 기판 상에 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각 마스크로 사용하여 상기 기판을 식각하여 상기 리세스를 형성하여 상기 제1 영역을 형성하는 단계;
    상기 리세스의 측벽에 스페이서들을 형성하는 단계; 및
    상기 리세스 저면 부위에 선택적 에피텍시얼 성장(Selective Epitaxial Growth) 공정을 수행하여 제2 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터의 형성 방법.
  12. 제11항에 있어서, 상기 스페이서들은 질화물을 포함하는 것을 특징으로 하는 트랜지스터의 형성 방법.
  13. 제9항에 있어서, 상기 기판 상에 패드 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터의 형성 방법.
  14. 제9항에 있어서, 상기 게이트 전극을 형성하는 단계는,
    상기 리세스 내부를 매립하도록 상기 기판 상에 도전막을 형성하는 단계;
    상기 도전막 상에 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 식각 마스크로 사용하여 상기 도전막을 식각하는 단계를 포함하는 트랜지스터의 형성 방법.
  15. 제14항에 있어서, 상기 기판 표면으로부터 돌출된 게이트 전극 측벽에 스페이서들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터의 형성 방법.
  16. 제15항에 있어서, 상기 마스크 패턴 및 스페이서들은 질화물을 포함하는 것을 특징으로 하는 트랜지스터의 형성 방법.
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