KR20060039366A - 리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그제조방법 - Google Patents

리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그제조방법 Download PDF

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Abstract

리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그 제조방법이 제공된다. 상기 모스 트랜지스터는 반도체 기판 내에 배치되어 활성영역을 한정하는 소자분리막을 구비한다. 상기 활성영역의 양 측부들에 각각 소스 영역 및 드레인 영역이 배치된다. 상기 소스 영역 및 드레인 영역 사이의 상기 활성영역 내에, 상기 소스 영역으로 부터 상기 드레인 영역으로 향하는 제1 방향과 수직한 제2 방향을 따르는 단면도로 부터 보여질때 볼록 형상의 반도체 표면을 갖는 채널 리세스가 배치된다. 게이트 전극이 상기 채널 리세스를 채우고 상기 제2 방향을 따라 상기 활성영역을 가로지른다. 상기 채널 리세스를 갖는 상기 활성영역 및 상기 게이트 전극 사이에 게이트 절연막이 개재된다.
모스 트랜지스터, 트렌치-게이트, 리세스, 채널 폭, 스윙

Description

리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그 제조방법{MOS transistor having recessed gate electrode method of fabricating the same}
도 1은 본 발명의 일실시예에 의한 리세스된 게이트 전극을 갖는 모스 트랜지스터를 설명하기 위한 평면도이다.
도 2a 및 도 2b는 본 발명의 일실시예에 의한 리세스된 게이트 전극을 나타낸 단면도들이다.
도 3은 도 2a 및 도 2b에 도시된 채널 리세스를 나타낸 투시도이다.
도 4는 본 발명의 일실시예에 의한 리세스된 게이트 전극을 갖는 모스 트랜지스터의 제조방법을 설명하기 위한 평면도이다.
도 5a 내지 도 8b는 본 발명의 일실시예에 의한 리세스된 게이트 전극을 갖는 모스 트랜지스터의 제조방법을 나타낸 단면도들이다.
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 리세스된 게이트 전극을 갖는 모스 전계 효과 트랜지스터(MOS field effect transistor;이하 모 스 트랜지스터라 한다.) 및 그 제조방법에 관한 것이다.
반도체 소자는 모스 트랜지스터와 같은 개별소자(descrete device)를 스위칭 소자로 널리 채택하고 있다. 반도체 소자의 집적도가 증가함에 따라, 상기 모스 트랜지스터는 점점 스케일 다운되고 있다. 그 결과, 일반적인 구조인 수평 채널을 갖는 모스 트랜지스터는 소오스와 드레인 간의 채널의 길이의 감소에 기인한 단채널 효과(Short Channel Effect;SCE) 및 디아이비엘(Drain Induced Barrier Lower ;DIBL) 효과에 의하여 정상적으로 동작하기 어렵게 된다. 또한, 오프 전류 및 스윙(swing)의 증가로 인하여 상기 모스 트랜지스터의 온, 오프가 효과적으로 제어되지 못한다.
상술한 수평 채널 트랜지스터의 문제점들을 극복하기 위하여 다양한 구조들을 갖는 모스 트랜지스터들이 제안되고 있다. 이러한 구조들의 모스 트랜지스터들 중의 하나는 이중 게이트 트랜지스터(Double gate transistor)이다. 상기 이중 게이트 트랜지스터의 일예가 미국특허 제6,355,532호에 개시되어 있다. 상기 이중 게이트 트랜지스터는 게이트 전극이 채널을 양면 또는 삼면에서 감싸는 구조로써, 채널의 모든 영역은 상기 게이트 전극의 영향을 받는다. 따라서, 문턱아래 (subtrhrshold) 특성인 스윙과 오프 전류를 감소시킬 수 있게 되어 모스 트랜지스터가 오프일때 소스 및 드레인 사이의 전하의 흐름을 억제할 수 있기 때문에 전력 소모를 줄일 수 있고, 상기 모스 트랜지스터의 온, 오프를 효과적으로 제어할 수 있다.
한편, 상술한 문제점들을 극복하기 위한 또 다른 구조의 모스 트랜지스터로 써 트렌치 게이트 트랜지스터(trench-gate transistor)라고도 불리우는 리세스된 게이트 전극을 갖는 모스 트랜지스터(이하, 리세스 게이트 트랜지스터(recess gate transistor)라 한다.)가 최근 활발히 연구되고 있다. 미국특허 제6,498,071호에 예시적으로 개시된 바와 같은 상기 리세스 게이트 트랜지스터는 반도체 기판의 활성영역 내에 형성된 리세스와 상기 리세스 내에 형성된 게이트 전극 및 상기 리세스에 의하여 이격되도록 상기 게이트 전극 양옆의 상기 활성영역에 형성된 소스/드레인 영역들을 포함한다. 이러한 구조를 갖는 상기 리세스 게이트 트랜지스터는 집적도가 증가할 지라도, 채널 길이를 증가시켜 단채널 효과 및 디아이비엘 효과의 증가를 억제할 수 있다.
그러나, 마스크 패턴에 의하여 노출된 실리콘 기판을 식각함으로써 활성영역 내에 형성되는 종래 리세스 게이트 트랜지스터의 리세스는 채널 폭방향을 따라 평탄(flat)하거나 오목한 바닥 프로파일(bottom profile)을 갖는다. 그 결과, 단채널 효과 및 디아이비엘 효과의 증가는 억제할 수 있지만, 게이트 전압에 따른 공핍층 캐패시턴스의 증가로 인하여 스윙 특성이나 오프 전류특성을 개선하는데는 한계가 있다.
본 발명이 이루고자 하는 기술적 과제는 단채널 효과 및 디아이비엘 효과의 증가를 억제함과 더불어, 스윙 특성과 오프 전류 특성을 개선시켜 온,오프를 효과적으로 제어할 수 있는 리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그 제조방법을 제공하는 데 있다.
본 발명의 일 태양은 리세스된 게이트 전극을 갖는 모스 트랜지스터를 제공한다. 상기 모스 트랜지스터는 반도체 기판 내에 배치되어 활성영역을 한정하는 소자분리막을 구비한다. 상기 활성영역의 양 측부들에 각각 소스 영역 및 드레인 영역이 배치된다. 상기 소스 영역 및 드레인 영역 사이의 상기 활성영역 내에, 상기 소스 영역으로 부터 상기 드레인 영역으로 향하는 제1 방향과 수직한 제2 방향을 따르는 단면도로 부터 보여질때 볼록 형상의 반도체 표면을 갖는 채널 리세스가 배치된다. 게이트 전극이 상기 채널 리세스를 채우고 상기 제2 방향을 따라 상기 활성영역을 가로지른다. 상기 채널 리세스를 갖는 상기 활성영역 및 상기 게이트 전극 사이에 게이트 절연막이 개재된다.
상기 모스 트랜지스터는 상기 채널 리세스를 따라 상기 활성영역의 반도체 기판 내에 유기된 채널을 더 포함할 수 있다.
상기 채널 리세스는 상기 제2 방향을 따르는 단면도로 부터 보여질때 상기 활성영역의 양단들에서 제1 깊이를 갖고, 상기 양단들 사이의 중심에서 상기 제1 깊이 보다 얕은 제2 깊이를 갖을 수 있다.
몇몇 실시예들에 있어서, 상기 제1 깊이 및 상기 제2 깊이 간의 차이에 의하여 형성된 상기 반도체 표면의 돌출 높이(projection height)는 상기 제2 방향을 따라 취해진 상기 활성영역의 폭의 1/4배 내지 1/2배 일 수 있다.
다른 실시예들에 있어서, 상기 제1 깊이 및 상기 제2 깊이는 각각 상기 채널 리세스의 상기 제1 방향의 양단들에서 최소값을 갖고, 그들 사이의 중심에서 최대 값을 갖을 수 있다.
또 다른 실시예들에 있어서, 상기 채널 리세스는 상기 제1 방향을 따르는 단면도로 부터 보여질 때 실질적으로 'U'자 형상을 갖을 수 있다. 이 경우에, 상기 채널 리세스의 반도체 표면은 말안장(saddle) 형상의 3차원 구조를 갖을 수 있다.
본 발명의 다른 태양은 리세스된 게이트 전극을 갖는 모스 트랜지스터의 제조방법을 제공한다. 이 방법은 반도체 기판 내에 활성영역을 한정하는 소자분리막을 형성하는 것을 구비한다. 평면도로 부터 보여졌을 때, 상기 활성영역의 선택된 제1 변 및 상기 제1 변과 마주보는 제2 변을 따라 상기 활성영역의 가장자리 영역들을 노출 시키고, 상기 가장자리 영역들 사이의 상기 활성영역의 중심영역을 덮는 버퍼층 패턴을 형성한다. 상기 버퍼층 패턴을 갖는 반도체 기판 상에 상기 활성영역 상의 상기 버퍼층 패턴의 소정영역 및 그 양옆의 상기 가장자리 영역들을 연속적으로 노출시키는 개구부를 갖는 마스크 패턴을 형성한다. 상기 마스크 패턴을 식각마스크로 사용하여 상기 버퍼층 패턴 및 상기 활성영역을 식각하여 상기 제1 변 및 상기 제2 변과 평행한 제1 방향과 수직한 제2 방향을 따르는 단면도로 부터 보여질때 볼록 형상의 반도체 표면을 갖는 채널 리세스를 상기 활성영역 내에 형성한다.
상기 채널 리세스는 상기 제2 방향을 따르는 단면도로 부터 보여질때 상기 활성영역의 양단들에서 제1 깊이를 갖고, 상기 양단들 사이의 중심에서 상기 제1 깊이 보다 얕은 제2 깊이를 갖을 수 있다.
몇몇 실시예들에 있어서, 상기 채널 리세스는 상기 제1 방향을 따르는 단면 도로 부터 보여질 때 실질적으로 'U'자 형상을 갖도록 형성될 수 있다. 이 경우에, 상기 채널 리세스의 반도체 표면은 말안장(saddle) 형상의 3차원 구조를 갖을 수 있다.
다른 실시예들에 있어서, 상기 버퍼층 패턴을 형성하는 것은, 상기 소자분리막을 갖는 반도체 기판 상의 전면에 버퍼 물질층을 형성하는 것과, 상기 버퍼 물질층을 패터닝하는 것을 포함할 수 있다.
또 다른 실시예들에 있어서, 상기 버퍼층 패턴은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 또는 폴리실리콘막으로 형성될 수 있다.
또 다른 실시예들에 있어서, 상기 버퍼층 패턴은 상기 제1 변 및 상기 제2 변으로 부터 동일 거리 이격되도록 형성될 수 있다.
또 다른 실시예들에 있어서, 상기 버퍼층 패턴은 약 100Å 이하의 두께를 갖도록 형성될 수 있다.
또 다른 실시예들에 있어서, 상기 버퍼층 패턴 및 상기 활성영역을 식각하는 것은 상기 마스크 패턴에 의하여 노출된 부분의 상기 버퍼층 패턴, 및 상기 마스크 패턴 및 상기 버퍼층 패턴에 의하여 노출된 상기 활성영역의 가장자리 영역들을 동시에 식각하는 것과, 상기 버퍼층 패턴이 제거된 후 상기 활성영역의 가장자리 영역들 및 상기 활성영역의 중심 영역을 동시에 식각하는 것을 포함할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내 용이 철저하고 완전해질 수 있도록 그리고 당 업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어 지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 1은 본 발명의 일실시예에 의한 리세스된 게이트 전극을 갖는 모스 트랜지스터를 설명하기 위한 평면도이고, 도 2a 및 도 2b는 본 발명의 일실시예에 의한 리세스된 게이트 전극을 나타낸 단면도들이다. 도 2a 및 도 2b는 각각 도 1의 1Ⅰ~1Ⅰ′및 1Ⅱ~1Ⅱ′선에 따라 취해진 단면도들이다. 한편, 도 3은 도 2a 및 도 2b에 도시된 채널 리세스를 나타낸 투시도이다. 도 3에 있어서, 3Ⅰ~3Ⅰ′선 및 3Ⅱ~3Ⅱ′선은 각각 도 1의 1Ⅰ~1Ⅰ′및 1Ⅱ~1Ⅱ′선에 대응된다.
도 1, 도 2a, 도 2b 및 도 3을 함께 참조하면, 반도체 기판(10) 내에 활성영역(14)을 한정하는 소자분리막(12)이 배치된다. 상기 반도체 기판(10)은 제1 도전형, 예를 들어 P형 불순물 이온들로 도핑된 단결정 실리콘 기판일 수 있다. 상기 소자분리막(12)은 HDP(High Density Plasma) 산화막과 같은 실리콘 산화막일 수 있다. 상기 활성영역(14)은 도 1에 도시된 바와 같이 길이 및 폭을 갖는 직사각형의 형상으로 한정될 수 있다. 그러나, 이에 한정되는 것은 아니며 평면도로 부터 보여지는 상기 활성영역(14)의 형상은 당업자에 의하여 다양하게 변형실시 될 수 있다. 상기 활성영역의 양 측부들에는 소스 영역(38s) 및 드레인 영역(38d)이 각각 배치된다. 상기 소스 영역(38s) 및 상기 드레인 영역(38d)은 제2 도전형, 예를 들어 N형 불순물 이온들의 확산층일 수 있다.
상기 소스 영역(38s) 및 상기 드레인 영역(38d) 사이의 상기 활성영역(14) 내에 채널 리세스(22)가 배치된다. 도 2a에 도시된 바와 같이, 상기 채널 리세스(22)는 상기 소스 영역(38s)으로 부터 상기 드레인 영역(38d)으로 향하는 제1 방향(X)과 수직한 제2 방향(Y)을 따르는 단면도로 부터 보여질 때 볼록 형상의 반도체 표면(24)을 갖는다. 즉, 상기 채널 리세스(22)는 상기 제2 방향(Y)을 따르는 단면도로 부터 보여질 때 상기 소자분리막(12)과 접하는 활성영역(14)의 양단들에서 상기 활성영역(14)의 표면으로 부터 제1 깊이(D1)를 갖고, 상기 양단들 사이의 중심에서 상기 제1 깊이(D1) 보다 얕은 제2 깊이(D2)를 갖는다. 도 2b에 있어서, 상기 제1 깊이(D1) 및 상기 제2 깊이(D2)는 상기 소자분리막(12)의 상부면으로 부터의 깊이로 도시되었으나, 상기 활성영역(14)의 상부면은 상기 소자분리막(12)의 상부면 보다 낮은 레벨에 위치할 수 있다. 상기 반도체 표면(24)은 상기 제2 방향(Y)을 따르는 단면도로 부터 보여질 때 상기 채널 리세스(22)의 바닥면으로 보여지는 실리콘 표면이며, 도 2b에 도시된 바와 같이 상기 제1 방향(X)을 따르는 단면도로 부터 보여질 때 상기 채널 리세스(22)의 바닥면, 또는 바닥면 및 측면으로 보여질 수 있다.
상기 반도체 표면(24)은 상기 제1 깊이(D1) 및 상기 제2 깊이(D2) 간의 차에 의한 돌출 높이(H)를 갖는다. 이 경우에, 상기 돌출 높이(H)는 상기 제2 방향(Y)을 따라 취해진 상기 활성영역(14)의 폭의 1/4 배 내지 1/2배 인 것이 바람직하다. 예를 들어, 상기 제1 깊이(D1)가 150nm 내지 200nm이고, 상기 활성영역(14)의 폭이 약 100nm인 경우에 상기 돌출 높이(H)는 25nm 내지 50nm일 수 있다. 한편, 상기 제1 깊이(D1) 및 상기 제2 깊이(D2)는 상기 제1 방향(X)을 따라 가변적인 값을 가질 수 있다. 즉, 상기 제1 깊이(D1) 및 상기 제2 깊이(D2)는 상기 채널 리세스(22)의 상기 제1 방향(X)의 양단들에서 최소값을 가질 수 있으며, 상기 채널 리세스(22)의 상기 제1 방향(X)의 중심에서 최대값을 가질 수 있다. 이 경우에, 상기 제1 깊이(D1) 및 상기 제2 깊이(D2)에 의하여 상기 반도체 표면(24)에 형성된 상기 돌출 높이(H)는 상기 제1 방향(X)을 따라 일정할 수 있다.
도 2b에 도시된 바와 같이, 상기 채널 리세스(22)는 상기 제1 방향(X)을 따르는 단면도로 부터 보여질 때 실질적으로 'U'자 형상 또는 양의 포물선 형상을 갖을 수 있다. 이 경우에, 상기 반도체 표면(24)은 도 3에 도시된 바와 같이 말안장(saddle) 형상의 3차원 구조를 가질 수 있다. 한편, 상기 반도체 표면(24)은 상기 채널 리세스(22)의 상기 제1 방향(X)의 양단에서 도 3에 도시된 바와 같이 상기 활성영역(14)의 표면과 접할 수도 있으나, 상기 채널 리세스(22)가 상기 제1 방향(X)을 따르는 단면도로 부터 보여질 때 상기 활성영역(14)의 표면과 수직한 측벽 프로파일을 갖는 경우에는, 상기 활성영역(14)의 표면으로 부터 수직 이격될 수 도 있다.
계속하여 도1, 도 2a, 도 2b를 참조하면, 상기 채널 리세스(22)를 채우는 게이트 전극(32)이 상기 제2 방향(Y)을 따라 상기 활성영역(14)을 가로지르도록 배치된다. 상기 게이트 전극(32)은 상기 채널 리세스(22)를 채우고 상기 활성영역(14)의 표면으로 부터 소정 두께를 갖는 제1 도전막 패턴(28) 및 상기 제1 도전막 패턴(28) 상에 적층된 제2 도전막 패턴(30)을 포함할 수 있다. 이 경우에, 상기 제1 도전막 패턴(28)은 폴리실리콘막일 수 있으며, 상기 제2 도전막 패턴(30)은 텅스텐막과 같은 금속막이거나 텅스텐 실리사이드막, 코발트 실리사이드막 또는 니켈 실리사이드막과 같은 금속 실리사이드막일 수 있다. 상기 게이트 전극(32) 상에는 캐핑막 패턴(34)이 더 적층될 수 있으며, 상기 게이트 전극(32) 및 상기 캐핑막 패턴(34)의 측벽들은 게이트 스페이서(40)에 의하여 덮혀질 수 있다. 상기 캐핑막 패턴(34) 및 상기 게이트 스페이서(40)는 실리콘 질화막일 수 있다. 상기 채널 리세스(22)를 갖는 상기 활성영역(14) 및 상기 게이트 전극(32) 사이에는 게이트 절연막(26)이 개재된다. 상기 게이트 절연막(26)은 실리콘 산화막(SiO), 실리콘 산질화막 (SiON) 또는 고유전막일 수 있다. 이 경우에, 상기 고유전막은 알루미늄 산화막 (AlO), 하프늄 산화막(HfO), 하프늄 실리콘 산화막(HfSiO), 하프늄 알루미늄 산화막(HfAlO), 탄탄륨 산화막(TaO) 및 지르코늄 산화막(ZrO) 또는 이들의 조합에 의한 적층막일 수 있다.
상기 게이트 전극(32)에 문턱 전압 이상의 전압이 인가되면, 상기 소스 영역(38s) 및 상기 드레인 영역(38d)은 상기 채널 리세스(22)를 따라 상기 활성영역(12)의 상기 반도체 기판 내에 유기된 채널(42)에 의하여 전기적으로 연결된다. 상술한 바와 같이 본 발명에 의하면, 상기 소스 영역(38s) 및 상기 드레인 영역(38d) 사이의 상기 활성영역 내에 채널 리세스(22)가 배치됨으로써, 종래의 수평 채널을 갖는 모스 트랜지스터에 비하여 더욱 연장된 유효 채널 길이를 확보할 수 있다. 그 결과, 채널 길이의 감소에 따른 문제점들을 개선할 수 있다. 또한, 상기 채널 리세스(22)는 상기 제2 방향(Y) 즉, 채널 폭 방향을 따라 볼록한 반도체 표면(24)을 구비함으로써 실질적으로 상기 채널 폭을 증가시킬 수 있게 된다. 그 결과, 모스 트랜지스터의 채널을 통과하는 구동전류가 증가되어 동작속도가 향상될 수 있게 된다. 더 나아가, 본 발명에 의하면, 상기 채널 리세스(22)가 채널 폭 방향을 따라 볼록한 반도체 표면(24)을 구비함으로써 상기 채널 리세스(22)를 채우는 상기 게이트 전극(32)이 상기 채널(42)이 형성되는 상기 반도체 표면(24)을 3차원적으로 감싸게 된다. 즉, 채널 표면을 양면 또는 삼면에서 감싸는 게이트 전극을 구비하는 이중 게이트 트랜지스터와 같이 상기 게이트 전극(32)이 상기 채널(42)을 입체적으로 감쌀 수 있게 된다. 그 결과, 상기 게이트 전극(32)에 의하여 상기 소스 영역(38s) 및 상기 드레인 영역(38d) 사이의 전하의 흐름을 효과적으로 제어할 수 있기 때문에 스윙 및 오프 전류와 같은 문턱 아래 특성을 개선시켜 모스 트랜지스터의 온,오프를 효과적으로 제어할 수 있다.
도 4는 본 발명의 일실시예에 의한 리세스된 게이트 전극을 갖는 모스 트랜지스터의 제조방법을 설명하기 위한 평면도이고, 도 5a 내지 도 8b는 본 발명의 일실시예에 의한 리세스된 게이트 전극을 갖는 모스 트랜지스터의 제조방법을 나타낸 단면도들이다. 도 5a 내지 도 8b에 있어서, 도 5a, 6a, 7a, 및 8a는 도 4의 4Ⅰ~4Ⅰ′선에 따라 취해진 단면도들이고, 도 5b, 도 6b, 도 7b, 및 도 8b는 도 4의 4Ⅱ~4Ⅱ′선에 따라 취해진 단면도들이다.
도 4, 도 5a 및 도 5b를 참조하면, 반도체 기판(10) 내에 활성영역(14)을 한정하는 소자분리막(12)을 형성한다. 상기 반도체 기판(10)은 제1 도전형, 예를 들어 P형 불순물 이온들로 도핑된 단결정 실리콘 기판일 수 있다. 상기 소자분리막 (12)은 공지의 얕은 트렌치 분리(shallow trench isolation) 공정을 사용하여 HDP 산화막과 같이 갭 필(gap fill) 특성이 우수한 실리콘 산화막으로 형성될 수 있다. 상기 활성영역(14)은 도 4에 도시된 바와 같이 길이 및 폭을 갖는 직사각형 형상을 갖도록 한정될 수 있으나, 이에 한정되는 것은 아니다. 상기 소자분리막(12)이 형성된 반도체 기판(10) 상에 상기 활성영역(14)의 중심영역을 덮고, 상기 활성영역의 가장자리 영역들을 노출시키는 버퍼층 패턴(16)을 형성한다. 상기 버퍼층 패턴(16)은 평면도로 부터 보여질때, 상기 활성영역의 선택된 제1 변(14a) 및 상기 제1 변(14a)과 마주보는 제2 변(14b)을 따라 상기 활성영역(14)의 가장자리 영역들을 노출시키고, 상기 가장자리 영역들 사이의 상기 활성영역(14)의 중심영역을 덮도록 형성된다. 상기 제1 변(14a) 및 상기 제2 변(14b)은 도 4에 도시된 바와 같이 상기 활성영역(14)의 길이방향의 양변들일 수 있다. 이하에서, 상기 제1 변(14a) 및 상기 제2 변(14b)과 평행한 방향은 제1 방향(X)으로 정의되고, 상기 제1 방향(X)과 수직한 방향은 제2 방향(Y)으로 정의될 것이다. 상기 제1 방향(X) 및 상기 제2 방향(Y)은 각각 상기 활성영역(14)의 길이 방향 및 폭 방향일 수 있으며, 후속 공정에 의하여 상기 제1 방향(X)을 따른 상기 활성영역(14)의 양측부들에는 소스 영역 및 드레인 영역이 각각 형성되고, 상기 소스 영역 및 상기 드레인 영역 사이의 상기 활성영역(14) 상에 상기 제2 방향(Y)을 따라 상기 활성영역(14)을 가로지르는 게이트 전극이 형성될 것이다.
상기 버퍼층 패턴(16)은 후속의 채널 리세스 형성을 위한 식각 공정 중에 그에 의해 덮혀진 상기 활성영역(14)의 중심영역이 식각되는 것을 지연시켜 상기 활 성영역(14)의 가장자리 영역들 보다 덜 식각되도록 하기 위하여 형성된다. 이러한 목적을 달성하기 위하여, 다양한 재료들이 상기 버퍼층 패턴(16)을 형성하기 위하여 제한없이 사용될 수 있다. 예를 들어, 실리콘 산화막, 실리콘 질화막 또는 폴리실리콘막과 같이 실리콘 기판과 식각선택비를 갖는 물질막들이 상기 버퍼층 패턴(16)을 형성하기 위하여 사용될 수 있다. 즉, 상기 소자분리막(12)을 갖는 반도체 기판(10) 상의 전면에 버퍼 물질층(도시하지 않음)을 형성한다. 상기 버퍼 물질층은 화학기상 증착법을 사용하여 상술한 바와 같은 실리콘 산화막, 실리콘 질화막 또는 폴리실리콘막으로 형성될 수 있다. 상기 버퍼 물질층은 100Å 이하의 두께를 갖도록 형성될 수 있다. 상기 버퍼 물질층을 형성한 후에 포토 및 이방성식각 공정을 수행하여 상기 버퍼 물질층을 패터닝하여 상기 버퍼층 패턴(16)을 형성한다. 이 때, 상기 버퍼층 패턴(16)은 상기 활성영역(14)의 제1 변(14a) 및 제2 변(14b)로 부터 동일 거리 이격되도록 형성되는 것이 바람직하다. 즉, 도 4 및 도 5a에 도시된 바와 같이, 상기 버퍼층 패턴(16)에 의하여 상기 제1 변(14a)을 따라 형성된 가장자리 영역의 폭(W1) 및 상기 제2 변(14b)을 따라 형성된 가장자리 영역의 폭(W2)는 동일한 것이 바람직하다.
계속하여, 도 4, 도 5a 및 도 5b를 참조하면,상기 버퍼층 패턴(16)을 갖는 반도체 기판(10) 상에 상기 활성영역(14) 상의 상기 버퍼층 패턴(16)의 소정영역 및 그 양옆의 상기 가장자리 영역들을 연속적으로 노출시키는 개구부(18′)를 갖는 마스크 패턴(18)을 형성한다. 즉, 상기 마스크 패턴(18)은 상기 활성영역(14)의 상기 제1 방향(X)의 양측부들을 덮고 상기 양측부들 사이의 중심부를 노출시키도록 형성되어, 상기 버퍼층 패턴(16)의 소정영역 및 그 양옆의 상기 가장자리 영역들을 연속적으로 노출시킨다. 상기 마스크 패턴(18)은 예를 들어, 포토레지스트 패턴으로 형성될 수 있다.
도 4, 도 6a 및 도 6b를 참조하면, 상기 마스크 패턴(18)을 식각마스크로 사용하여 상기 마스크 패턴(18)에 의하여 노출된 부분의 상기 버퍼층 패턴(16) 및 상기 활성영역(14)을 이방성 식각(20)한다. 그 결과, 상기 마스크 패턴(18)에 의하여 노출된 부분의 상기 활성영역(14) 내에 상기 제2 방향(Y)을 따르는 단면도로 부터 보여질때 볼록 형상의 반도체 표면(24)을 갖는 채널 리세스(24)가 형성된다. 더욱 구체적으로는, 먼저 상기 마스크 패턴(18)에 의하여 노출된 부분의 상기 버퍼층 패턴(16), 및 상기 마스크 패턴(18) 및 상기 버퍼층 패턴(16)에 의하여 노출된 부분의 상기 가장자리 영역들이 동시에 식각된다. 상기 버퍼층 패턴(16)이 식각되는 동안 상기 버퍼층 패턴(16)에 의하여 보호되는 상기 활성영역(14)의 중심영역은 식각되지 않는다. 이후, 상기 마스크 패턴(18)에 의하여 노출된 부분의 상기 버퍼층 패턴(16)이 식각되어 제거된 후, 상기 마스크 패턴(18)에 의하여 노출된 부분의 상기 활성영역(14)의 중심영역들 및 가장자리 영역들이 동시에 식각된다. 그 결과, 상기 활성영역(14) 내에 형성되는 채널 리세스(22)는 상기 제2 방향을 따르는 단면도로 부터 보여질 때 상기 활성영역의 양단들에서 제1 깊이(D1)를 갖고, 상기 양단들 사이의 중심에서 상기 제1 깊이(D1) 보다 얕은 제2 깊이(D2)를 갖도록 형성된다. 상술한 공정들을 통해 상기 활성영역(14) 내에 형성된 상기 채널 리세스(22)의 형상은 도 1 내지 도 3을 참조하여 설명한 바와 같다.
상기 버퍼층 패턴(16)은 상기 이방성 식각(20) 중에 상기 활성영역(14)과 함께 식각된다. 상기 버퍼층 패턴(16)이 두꺼운 두께를 갖도록 형성되는 경우에는 식각 저지막(etch stop layer)의 역할을 하게 되어 상술한 바와 같은 형상을 갖는 채널 리세스(22)가 형성되지 않을 수 있다. 따라서, 상기 버퍼층 패턴(16)의 두께는 상기 버퍼층 패턴(16) 및 상기 활성영역(14)의 식각선택비 및 상기 이방성식각 (20) 공정에 사용되는 식각가스등의 공정 레시피를 고려하여 결정될 수 있다. 이 경우에, 상기 버퍼층 패턴(16)은 100Å 이하의 두께를 갖을 수 있다.
한편, 상기 이방성 식각(20)을 수행한 후에 등방성 식각이 더 수행될 수 있다. 상기 등방성 식각은 상기 제2 방향(Y)을 따라 상기 소자분리막(12)의 측벽에 잔존할 수 있는 실리콘 펜스(fence)를 제거하고, 상기 채널리세스(22)의 반도체 표면(24)을 더욱 라운드지게 하기 위여 수행될 수 있다. 상기 등방성 식각은 수산화 암모늄(NH4OH) 및 과산화 수소(H2O2)를 함유하는 용액을 식각액으로 사용한 습식 식각이거나 등방성 건식 식각일 수 있다.
도 4, 도 7a 및 도 7b를 참조하면, 상기 채널 리세스(22)를 형성한 후에 상기 반도체 기판(10) 상에 잔존하는 상기 마스크 패턴(18) 및 상기 버퍼층 패턴(16)을 제거한다. 상기 마스크 패턴(18)이 포토레지스트 패턴인 경우에 상기 마스크 패턴(18)은 산소 플라즈마를 사용한 에슁(ashing) 공정에 의하여 제거될 수 있다. 상기 버퍼층 패턴(16)은 적절한 식각액을 사용한 습식 식각에 의하여 제거될 수 있다. 예를 들어, 상기 버퍼층 패턴(16)이 실리콘 질화막으로 형성된 경우에 상기 버퍼층 패턴(16)은 인산(H3PO4)을 식각액으로 사용하여 제거될 수 있다. 이어서, 상기 채널 리세스(22)를 갖는 상기 활성영역(14)을 콘포말 하게 덮는 게이트 절연막(26)을 형성한다. 상기 게이트 절연막(26)은 실리콘 산화막, 실리콘 질화막 또는 고유전막으로 형성될 수 있다. 이 경우에, 상기 고유전막은 알루미늄 산화막 (AlO), 하프늄 산화막(HfO), 하프늄 실리콘 산화막(HfSiO), 하프늄 알루미늄 산화막(HfAlO), 탄탄륨 산화막(TaO) 및 지르코늄 산화막(ZrO) 또는 이들의 조합에 의한 적층막일 수 있다.
도 4, 도 8a 및 도 8b를 참조하면, 상기 게이트 절연막(26) 상에 상기 채널 리세스(22)를 채우고 상기 활성영역(14)의 표면으로 부터 소정 두께를 갖는 제1 도전막을 형성한다. 상기 제1 도전막은 CMP(chemical mechanical polishing) 공정에 의하여 평탄화될 수 있다. 상기 제1 도전막 상에 제2 도전막 및 캐핑막을 차례로 형성한다. 상기 제1 도전막은 우수한 단차 도포성을 갖는 물질막, 예를 들어 폴리실리콘막으로 형성할 수 있다. 상기 제2 도전막은 텅스텐과 같은 금속막으로 형성하거나, 텅스텐 실리사이드막, 코발트 실리사이드막 또는 니켈 실리사이드막과 같은 금속 실리사이드막으로 형성할 수 있다. 또한, 상기 캐핑막을 실리콘 질화막으로 형성할 수 있다. 다음으로, 상기 캐핑막, 상기 제2 도전막 및 상기 제1 도전막을 차례로 패터닝하여 상기 제2 방향(Y)을 따라 상기 활성영역(14)을 가로지르는 게이트 패턴(36)을 형성한다. 상기 게이트 패턴(36)은 게이트 전극(32) 및 캐핑막 패턴(34)을 포함한다. 이 경우에, 상기 게이트 전극(32)은 차례로 적층된 제1 도 전막 패턴(28) 및 제2 도전막 패턴(30)을 포함한다.
상기 게이트 패턴(36)을 이온주입 마스크로 사용하여 상기 반도체 기판(10)에 제2 도전형을 갖는 불순물 이온들, 예를 들어 N형의 불순물 이온들을 주입하여 상기 게이트 패턴(36) 양옆의 상기 활성영역(14)에 소스 영역(38s) 및 드레인 영역(38d)을 형성한다. 다음으로, 상기 소스 영역(38s) 및 드레인 영역(38d)을 갖는 반도체 기판(10)의 전면에 실리콘 질화막과 같은 스페이서 절연막을 증착하고 전면 식각하여 상기 게이트 패턴(36)의 측벽들을 덮는 게이트 스페이서(40)을 형성한다
상술한 바와 같이 본 발명에 의하면, 소스 영역 및 드레인 영역 사이에 채널 리세스를 형성하고, 상기 채널 리세스를 채우는 게이트 전극을 형성함으로써 제한된 면적내에서 연장된 유효 채널 길이를 확보할 수 있다. 또한, 상기 채널 리세스는 채널 폭 방향을 따라 볼록한 반도체 표면을 구비함으로써 실질적으로 상기 반도체 표면을 따라 형성된 채널의 폭이 실질적으로 증가될 수 있다. 더 나아가, 상기 채널 리세스가 채널 폭 방향을 따라 볼록한 반도체 표면을 구비함으로써 상기 게이트 전극은 상기 채널이 형성되는 상기 반도체 표면을 3차원적으로 감싸게 된다. 그 결과, 스윙 및 오프 전류와 같은 문턱 아래 특성을 개선시켜 모스 트랜지스터의 온,오프를 효과적으로 제어할 수 있다.

Claims (20)

  1. 반도체 기판 내에 배치되어 활성영역을 한정하는 소자분리막;
    상기 활성영역의 양 측부들에 각각 배치된 소스 영역 및 드레인 영역;
    상기 소스 영역 및 드레인 영역 사이의 상기 활성영역 내에 배치되되, 상기 소스 영역으로부터 상기 드레인 영역으로 향하는 제1 방향과 수직한 제2 방향을 따르는 단면도로부터 보여질때 볼록 형상의 반도체 표면을 갖는 채널 리세스;
    상기 채널 리세스를 채우고 상기 제2 방향을 따라 상기 활성영역을 가로지르는 게이트 전극; 및
    상기 채널 리세스를 갖는 상기 활성영역 및 상기 게이트 전극 사이에 개재된 게이트 절연막을 포함하는 모스 트랜지스터.
  2. 제 1 항에 있어서,
    상기 채널 리세스를 따라 상기 활성영역의 반도체 기판 내에 유기된 채널을 더 포함하는 모스 트랜지스터.
  3. 제 1 항에 있어서,
    상기 채널 리세스는 상기 제2 방향을 따르는 단면도로부터 보여질 때 상기 활성영역의 양단들에서 제1 깊이를 갖고, 상기 양단들 사이의 중심에서 상기 제1 깊이 보다 얕은 제2 깊이를 갖는 것을 특징으로 하는 모스 트랜지스터.
  4. 제 3 항에 있어서,
    상기 제1 깊이 및 상기 제2 깊이 간의 차이에 의하여 형성된 상기 반도체 표면의 돌출 높이(projection height)는 상기 제2 방향을 따라 취해진 상기 활성영역의 폭의 1/4배 내지 1/2배 인 것을 특징으로 하는 모스 트랜지스터.
  5. 제 3 항에 있어서,
    상기 제1 깊이 및 상기 제2 깊이는 각각 상기 채널 리세스의 상기 제1 방향의 양단들에서 최소값을 갖고, 그들 사이의 중심에서 최대값을 갖는 것을 특징으로 하는 모스 트랜지스터.
  6. 제 1 항에 있어서,
    상기 채널 리세스는 상기 제1 방향을 따르는 단면도로부터 보여질 때 실질적으로 'U'자 형상을 갖는 것을 특징으로 하는 모스 트랜지스터.
  7. 제 6 항에 있어서,
    상기 채널 리세스의 반도체 표면은 말안장(saddle) 형상의 3차원 구조를 갖는 것을 특징으로 하는 모스 트랜지스터.
  8. 제 1 항에 있어서,
    상기 게이트 절연막은 실리콘 산화막, 실리콘 산질화막 또는 고유전막인 것을 특징으로 하는 모스 트랜지스터.
  9. 제 1 항에 있어서,
    상기 게이트 전극은 폴리실리콘막 및 상기 폴리실리콘막 상에 적층된 금속막 또는 금속 실리사이드막을 포함하는 것을 특징으로 하는 모스 트랜지스터.
  10. 제 9 항에 있어서,
    상기 금속막은 텅스텐이고, 상기 금속 실리사이드막은 텅스텐실리사이드막, 코발트실리사이드막 또는 니켈 실리사이드막인 것을 특징으로 하는 모스 트랜지스터.
  11. 반도체 기판 내에 활성영역을 한정하는 소자분리막을 형성하고,
    평면도로부터 보여졌을 때, 상기 활성영역의 선택된 제1 변 및 상기 제1 변과 마주보는 제2 변을 따라 상기 활성영역의 가장자리 영역들을 노출 시키고, 상기 가장자리 영역들 사이의 상기 활성영역의 중심영역을 덮는 버퍼층 패턴을 형성하고,
    상기 버퍼층 패턴을 갖는 반도체 기판 상에 상기 활성영역 상의 상기 버퍼층 패턴의 소정영역 및 그 양 옆의 상기 가장자리 영역들을 연속적으로 노출시키는 개구부를 갖는 마스크 패턴을 형성하고,
    상기 마스크 패턴을 식각마스크로 사용하여 상기 버퍼층 패턴 및 상기 활성영역을 식각하여 상기 제1 변 및 상기 제2 변과 평행한 제1 방향과 수직한 제2 방향을 따르는 단면도로부터 보여질 때 볼록 형상의 반도체 표면을 갖는 채널 리세스를 상기 활성영역 내에 형성하는 것을 포함하는 모스 트랜지스터의 제조방법.
  12. 제 11 항에 있어서,
    상기 채널 리세스는 상기 제2 방향을 따르는 단면도로부터 보여질 때 상기 활성영역의 양단들에서 제1 깊이를 갖고, 상기 양단들 사이의 중심에서 상기 제1 깊이 보다 얕은 제2 깊이를 갖도록 형성되는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  13. 제 11 항에 있어서,
    상기 채널 리세스는 상기 제1 방향을 따르는 단면도로부터 보여질 때 실질적으로 'U'자 형상을 갖도록 형성되는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  14. 제 13 항에 있어서,
    상기 채널 리세스의 반도체 표면은 말안장(saddle) 형상의 3차원 구조를 갖도록 형성되는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  15. 제 11 항에 있어서,
    상기 버퍼층 패턴을 형성하는 것은,
    상기 소자분리막을 갖는 반도체 기판 상의 전면에 버퍼 물질층을 형성하고,
    상기 버퍼 물질층을 패터닝하는 것을 포함하는 것을 특징으로 하는 모스 트랜지스터.
  16. 제 11 항에 있어서,
    상기 버퍼층 패턴은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 또는 폴리실리콘막으로 형성되는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  17. 제 11 항에 있어서,
    상기 버퍼층 패턴은 상기 제1 변 및 상기 제2 변으로부터 동일 거리 이격되도록 형성되는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  18. 제 11 항에 있어서,
    상기 버퍼층 패턴은 약 100Å 이하의 두께를 갖도록 형성되는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  19. 제 11 항에 있어서,
    상기 버퍼층 패턴 및 상기 활성영역을 식각하는 것은 상기 마스크 패턴에 의 하여 노출된 부분의 상기 버퍼층 패턴, 및 상기 마스크 패턴 및 상기 버퍼층 패턴에 의하여 노출된 상기 활성영역의 가장자리 영역들을 동시에 식각하는 것과, 상기 버퍼층 패턴이 제거된 후 상기 활성영역의 가장자리 영역들 및 상기 활성영역의 중심 영역을 동시에 식각하는 것을 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  20. 제 11 항에 있어서,
    상기 채널 리세스를 형성한 후에,
    상기 반도체 기판 상에 잔존하는 상기 버퍼층 패턴 및 상기 마스크 패턴을 제거하고,
    상기 채널 리세스를 갖는 상기 활성영역을 콘포말하게 덮는 게이트 절연막을 형성하고,
    상기 게이트 절연막 상에 상기 채널 리세스를 채우고 상기 제2 방향을 따라 상기 활성영역을 가로지르는 게이트 전극을 형성하고,
    상기 게이트 전극 양 옆의 상기 활성영역에 소스 영역 및 드레인 영역을 형성하는 것을 더 포함하는 모스 트랜지스터의 제조방법.
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