DE102009023298B4 - Verformungserhöhung in Transistoren mit einer eingebetteten verformungsinduzierenden Halbleiterlegierung durch Erzeugen von Strukturierungsungleichmäßigkeiten an der Unterseite der Gateelektrode - Google Patents

Verformungserhöhung in Transistoren mit einer eingebetteten verformungsinduzierenden Halbleiterlegierung durch Erzeugen von Strukturierungsungleichmäßigkeiten an der Unterseite der Gateelektrode Download PDF

Info

Publication number
DE102009023298B4
DE102009023298B4 DE200910023298 DE102009023298A DE102009023298B4 DE 102009023298 B4 DE102009023298 B4 DE 102009023298B4 DE 200910023298 DE200910023298 DE 200910023298 DE 102009023298 A DE102009023298 A DE 102009023298A DE 102009023298 B4 DE102009023298 B4 DE 102009023298B4
Authority
DE
Germany
Prior art keywords
gate electrode
semiconductor
electrode structure
forming
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE200910023298
Other languages
English (en)
Other versions
DE102009023298A1 (de
Inventor
Stephan Kronholz
Markus Lenski
Vassilios Papageorgiou
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries Dresden Module One LLC and Co KG
GlobalFoundries Inc
Original Assignee
GlobalFoundries Dresden Module One LLC and Co KG
GlobalFoundries Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GlobalFoundries Dresden Module One LLC and Co KG, GlobalFoundries Inc filed Critical GlobalFoundries Dresden Module One LLC and Co KG
Priority to DE200910023298 priority Critical patent/DE102009023298B4/de
Priority to US12/772,436 priority patent/US8357573B2/en
Publication of DE102009023298A1 publication Critical patent/DE102009023298A1/de
Application granted granted Critical
Publication of DE102009023298B4 publication Critical patent/DE102009023298B4/de
Priority to US13/718,346 priority patent/US8828819B2/en
Priority to US14/447,830 priority patent/US8969916B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82385—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith

Abstract

Verfahren mit: Bilden einer Gateelektrodenstruktur über einem Halbleitergebiet, wobei die Gateelektrodenstruktur ein dielektrisches Material mit großem ε, eine metallenthaltende Deckschicht, die über dem dielektrischen Material mit großem ε gebildet ist, ein Halbleitermaterial, das über der metallenthaltenden Deckschicht gebildet ist, und ein dielektrisches Deckmaterial, das über dem Halbleitermaterial gebildet ist, aufweist und wobei die Gateelektrodenstruktur einen schmäler werdenden unteren Bereich mit einer reduzierten Länge aufweist; Bilden eines Abstandshalters an Seitenwänden der Gateelektrodenstruktur, wobei der Abstandshalter einen ersten Abstandshalterbereich, der an dem schmäler werdenden unteren Bereich haftet, und einen zweiten Abstandshalterbereich, der an einem nicht schmäler werdenden Bereich der Gateelektrodenstruktur haftet, aufweist; Bilden eines eingebetteten verformungsinduzierenden Halbleitermaterials in dem Halbleitergebiet mit einem lateralen Abstand, der durch den ersten Abstandshalterbereich festgelegt ist; und Bilden von Drain- und Sourcegebieten eines Transistors in zumindest einem Teil der verformungsinduzierenden Halbleiterlegierung.

Description

  • Gebiet der vorliegenden Erfindung
  • Im Allgemeinen betrifft die vorliegende Erfindung die Herstellung komplexer integrierter Schaltungen mit aufwendigen Transistorelementen, die verformungsinduzierende Halbleiterlegierungen enthalten.
  • Beschreibung des Stands der Technik
  • Die Herstellung moderner integrierter Schaltungen, etwa von CPU's, Speicherbauelementen, ASIC's (anwendungsspezifischen integrierten Schaltungen) und dergleichen erfordert das Herstellen einer großen Anzahl an Schaltungselementen auf einer vorgegebenen Chipfläche gemäß einem spezifizierten Schaltungsaufbau. In einer breiten Fülle von Schaltungen repräsentieren Feldeffekttransistoren eine wichtige Art an Schaltungselementen, die das Leistungsverhalten von integrierten Schaltungen wesentlich bestimmen. Es werden im Allgemeinen eine Vielzahl von Prozesstechnologien aktuell eingesetzt, um Feldeffekttransistoren herzustellen, wobei für viele Arten komplexer Schaltungen die MOS-Technologie aktuell eine der vielversprechendsten Vorgehensweisen auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung von beispielsweise der MOS-Technologie werden Millionen Transistoren, beispielsweise n-Kanaltransistoren und/oder p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein Feldeffekttransistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche stark dotierter Gebiete, die als Drain- und Sourcegebiete bezeichnet werden, mit einem leicht dotierten Gebiet, etwa einem Kanalgebiet, gebildet sind, das zwischen den stark dotierten Gebieten angeordnet ist. In einem Feldeffekttransistor ist die Leitfähigkeit des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals, durch eine Gateelektrode gesteuert, die benachbart zu dem Kanalgebiet angeordnet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets (Aufbau eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Ladungsträger und – für eine gegebene Abmessung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Somit beeinflusst die Leitfähigkeit des Kanalgebiets wesentlich das Leistungsverhalten von MOS-Transistoren. Da die Geschwindigkeit des Aufbaus des Kanals, die von der Leitfähigkeit der Gateelektrode abhängt, und der Kanalwiderstand im Wesentlichen die Transistoreigenschaften bestimmen, ist die Verringerung der Kanallänge – und damit verknüpft die Verringerung des Kanalwiderstands, was wiederum eine Zunahme des Gatewiderstands auf Grund der geringeren Abmessungen nach sich zieht – ein wichtiges Entwurfskriterium, um eine Zunahme der Arbeitsgeschwindigkeit integrierter Schaltungen zu erreichen.
  • Gegenwärtig wird der Hauptanteil von integrierten Schaltungen auf Grundlage von Silizium hergestellt auf Grund dessen nahezu begrenzter Verfügbarkeit, den gut verstandenen Eigenschaften des Siliziums und zugehöriger Materialien und Prozesse und auf Grund der Erfahrung, die über die letzten 50 Jahre gewonnen wurde. Daher bleibt Silizium mit hoher Wahrscheinlichkeit das Material der Wahl für künftige Schaltungsgenerationen, die für Massenprodukte vorgesehen sind. Ein Grund für die bedeutende Rolle des Siliziums bei der Herstellung von Halbleiterbauelementen sind die guten Eigenschaften einer Silizium/Siliziumdioxidgrenzfläche, die eine zuverlässige Isolierung unterschiedlicher Gebiete voneinander ermöglicht. Die Silizium/Siliziumdioxidgrenzfläche ist bei hohen Temperaturen stabil und ermöglicht damit das Ausführen nachfolgender Hochtemperaturprozesse, wie sie beispielsweise während der Ausheizprozesse zum Aktivieren der Dotierstoffe und zum Ausheilen von Kristallschäden erforderlich sind, ohne die elektrischen Eigenschaften der Grenzfläche zu beeinträchtigen.
  • Aus den zuvor dargelegten Gründen wird Siliziumdioxid vorzugsweise als eine Gateisolationsschicht in Feldeffekttransistoren eingesetzt, die die Gateelektrode, die häufig aus Silizium oder einem metallenthaltenden Material aufgebaut ist, von dem Siliziumkanalgebiet trennt. Beim stetigen Verbessern des Bauteilleistungsverhaltens von Feldeffekttransistoren wurde die Länge des Kanalgebiets stetig verringert, um die Schaltgeschwindigkeit und den Durchlassstrom zu verbessern. Da das Transistorleistungsverhalten durch die Spannung gesteuert ist, die der Gateelektrode zugeführt wird, um die Oberfläche des Kanalgebiets in eine ausreichend hohe Ladungsträgerdichte zu invertieren, um damit den gewünschten Durchlassstrom der vorgegebenen Versorgungsspannung bereitzustellen, ist ein gewisser Grad an kapazitiver Kopplung erforderlich, die durch den Kondensator erreicht wird, der durch die Gateelektrode, das Kanalgebiet und das dazwischen angeordnete Siliziumdioxid gebildet ist. Es zeigt sich, dass die Verringerung der Kanallänge eine höhere kapazitive Kopplung erfordert, um das sogenannte Kurzkanalverhalten während des Transistorbetriebs zu vermeiden. Das Kurzkanalverhalten kann zu einem erhöhten Leckstrom und der Abhängigkeit der Schwellwertspannung von der Kanallänge führen. Aggressiv skalierte Transistorbauelemente mit einer relativ geringen Versorgungsspannung und damit mit einer reduzierten Schwellwertspannung weisen einen exponentiellen Anstieg des Leckstromes auf, wobei auch eine höhere kapazitive Kopplung der Gateelektrode an das Kanalgebiet erforderlich ist. Daher muss die Dicke der Siliziumdioxidschicht entsprechend verringert werden, um die erforderlich Kapazität zwischen dem Gate und dem Kanalgebiet zu erreichen. z. B. erfordert eine Kanallänge von ungefähr 50 nm ein Gatedielektrikum aus Siliziumdioxid mit einer Dicke von ungefähr 1,2 nm. Obwohl die Verwendung von Hochgeschwindigkeitstransistorelementen mit einem äußerst kurzen Kanal auf Hochgeschwindigkeitssignalwegen beschränkt ist, wohingegen Transistorelemente mit einem längeren Kanal für weniger kritische Anwendungen eingesetzt werden, etwa als Speichertransistorelemente, erreicht der relativ hohe Leckstrom, der durch das direkte Tunneln von Ladungsträgern durch eine sehr dünne Siliziumdioxidgateisolationsschicht hervorgerufen wird, einen Wert für eine Oxiddicke im Bereich von 1 bis 2 nm, der nicht mehr mit den Erfordernissen für viele Arten von Schaltungen kompatibel ist, selbst wenn nur die Transistoren in geschwindigkeitskritischen Pfaden auf Grundlage eines extrem dünnen Gateoxids aufgebaut sind.
  • Daher wurde das Ersetzen von Siliziumdioxid als Material für Gateisolationsschichten in Betracht gezogen, insbesondere für extrem dünne Siliziumdioxidgateschichten. Mögliche alternative Materialien sind solche, die eine deutlich höhere Permittivität aufweisen, so dass eine physikalisch größere Dicke einer entsprechend ausgebildeten Gateisolationsschicht für eine kapazitive Kopplung sorgt, jedoch eine äußerst dünne Siliziumdioxidschicht erhalten würde.
  • Zusätzlich zu dem Vorsehen komplexer Gateelektrodenstrukturen unter Anwendung dielektrischer Materialien mit großem ε und metallenthaltenden Gateelektrodenmaterialien wurde weitere Vorgehensweisen entwickelt, um das Transistorleistungsverhalten bei einer vorgegebenen Gatelänge und einer Dicke des Gatedielektrikumsmaterials zu verbessern.
  • Beispielsweise kann durch Erzeugen einer gewissen Verformungskomponente im Kanalgebiet der Transistorelemente die Ladungsträgerbeweglichkeit und somit die Gesamtladungsfähigkeit des Kanal verbessert werden. Für ein Siliziummaterial mit einer standardmäßigen Kristallkonfiguration, d. h. (100) Oberflächenorientierung und einer Kanallängsrichtung, die entlang einer <110> äquivalenten Richtung ausgerichtet ist, kann das Erzeugen einer Zugverformungskomponenten in der Stromflussrichtung die Leitfähigkeit von Elektronen verbessern, wodurch das Transistorverhalten von n-Kanaltransistoren verbessert wird. Andererseits erhöht das Erzeugen einer kompressiven Verformungskomponente in der Stromflussrichtung die Löcherbeweglichkeit und bietet somit eine höhere Leitfähigkeit für p-Kanaltransistoren. Folglich wurden eine Vielzahl verformungsinduzierender Mechanismen in der Vergangenheit entwickelt, die an sich eine komplexe Fertigungssequenz zum Implementieren der diversen verformungsinduzierenden Techniken repräsentieren. Beispielsweise steht ein vielversprechender Ansatz, der häufig angewendet wird, darin, eine kompressive verformungsinduzierende Silizium/Germanium-Legierung in den Drain- und Sourcebereichen von p-Kanaltransistoren einzubauen. Zu diesem Zweck werden in einer frühen Fertigungsphase Aussparungen selektiv benachbart zu der Gateelektrodenstruktur des p-Kanaltransistors hergestellt, während die n-Kanaltransistoren durch eine Abstandshalterschicht abgedeckt sind. Des weiteren ist die Gateelektrode des p-Kanaltransistors eingekapselt, um das Gateelektrodenmaterial nicht in unerwünschter Weise der Einwirkung der Ätzumgebung zur Herstellung der Aussparungen auszusetzen und um ferner eine effiziente Aufwachsmaske während des selektiven epitaktischen Aufwachsprozesses bereitzustellen, in welchem die Silizium/Germanium-Legierung auf einem kristallinen Substratmaterial aufgewachsen wird, während eine merkliche Abscheidung der Legierung auf dielektrischen Oberflächenbereichen geeignetes Auswählen der entsprechenden Prozessparameter unterdrückt wird. Nach der Herstellung der verformungsinduzierenden Silizium/Germanium-Legierung während die entsprechende Abstandshalterstruktur und eine Deckschicht, die Gateelektrode des p-Kanaltransistors umschließt, zusammen mit der Abstandshalterschicht, die n-Kanaltransistoren abdeckt, entfernt. Daraufhin wird die weitere Bearbeitung fortgesetzt, indem Drain- und Sourcegebiete gebildet werden, um die grundlegende Transistorkonfiguration fertigzustellen.
  • Ein verformungsinduzierender Mechanismus, wie er zuvor beschrieben ist, ist ein sehr effizientes Konzept zur Verbesserung des Transistorverhaltens, zumindest für p-Kanaltransistoren, da bei einer vorgegebenen Gatelänge ein höherer Durchlassstrom erreicht wird. Die schließlich erhaltene Verformungskomponente in dem Kanalgebiet hängt wesentlich von dem internen Verformungspegel des Silizium/Germaniummaterials ab, der wiederum von der Gitterfehlanpassung zwischen der Silizium/Germanium-Legierung, d. h. deren natürlicher Gitterkonstante, und dem verbleibenden Schablonenmaterial des siliziumbasierten aktiven Gebiets abhängt. Häufig ist eine gewünschte Erhöhung der Germaniumkonzentration im Hinblick auf das Vergrößern der Gitterfehlanpassung mit deutlichen technologischen Problemen im Hinblick auf die Germaniumagglomeration und das Erzeugen ausgeprägter Gitterunregelmäßigkeiten verknüpft, so dass Germaniumkonzentrationspegel von über 30 Atomprozent auf der Grundlage gegenwärtig verfügbarer selektiver epitaktischer Aufwachstechniken schwer erreichbar sind. Zusätzlich zur Germaniunmkonzentration übt auch der wirksame Abstand der verformten Silizium/Germanium-Legierung von dem Kanalgebiet einen starken Einfluss auf den Verformungspegel in dem Kanalgebiet aus. Es wurde daher versucht, den lateralen Abstand einer entsprechenden Aussparung und somit der resultierenden Silizium/Germanium-Legierung von dem Kanalgebiet zu verringern, indem eine Breite von Abstandshalterelementen verringert wird, die typischerweise als Maskenmaterial während der oben beschriebenen Prozesssequenz zur Herstellung der Silizium/Germanium-Legierung verwendet werden. Obwohl die Verringerung des lateralen Abstands ein effizienter Mechanismus ist, um einen gewünschten hohen Verformungspegel einzustellen, kann bei einer weiteren Verringerung der gesamten Bauteilabmessungen die Breite der entsprechenden Abstandshalterelementen nicht beliebig verringert werden, um die Integrität der Gateelektrodenstruktur während des Strukturierungsprozesses, während des Abscheideprozesses und der entsprechenden Reinigungsprozesse beizubehalten, die typischerweise auszuführen sind, um die freiliegenden Oberflächenbereiche für den selektiven epitaktischen Aufwachsprozess vorzubereiten. Daher ist in sehr aufwendigen Halbleiterbauelementen eine minimale Breite der jeweiligen Abstandshalterelementen im Bereich von 8 bis 10 nm erforderlich, wobei auch eine weitere Verringerung der Abstandshalterbreite mit der höheren Wahrscheinlichkeit des Erzeugens eines ausgeprägten Ausbeuteverlustes und von Defekten in der Gateelektrodenstruktur begleitet ist. Daher weist dies an sich sehr effizienten Mechanismus keine ausgeprägte Skalierbarkeit auf, da bei einer weiteren Verringerung der Gatelänge selbst Transistorelemente der laterale Abstand nicht proportional verringert werden kann, da eine minimale Abstandshalterbreite im Hinblick auf die Gateintegrität erforderlich ist.
  • Die Druckschrift US 2006/0091482 A1 beschreibt ein MOS-Bauelement mit einer Isolationsschicht, die in einem Halbleitersubstrat angeordnet ist, um ein aktives Gebiet festzulegen. In einem Kanalgebiet des Bauelements wird eine Vertiefung zwischen den Drain- und Sourcegebieten Gebieten erzeugt.
  • Die Druckschrift DE 10 2007 020 053 A1 beschreibt ein Verfahren, in welchem die Übergangskapazität in einem Transistor durch Absenken von Drain- und Sourcegebieten erreicht wird. Die Absenkung erfolgt dabei vor der Implantation der Drain- und Sourcedotierstoffsorten.
  • Angesichts der zuvor beschriebenen Situation betrifft die vorliegende Erfindung Techniken und Halbleiterbauelemente, in denen ein verbesserter verformungsinduzierender Mechanismus auf der Grundlage einer eingebetteten verformungsinduzierenden Halbleiterlegierung bereitgestellt wird, während eines oder mehrere der oben erkannten Probleme vermieden oder zumindest in der Auswirkung reduziert wird.
  • Überblick über die vorliegende Erfindung
  • Im Allgemeinen betrifft die vorliegende Erfindung Techniken und Halbleiterbauelemente, in denen zumindest die Skalierbarkeit eines verformungsinduzierenden Mechanismus auf der Grundlage einer eingebetteten Halbleiterlegierung verbessert wird, indem Gatestrukturen auf der Grundlage einer gegebenen Entwurfsgatelänge strukturiert werden, wobei ein unterer Teil der Gateelektrode einen schmäler werdenden Bereich oder einen unterschnittenen Bereich aufweist, der die Positionierung eines verformungsinduzierenden Halbleitermaterials mit einem kleineren Abstand von dem eigentlichen Kanalgebiet auf der Grundlage einer gegeben gewünschten minimalen Breite oder Dicke eines schützenden Seitenwandabstandshalterelements ermöglicht. In einigen anschaulichen hierin offenbarten Ausführungsformen wurde überraschend erkannt, dass die Strukturierung einer Gateelektrodenstruktur mit einem komplexen Materialsystem, das ein dielektrisches Material mit großem ε in Verbindung mit einem geeigneten metallenthaltenden Deckmaterial aufweist, zu einem gewissen Grad an Unterschneidung des unteren Bereichs der Gateelektrodenstruktur führt, zumindest für eine Art von Transistoren, wodurch die Möglichkeit geschaffen wird, sehr konforme Abstandshalterelemente auf der Grundlage einer gewünschten minimalen Breite, etwa auf der Grundlage einer Abstandshalterschichtdicke von ungefähr 10 nm oder weniger herzustellen, was zu einer besseren Skalierbarkeit des verformungsinduzierenden Mechanismus führt. In einigen anschaulichen hierin offenbarten Ausführungsformen führt das Strukturieren eines aufwendigen Gateschichtstapels zu einer entsprechenden Verjüngung selektiv in den Gateelektrodenstrukturen von p-Kanaltransistoren, deren Leistungsverhalten auf der Grundlage von verformungsinduzierenden Halbleiterlegierungen, etwa Silizium/Germanium, Silizium/Zinn, Silizium/Germanium/Zinn und dergleichen effizient verbessert werden kann. Folglich wird in einigen anschaulichen hierin offenbarten Aspekten ein effizienter verformungsinduzierender Mechanismus auf der Grundlage einer eingebetteten verformungsinduzierenden Halbleiterlegierung effizient mit dem Vorsehen einer verbesserten Gateelektrodenstruktur kombiniert, die zumindest ein dielektrisches Material mit großem ε in Verbindung mit einer metallenthaltenden Deckschicht aufweist.
  • Die erfindungsgemäße Aufgabe wird gelöst durch Verfahren der Ansprüche 1 und 11 sowie durch eine Vorrichtung nach Anspruch 18.
  • Kurze Beschreibung der Zeichnungen
  • Weitere Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
  • 1a bis 1c schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen bei der Herstellung eines Gateschichtstapels auf der Grundlage eines dielektrischen Materials mit großem ε gemäß anschaulicher Ausführungsformen zeigen;
  • 1d bis 1f schematisch Querschnittsansichten des Halbleiterbauelements in weiter fortgeschrittenen Fertigungsphasen zeigen, wenn eine eingebettete verformungsinduzierende Halbleiterlegierung auf der Grundlage von Seitenwandabstandshaltern und einer nach unten schmäler werdenden Konfiguration der Gateelektrodenstruktur gemäß anschaulicher Ausführungsformen hergestellt wird;
  • 1g und 1h schematisch Querschnittsansichten von Transistoren mit Gateelektrodenstrukturen auf der Grundlage eines dielektrischen Materials mit großem ε und eines sich verjüngenden oder schmäler werdenden Bereichs zeigen, um einen effizienten verformungsinduzierenden Mechanismus gemäß anschaulicher Ausführungsformen bereitzustellen; und
  • 2a und 2b schematisch Querschnittsansichten eines Halbleiterbauelements während einer Fertigungsphase zum Strukturieren von Gateelektrodenstrukturen eines p-Kanaltransistors und eines n-Kanaltransistors mit einem schmäler werdenden unteren Bereich zeigen, der selektiv in dem p-Kanaltransistor gemäß noch weiterer anschaulicher Ausführungsformen gebildet ist.
  • Detaillierte Beschreibung
  • Obwohl die vorliegende Erfindung mit Bezug zu den Ausführungsformen beschrieben ist, wie sie in der folgenden detaillierten Beschreibung sowie in den Zeichnungen dargestellt sind, sollte beachtet werden, dass die folgende detaillierte Beschreibung sowie die Zeichnungen nicht beabsichtigen, den hierin offenbarten Gegenstand auf die speziellen anschaulichen offenbarten Ausführungsformen einzuschränken, sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich beispielhaft die diversen Aspekte der vorliegenden Erfindung dar, deren Schutzbereich durch die angefügten Patentansprüche definiert ist.
  • Im Allgemeinen wird gemäß den hierin offenbarten Prinzipien die verformungsinduzierende Wirkung einer eingebetteten Halbleiterlegierung verbessert, indem ein unterer Bereich von Gateelektrodenstrukturen, die auf der Grundlage einer Entwurfsgatelänge hergestellt sind, bereitgestellt wird, wodurch die verformungsinduzierende Halbleiterlegierung zumindest an einem Randbereich des wirksamen Kanalgebiets für eine gegebene erforderliche minimale Dicke eines Seitenwandabstandshalterelements angeordnet wird, das für die Integrität der Gateelektrodenstrukturen während der Fertigungssequenz zur Herstellung der verformungsinduzierenden Halbleiterlegierung sorgt. Ohne die vorliegende Anmeldung auf die folgende Erläuterung einschränken zu wollen, so wird dennoch angenommen, dass während des Strukturierungsprozesses, d. h. während entsprechender anisotroper Ätzrezepte in Verbindung mit zusätzlichen Reinigungsrezepten und dergleichen, ein komplexer Gateelektrodenstapel mit einem dielektrischen Material mit großem ε in Verbindung mit einem metallenthaltenden Deckmaterial zu einem unterschiedlichen Ätzverhalten im Vergleich zu „konventionellen” Gateelektroden führt, die auf der Grundlage von Polysilizium und einem siliziumoxidbasierten Gatedielektrikumsmaterial führt. D. h., es wird angenommen, dass eine größere horizontale Ätzkomponente während einer abschließenden Phase des Strukturierungsprozesses auftritt, die durch das Vorhandensein des dielektrischen Materials mit großem ε und der Deckschicht hervorgerufen wird. Folglich führt für eine gegebene Entwurfslänge die Strukturierung des komplexen Gateschichtstapels zu einer etwas geringeren effektiven Gatelänge, so dass während der nachfolgenden Prozesssequenz die verformungsinduzierende Halbleiterlegierung zumindest in einem entsprechenden Übergangsbereich angeordnet werden kann, wodurch für einen besseren Verformungsmechanismus gesorgt wird. In anderen Fällen wurde überraschend festgestellt, dass während einer Strukturierungssequenz, die gestaltet ist, um eine Sollgatelänge für p-Kanaltransistoren und n-Kanaltransistoren zu erhalten, eine asymmetrische Konfiguration der resultierenden Gateelektrodenstrukturen erhalten wird, da die Gateelektrodenstruktur des p-Kanaltransistors einen schmäler werdenden Bereich aufweist, während die Gateelektrodenstruktur des n-Kanaltransistors eine im Wesentliche konstante Gatelänge oder sogar eine höhere Länge vom Fußbereich der Gatelektrodenstruktur besitzt. Es wird angenommen, dass ein entsprechendes asymmetrisches Verhalten aus der Anwesenheit einer schwellwerteinstellenden Halbleierlegierung unter der Gateelektrodenstruktur des p-Kanaltransistors herrührt oder durch deren Anwesenheit begünstigt wird. In diesem Falle kann dieses Strukturierungsverhalten vorteilhaft ausgenutzt werden, um einen besseren verformungsinduzierenden Mechanismus auf der Grundlage von Silizium/Germanium und dergleichen vorzusehen, wobei dennoch eine gewünschte mittlere Entwurfsgatelänge für beide Arten von Transistoren erhalten wird.
  • Mit Bezug zu den begleitenden Zeichnungen werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben.
  • 1a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 100 mit einem Substrat 101, über welchem eine Halbleiterschicht 102 gebildet ist, die in Form eines siliziumbasierten kristallinen Halbleitermaterials bereitgestellt werden kann, dessen elektronische Eigenschaften auf Basis einer gewissen Verformungskomponente angepasst werden, wie dies zuvor erläutert ist. Das Substrat 101 repräsentiert ein beliebiges geeignetes Trägermaterial, etwa ein Halbleitermaterial, ein isolierendes Material und dergleichen. Ferner bilden in einigen Fällen das Substrat 101 und die Halbleiterschicht 102 eine SOI-(Silizium-auf-Isolator-)Konfiguration, wenn ein vergrabenes isolierendes Material (nicht gezeigt) zwischen dem Substrat 101 und der Halbleiterschicht 102 gebildet ist. Eine entsprechende SOI-Konfiguration ist nicht notwendigerweise über das gesamte Bauelement 100 hinweg gebildet, sondern diese kann lokal auf gewisse Bauteilbereiche bei Bedarf eingeschränkt sein. Ferner umfasst in der gezeigten Fertigungsphase das Bauelement 100 geeignete Isolationsstrukturen, etwa flache Grabenisolationen (nicht gezeigt), um aktive Gebiete lateral abzugrenzen, wie dies nachfolgend mit Bezug zu den 2a und 2b erläutert ist. Folglich repräsentiert in der gezeigten Ausführungsform die Halbleiterschicht 102, d. h. der in 1a gezeigte Bereich, ein siliziumbasiertes Halbleitergebiet, in und über welchem ein Transistorelement herzustellen ist. Ferner ist ein Gateschichtstapel 110 auf der Halbleiterschicht 102 gebildet und weist eine Gatedielektrikumsschicht 111, eine metallenthaltende Deckschicht 112, ein Halbleitermaterial 113 und ein dielektrisches Deckmaterial 114 aufweist. Wie zuvor erläutert ist, kann die Gatedielektrikumsschicht 111 ein dielektrisches Material mit großem ε, etwa Hafniumoxid, Hafniumsiliziumoxid, Zirkonoxid und dergleichen, die als dielektrische Materialien mit einer Dielektrizitätskonstante von 10,0 oder höher zu betrachten sind. Das dielektrische Material mit großem ε kann in Verbindung mit einem „konventionellen” dielektrischen Material vorgesehen werden, etwa mit einer siliziumdioxidbasierten Materialschicht mit einer geringeren Dicke von weniger 1 nm, wenn die günstigen Grenzflächeneigenschaften eines siliziumdioxidbasierten Materials im Zusammenhang mit der Halbleiterschicht 102 als geeignet erachtet werden. Wie zuvor erläutert ist, kann ein dielektrisches Material mit großem ε eine ausgeprägte Sauerstoffaffinität aufweisen, die zu einer ausgeprägten Änderung von Materialeigenschaften und insbesondere der Dielektrizitätskonstanten führen kann, was im Hinblick auf die Schwelllwertvariabilität des resultierenden Transistorelements als ungeeignet erachtet wird. Aus diesem Grunde wird die Deckschicht 112 auf der Gatedielektrikumsschicht 111 vorgesehen, wobei im Hinblick auf ein besseres elektrisches Verhalten das Material 112 einen gewissen Grad an Leitfähigkeit aufweist, wobei auch die Möglichkeit geschaffen wird, in geeigneter Weise eine Austrittsarbeit der resultierenden Gateelektrodenstruktur einzustellen. Beispielsweise dient Titannitrid als ein effizientes Deckmaterial und ermöglicht auch eine geeignete Einstellung der Austrittsarbeit möglicherweise in Verbindung mit einem speziellen schwellwerteinstellenden Halbleitermaterial, das in der Halbleiterschicht 102 vorgesehen ist, wie dies nachfolgend beschrieben ist. Das Halbleitematerial 113 kann in Form eines amorphen Siliziummaterils, eines Polysiliziummaterials und dergleichen vorgesehen werden, wobei das Material 113 als das eigentliche Elektrodenmaterial dienen kann, während in anderen Fällen die Schicht 113 in einer fortgeschrittenen Fertigungsphase ersetzt wird, wenn eine höhere Gateleitfähigkeit erforderlich ist, indem ein metallenthaltendes Gateelektrodenmaterial bereitgestellt wird. Der Schichtstapel umfasst ferner das dielektrische Deckmaterial 114, beispielsweise in Form eines Siliziumnitridmaterials und dergleichen, das als eine Maske während der weiteren Bearbeitung bei der Herstellung einer verformungsinduzierenden Halbleiterlegierung verwendet wird. Ferner ist eine Maskenschicht 104 über dem Gateschichtstapel 110 vorgesehen und umfasst beliebige geeignete Materialien, etwa Hartmaskenmaterialien, ARC-(antireflektierende Beschichtungs-)Materialien in Verbindung mit Lackmaterialien und dergleichen.
  • Das in 1a gezeigte Halbleiterbauelement 100 kann auf der Grundlage gut etablierter Prozesstechniken hergestellt werden, etwa das Bilden von Isolationsstrukturen, das Herstellen des Gatedielektrikumsmaterials 111 auf der Grundlage von Oxidation und Abscheideprozessen, woran sich das Abscheiden des Deckmaterials 111 anschließt, um die Komponenten mit großem ε der Gatedielektrikumsschicht 111 zuverlässig einzuschließen. Das Halbeleitermaterial 113 kann auf der Grundlage einer beliebigen geeigneten Abscheidetechnik hergestellt werden, etwa durch CVD (chemische Dampfabscheidung) bei geringem Druck und dergleichen. Daraufhin wir das Deckmaterial 114 hergestellt, etwa durch plasmaunterstützte CVD, thermisch aktivierte CVD und dergleichen. Daraufhin wird das Maskenmaterial 114 durch CVD, Aufschleuderverfahren und dergleichen aufgebracht.
  • 1b zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist eine Gateelektrodenstruktur 115 in einem Zwischenzustand vorgesehen, in welchem das Deckmaterial 114 und das Halbleitermaterial 113 auf der Grundlage des Maskenmaterials 114 in einer reaktiven Prozessumgebung 115 strukturiert werden. Dazu wird das Maskenmaterial 104 gemäß komplexer Lithographie- und Ätztechniken strukturiert, wenn ein Hartmaskenmaterial vorzusehen ist, um eine gewünschte Sollgatelänge für das Maskenmaterial 104 zu erhalten, wie sie durch 104l angegeben ist. Daraufhin wird die Ätzumgebung 115 eingerichtet unter Anwendung geeigneter plasmaunterstützter Rezepte, beispielsweise auf der Grundlage von Wasserstoffbromid, chlorbasierten Chemien und dergleichen, um durch die Deckschicht 114 zu ätzen, und um das Material der Schicht 113 selektiv in Bezug auf die Deckschicht 112 zu entfernen. Zu diesem Zweck werden ähnliche Prozessstrategien angewendet, wie sie auch in konventionellen Gateelektrodenstrukturen auf der Grundlage von Siliziummaterial und einem siliziumdioxidbasierten Material verwendet werden. Auf Grund der Anwesenheit des Deckmaterials 112 in Verbindung mit dem dielektrischen Material 111, das ein dielektrisches Material mit großem ε aufweisen kann, wird ein unterschiedliches Ätzverhalten an einem unteren Bereich 115b der Gateelektrodenstruktur 115 im Vergleich zu konventionellen polysilizium/siliziumdioxidbasierten Elektrodenstrukturen auf Grund der unterschiedlichen Materialzusammensetzung und der unterschiedlichen Dicke der Schichten 111 und 112 im Vergleich zu äußerst dünnen konventionellen siliziumoxidbasierten Gatedielektrika erreicht.
  • 1c zeigt schematisch das Halbleiterbauelement 100 in einer fortgeschrittenen Phase während der Einwirkung der reaktiven Prozessumgebung 105 auf das Bauelement 100. Beispielsweise wird der Prozess 105 auf der Grundlage einer Ätzchemie zum Ätzen durch die Schichten 112 und 111 mit einem nachfolgenden geeigneten Reinigungsprozess ausgeführt, um Reste des Maskenmaterials (siehe 1b) abzutragen und auch um Kontaminationsstoffe, Teilchen und dergleichen zu entfernen. Nach dem Ende der Strukturierung der Gateelektrodenstruktur 115 in der reaktiven Prozessumgebung 105 besitzt der untere Bereich 115b eine sich verjüngende bzw. schmäler werdende oder unterschnittene Konfiguration, wobei eine Länge 115r des unteren Bereichs 115b daher kleiner ist im Vergleich zu einer Länge 115l eines im Wesentlichen nicht verjüngten Bereichs der Gateelektrodenstruktur 115. Es sollte beachtet werden, dass die Länge 115r und die Länge 1151 sich auf eine mittlere Länge 115r und die Länge 115l sich auf eine mittlere Länge des Halbleitermaterials 112 in dem unteren Bereich 115b an einer Grenzfläche beziehen, die mit der metallenthaltenden Deckschicht 112 oder mit einer extrem dünnen Grenzflächenschicht in Verbindung steht, während die Länge 1151 die Länge des Materials 113 in einem oberen Bereich betrifft, in der die Länge 115l im Wesentlichen der Sollgatelänge des Bauelements 100 entspricht, da im Wesentlichen vertikale Seitenwände 115s typischerweise entlang des Hauptanteils des Materials 113 gemäß gut etablierter Prozessrezepte hergestellt werden. Es sollte ferner beachtet werden, dass auf eine mittlere Länge Bezug genommen wird, da typischerweise ein gewisser Grad an Längenvariabilität entlang einer Transistorbreitenrichtung auftreten kann, d. h. in 1c entlang der Richtung senkrecht zur Zeichenebene, was durch die Korngröße des Materials 113 hervorgerufen werden kann, wenn dieses in Form eines Polysiliziummaterials und dergleichen vorgesehen ist.
  • 1d zeigt schematisch das Halbleiterbauelement 100 während eines Abscheideprozesses 106, beispielsweise während einem plasmaunterstützten Abscheideprozess, einem thermisch aktivierten Abscheideprozess und dergleichen, um eine Abstandshalterschicht 107, etwa aus Siliziumnitridmaterial möglicherweise in Verbindung mit einer Ätzstoppbeschichtung (nicht gezeigt) herzustellen, um damit die Gateelektrodenstruktur 115 zu umschließen bzw. einzukapseln. Da die Abstandshalterschicht 107 verwendet wird, um Seitenwandabstandshalterelemente für die Gateelektrodenstruktur 115 zu erzeugen, ist eine geringere Dicke äußerst vorteilhaft, wie dies zuvor erläutert ist, wobei dennoch die Integrität der Gateelektrodenstruktur 115 während der weiteren Bearbeitung zu bewahren ist. Folglich wird eine minimale erforderliche Dicke für die Schicht 107 bestimmt, um damit den Erfordernissen im Hinblick auf die Gateintegrität für eine gegebene Materialzusammensetzung der Abstandshalterschicht 107 zu entsprechen. Beispielsweise kann auf der Grundlage thermisch aktivierter Abscheiderezepte ein Siliziumnitridmaterial mit einer Dicke von ungefähr 10 nm oder weniger, etwa 8 nm oder weniger, oder sogar 5 nm und weniger, aufgebracht werden, während in anderen Fällen in noch geringerer Dicke angewendet wird, beispielsweise unter Anwendung plasmaunterstützter CVD-Techniken, die eine günstige Dichte für Siliziumnitridmaterial erzeugen, wodurch der gesamte Ätzwiderstand während der weiteren Bearbeitung erhöht wird. Es sollte beachtet werden, dass eine geeignete minimale Dicke effizient bestimmt werden kann, indem geeignete Experimente ausgeführt werden. Des weiteren wird die Schicht 107 in einer sehr konformen Weise abgeschieden, so dass die Schicht 107 an dem unteren Bereich 115b haftet, wodurch ebenfalls die Unterschneidung oder eine schmäler werdende Konfiguration erreicht wird. Nach dem Abscheiden der Abstandshalterschicht 107 wird ein anisotroper Ätzprozess ausgeführt, um das Material der Abstandshalterschicht 107 von der Halbleiterschicht 102 zu entfernen.
  • 1e zeigt schematisch das Halbleiterbauelement 100 mit sich daraus ergebenden Absandshalterelementen 107a mit einer Breite 107b, die durch die Anfangsdicke der Schicht 107 aus 1d und den Eigenschaften des Ätzprozesses bestimmt ist, der ausgeführt wird, um einen unerwünschten Teil der Abstandshalterschicht zu entfernen. Typischerweise ist die resultierende Breite kleiner im Vergleich zur anfänglichen Dicke der Schicht 107, was jedoch effizient berücksichtigt werden kann, wenn eine geeignete Anfangsdicke ausgewählt wird. Es sollte ferner beachtet werden, dass das Material der Schicht 107 ebenfalls effizient in dem unterschnittenen Bereich 115b entfernt werden kann, so dass eine Breite eines unteren Bereichs 107b des Abstandshalters 107a im Wesentlichen die Breite 107w eines oberen Bereichs 107u entspricht. Folglich bildet der Abstandshalter 107a die schmäler werdende Konfiguration des Bereichs 115b nach.
  • 1f zeigt schematisch das Halbleiterbauelement 100 während der Prozesssequenz, in der eine verformungsinduzierende Halbleiterlegierung 120 in der Halbleiterschicht 102 hergestellt. Wie zuvor erläutert ist, umfasst die Prozesssequenz 108 einen Ätzprozess zur Herstellung von Aussparungen in der Halbleiterschicht 102, wobei ein lateraler Abstand der jeweiligen Aussparungen im Wesentlichen durch die Breite des Abstandshaltes 107a, durch die Eigenschaften des Ätzprozesses durch die Konfiguration der Gateelektrodenstruktur 115 festgelegt ist. In dieser Hinsicht ist der laterale Abstand als ein Abstand 120a des Materials 120 von dem Halbleitermaterial 113 an dem oberen Bereich 115u zu verstehen ist, der somit einen nicht verjüngten Bereich repräsentiert, wie dies zuvor erläutert ist. Es sollte beachtet werden, dass im Vergleich zur Entwurfslänge 1151 die Halbleiterlegierung 120 näher an einem Kanalgebiet 152 angeordnet ist, wobei auch eine effektive Kanallänge 1521 auf Grund der schmäler werdenden Konfiguration des unteren Bereichs 115b kleiner ist. Somit wird insgesamt ein lateraler Abstand zwischen der Halbleiterlegierung 120 an beiden Seiten der Gateelektrodenstruktur 115 ebenfalls verringert, wodurch die verformungsinduzierende Wirkung allgemein erhöht wird. Obwohl die wirksame Kanallänge 1521 verlängert ist, kann dennoch das Elektrodenmaterial über dem verjüngten Bereich 115b ebenfalls einen Einfluss auf die Kanalsteuerbarkeit ausüben, so dass das Material 120 an einem peripheren Kanalgebiet angeordnet ist, was somit für eine bessere Ladungsträgerbeweglichkeit in diesem Bereich sorgt, wodurch somit ebenfalls zu einem besseren Transistorleistungsverhalten beigetragen wird, obwohl der Abstand des Materials 120 in dem effektiven Kanalgebiet 152 dennoch durch die Breite 107w des Abstandshalters 107a bestimmt ist.
  • Das in 1f gezeigte Halbleiterbauelement 100 kann somit auf Grundlage gut etablierter Prozesstechniken hergestellt werden, während gleichzeitig die Effizienz des resultierenden Transistorleistungsverhaltens für ansonsten gleiche Bedingungen im Vergleich zu einem konventionellen Halbleiterbauelement verbessert werden. Während eines entsprechenden epitaktischen Aufwachsprozesses zur Herstellung des verformungsinduzierenden Halbleitermaterials kann eine beliebige geeignete Materialzusammensetzung, etwa Silizium/Germanium, Silizium/Zinn, Silizium/Germanium/Zinn vorgesehen werden, um eine kompressive Verformungskomponente zu erzeugen.
  • 1g zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist ein Transistor 150 in und über der Halbleiterschicht 102 ausgebildet und enthält die Gateelektrodenstruktur 115, die in der vorliegenden Ausführungsform die Schichten 111 und 112, d. h. das Gatedielektrikumsmaterial in Verbindung mit der metallenthaltenden Deckschicht, gefolgt von zumindest einen Teil des Halbleitermaterials 113 aufweist. Des weiteren ist ein Metallsilizidgebiet 116 in einem Teil des Materials 113 ausgebildet. Ferner ist eine Seitenwandabstandshalterstruktur 151 an Seitenwänden der Gateelektrodenstruktur 115 vorgesehen. Drain- und Sourcegebiete 153 sind zumindest teilweise in der verformungsinduzierenden Halbleiterlegierung 120 gebildet und können ferner Metallsilizidgebiete 154 aufweisen, um den gesamten Kontaktwiderstand zu verringern. Folglich liefert das Material 120 eine gewünschte Verformungskomponente 120s in dem Kanalgebiet 152, wodurch das Leistungsverhalten des Transistors 150 verbessert wird, der einen p-Kanaltransistor repräsentiert, wenn die Verformungskomponente 120s eine kompressive Verformung ist.
  • Der Transistor 150 kann auf der Grundlage einer beliebigen geeigneten Prozesstechnik hergestellt werden, d. h. nach dem Bilden des Materials 120 wird der Abstandshalter 127a in Verbindung mit dem Deckmaterial 114 (siehe 1f) abgetragen und die Drain- und Sourcegebiete 153 in Verbindung mit der Abstandshalterstruktur 151 werden gemäß den Bauteilerfordernissen hergestellt. Als nächstes werden die Metallsilizidgebiete 154 und 116 auf der Grundlage gut etablierter Prozesstechniken gebildet. In einigen anschaulichen Ausführungsformen repräsentiert die Gateelektrodenstruktur 115 die endgültige Gateelektrodenstruktur, wenn das elektrische Verhalten als geeignet erachtet wird. D. h., wenn das Material 113 in Verbindung mit dem Material 112 und dem dielektrischen Material für eine gewünschte Austrittsarbeit und damit die Schwellwertspannung des Transistors 150 sorgen, sind keine weiteren Modifizierungen in der Gateelektrodenstruktur 115 erforderlich.
  • 1h zeigt schematisch das Halbleiterbauelement 100, wobei die Gateelektrodenstruktur 115 mit dem verjüngten Bereich 115b ein metallenthaltendes Elektrodenmaterial 117 möglicherweise in Kombination mit einer zusätzlichen Metallsorte 118 aufweist, um die Austrittsarbeit der Gateelektrodenstruktur 115 geeignet einzustellen. Des weiteren ist in der gezeigten Fertigungsphase ein dielektrisches Zwischenschichtmaterial 120, etwa in Form eines dielektrischen Materials 131 und eines zweiten dielektrischen Materials 122, etwa einem Siliziumnitridmaterial, einem stickstoffenthaltenden Siliziumkarbidmaterial in Kombination mit einem siliziumdioxidbasierten Material, vorgesehen.
  • Das Halbleiterbauelement 100 kann auf der Grundlage des Bauelements, wie es in 1g gezeigt ist, hergestellt werden, im dem das dielektrische Zwischenschichtmaterial 130 auf der Grundlage einer geeigneten Abscheidetechnik aufgebracht wird, woran sich das Entfernen von überschüssigem Material anschließt, um die Gateelektrodenstruktur 115 freizulegen. Daraufhin wird das Metallsilizidmaterial, falls dieses vorgesehen ist, entfernt und das Halbleitermaterial 113 (siehe 1d) wird auf der Grundlage einer geeigneten Ätztechnik entfernt. Danach wird die Schicht 111, falls erforderlich abgeschieden, woran sich das Abscheiden des Materials 117 anschließt. Es sollte beachtet werden, dass zusätzliche Materialien in der Gataeelektrodenstruktur 115 enthalten sein können, wen beispielsweise andere die Austrittsarbeit einstellende Metalle einer anderen Transistorart, etwa in n-Kanaltransistoren und dergleichen, vorzusehen sind.
  • Folglich wird auf der Grundlage des verjüngten Bereichs 115b ein besserer verformungsinduzierender Mechanismus in Verbindung mit einem günstigeren Leistungsverhalten der Gateelektroden, zumindest im Hinblick auf das Vorsehen eines dielektrischen Materials mit großem ε bereitgestellt, was zu einem gewünschten Grade an Kanalsteuerbarkeit führt, ohne dass zu erhöhten Leckströmen beigetragen wird.
  • Mit Bezug zu den 2a und 2b werden nunmehr weitere anschauliche Ausführungsformen beschrieben, in denen die Prozesssequenz, die mit Bezug zu dem Bauelement 100 dargestellt ist, auf Transistoren unterschiedlicher Leitfähigkeitsart angewendet wird.
  • 2a zeigt schematisch eine Querschnittsansicht des Halbleiterbauelements 200, das ein Substrat 201 und eine siliziumbasierte Hableiterschicht 202 aufweist. Des weiteren ist eine Isolationsstruktur 202c in der Halbleiterschicht 202 gebildet, um ein erstes aktives Gebiet 202a und ein zweites aktives Gebiet 202b lateral zu begrenzen. Des weiteren ist eine erste Gateelektrodenstruktur 215a des ersten Transistors 250a, etwa eines p-Kanaltarnsistors, aber dem aktiven Gebiet 202a gebildet. In ähnlicher Weise ist eine zweite Gateelektrodenstruktur 215b eines zweiten Transistors 250b, etwa eines n-Kanaltransistors, über dem zweiten aktiven Gebiet 202b ausgebildet. Es sollte beachtet werden, dass im Hinblick auf jegliche Eigenschaften des Substrats 201, der Halbleiterschicht 202 und der Gateelektrodenstrukturen 215a, 215b ähnliche Kriterien gelten, wie sie zuvor mit Bezug zu dem Bauelement 100 erläutert sind. Beispielsweise werden in der gezeigten Fertigungsphase die Gateelektrodenstrukturen 215a, 215b während eines Strukturierungsprozesses 205 hergestellt, während welchem Materialien 214, 213, 212 und 211 auf der Grundlage eines Maskenmaterials 204 strukturiert werden. Im Hinblick auf etwaige Eigenschaften dieser Materialien sei auf das Bauelement 100 verwiesen. Wie zuvor erläutert ist, kann der Strukturierungsprozess 205 zu einem unterschiedlichen Ätzverhalten im Vergleich zu konventionellen Gateelektrodenstrukturen, wobei auch ein gewisses Maß an Asymmetrie zwischen den Gateelektrodenstrukturen 215a, 215b auftreten. Beispielsweise werden in einigen Fällen unterschiedliche Materialzusammensetzungen für die metallenthaltenden Deckschichten 212 für die Transistoren 250a, 250b verwendet, etwa im Hinblick auf das Einstellen einer geeigneten Austrittsarbeit und dergleichen. In anderen Fällen besitzen die Schichten 211 und 212 im Wesentlichen den gleichen Aufbau für beide Gateelektrodenstrukturen 215a, 215b, während eine zusätzliche schwellwerteinstellende Halbleiterlegierung 203 auf dem aktiven Gebiet 202a vorgesehen ist, um damit einen gewünschten Bandlückenabstand für ein im dem aktiven Gebiet 202a zu bildendes Kanalgebiet zu erzeugen. Beispielsweise wird das Halbleitermaterial 203 in Form einer Silizium/Germanium-Legierung mit einer spezifizierten Germaniumkonzentration und mit einer spezifizierten Dicke vorgesehen. Auf Grund eines gewissen Grades an Asymmetrie im Aufbau der Gateelektrodenstrukturen 215a, 215b wird somit ein unterschiedliches Ätzverhalten zumindest in einer abschließenden Phase erhalten und führt zu einer unterschiedlichen Konfiguration eines unteren Bereichs 2151 der Gateelektrodenstrukturen 215a, 215b.
  • 2b zeigt schematisch das Halbleiterbauelement 200 nach dem Strukturierungsprozess 205, der auch dem Ätzen nachgeordnete Reinigungsrezepte und dergleichen aufweisen kann, wie dies auch zuvor erläutert ist. Daher umfasst die Gateelektrodenstruktur 215a einen verjüngten bzw. unterschrittenen Bereich 215c, während die Gateelektrodenstruktur 215b im Wesentlichen entlang der gesamten Gatehöhe die gleiche Gatelänge besitzt oder eine größere Länge im Hinblick auf die Materialien 212, 211 besitzt, wie dies durch 215d angegeben ist. Daraufhin wird die weitere Bearbeitung fortgesetzt, indem eine geeignete Abstandshalterschicht mit einer gewünschten geringeren Dicke aufgebracht wird, wie dies zuvor mit Bezug zu dem Bauelement 100 erläutert ist, und die Abstandshalterschicht wird beispielsweise durch Vorsehen einer Lackmaske zum Abdecken des Transistors 250b und zum Freilassen des Transistors 250a strukturiert. Folglich werden entsprechende Abstandshalterelementen an Seitenwänden der Gateelektrodenstruktur 215a gebildet, die konform an dem verjüngten Bereich 215c anhaften, wie dies auch zuvor mit Bezug zu dem Halbleiterbauelement 100 beschrieben ist. Andererseits bleibt der Transistor 250b durch die Abstandshalterschicht bedeckt, die dann eine Aufwachsmaske nach der Herstellung jeweiliger Aussparungen und nach der Einwirkung einer selektiven epitaktischen Aufwachsumgebung auf das Bauelement 200 dient. Auf Grund des verjüngten Bereichs 215c werden somit ähnliche Vorteile im Hinblick auf die Verformungstechnologie des Transistors 250 erreicht. Danach wird die weitere Bearbeitung fortgesetzt, indem die Abstandshalterelemente und die verbleibende Abstandshalterschicht in Verbindung mit dem Deckmaterialien 215 entfernt werden, und indem geeignete Drain- und Sourcegebiete gemäß gut etablierter Prozesstechniken hergestellt werden. Folglich werden auch in diesem Falle bessere Verformungsbedingungen in dem Transistor 250a erreicht, wobei auch ein besseres elektrisches Leistungsverhalten der Gateelektrodenstrukturen 215a, 215b ermöglicht wird, beispielsweise auf Grund des Vorsehens der dielektrischen Materialien 211 mit einem dielektrischen Material mit großem ε. Wie ferner zuvor mit Bezug zu dem Bauelement 100 erläutert ist, kann bei Bedarf das Material 213 durch ein geeignetes metallenthaltendes Elektrodenmaterial ersetzt werden, um das elektrische Verhalten der Gateelektrodenstrukturen 215a, 215b weiter zu verbessern.
  • Es gilt also: Die vorliegende Erfindung stellt Techniken und Halbleiterbauelemente bereit, in denen eine sich verjüngende oder unterschnittene Konfiguration eines unteren Teils einer Gateelektrodenstruktur verwendet wird, um bessere Verformungsbedingungen in komplexen Transistorelementen bereitzustellen, wobei die schmäler werdende Konfiguration auf der Grundlage eines komplexen Gatestapels erreicht wird, der ein dielektrisches Material mit großem ε in Verbindung mit metallenthaltendem Deckmaterial enthält.

Claims (21)

  1. Verfahren mit: Bilden einer Gateelektrodenstruktur über einem Halbleitergebiet, wobei die Gateelektrodenstruktur ein dielektrisches Material mit großem ε, eine metallenthaltende Deckschicht, die über dem dielektrischen Material mit großem ε gebildet ist, ein Halbleitermaterial, das über der metallenthaltenden Deckschicht gebildet ist, und ein dielektrisches Deckmaterial, das über dem Halbleitermaterial gebildet ist, aufweist und wobei die Gateelektrodenstruktur einen schmäler werdenden unteren Bereich mit einer reduzierten Länge aufweist; Bilden eines Abstandshalters an Seitenwänden der Gateelektrodenstruktur, wobei der Abstandshalter einen ersten Abstandshalterbereich, der an dem schmäler werdenden unteren Bereich haftet, und einen zweiten Abstandshalterbereich, der an einem nicht schmäler werdenden Bereich der Gateelektrodenstruktur haftet, aufweist; Bilden eines eingebetteten verformungsinduzierenden Halbleitermaterials in dem Halbleitergebiet mit einem lateralen Abstand, der durch den ersten Abstandshalterbereich festgelegt ist; und Bilden von Drain- und Sourcegebieten eines Transistors in zumindest einem Teil der verformungsinduzierenden Halbleiterlegierung.
  2. Verfahren nach Anspruch 1, wobei der Abstandshalter gebildet wird, indem eine Abstandshalterschicht mit einer Dicke von ungefähr 10 Nanometer (nm) oder weniger abgeschieden wird.
  3. Verfahren nach Anspruch 2, wobei die Abstandshalterschicht mit einer Dicke von ungefähr 8 nm oder weniger abgeschieden wird.
  4. Verfahren nach Anspruch 1, wobei Bilden der Gateelektrodenstruktur ferner umfasst: Verwenden eines Teils des Halbleitermaterials als ein Elektrodenmaterial.
  5. Verfahren nach Anspruch 1, wobei Bilden der Gateelektrodenstruktur ferner umfasst: Ersetzen des Halbleitermaterials durch ein metallenthaltendes Gateelektrodenmaterial nach der Herstellung der Drain- und Sourcegebiete und nach dem Vorsehen eines Metallsilizids darin.
  6. Verfahren nach Anspruch 1, wobei die verformungsinduzierende Halbleiterlegierung so gebildet wird, dass eine kompressive Verformung in einem Kanalgebiet des Transistors erzeugt wird.
  7. Verfahren nach Anspruch 1, das ferner umfasst: Bilden eines schwellwerteinstellenden Halbleitermaterials auf dem Halbleitergebiet vor dem Bilden der Gateelektrodenstruktur.
  8. Verfahren nach Anspruch 7, wobei das schwellwerteinstellende Halbleitermaterial Silizium und Germanium aufweist.
  9. Verfahren nach Anspruch 1, das ferner umfasst: Bilden einer zweiten dielektrischen Gateelektrodenstruktur über einem zweiten Hableitergebiet, wenn die Gateelektrodenstruktur hergestellt wird, wobei die zweite Gateelektrodenstruktur so gebildet wird, dass eine Verringerung der Länge in einem unteren Bereich der zweiten Gateelektrodenstruktur vermieden wird.
  10. Verfahren nach Anspruch 9, das ferner umfasst: Bilden der verformungsinduzierenden Halbleiterlegierung selektiv in dem Halbleitergebiet, während das zweite Halbleitergebiet maskiert ist.
  11. Verfahren mit: Bilden eines Gateschichtstapels über einem ersten Halbleitergebiet und einem zweiten Halbleitergebiet; Strukturieren des Gateschichtstapels, um eine erste Gateelektrodenstruktur über dem ersten Halbleitergebiet und eine zweite Gateelektrodenstruktur über dem zweiten Halbleitergebiet zu bilden, wobei die zweite Gateelektrodenstruktur eine größere effektive Gatelänge im Vergleich zu der ersten Gateelektrodenstruktur besitzt; Bilden einer Abstandshalterschicht über der ersten und der zweiten Gateelektrodenstruktur, durch Abscheiden eines Abstandshaltermaterials mit einer Dicke von 10 Nanometer (nm) oder weniger; Bilden eines Abstandshalterelements an Seitenwänden der ersten Gateelektrodenstruktur auf der Grundlage der Abstandshalterschicht; und Bilden einer verformungsindzierenden Halbleiterlegierung in dem Halbleitergebiet unter Anwendung des Abstandshalterelements als eine Maske.
  12. Verfahren nach Anspruch 11, wobei Bilden des Gateschichtstapels umfasst: Bilden eines dielektrischen Materials mit großem ε über dem ersten und dem zweiten Halbleitergebiet und Bilden einer metallenthaltenden Deckschicht über dem dielektrischen Material mit großem ε.
  13. Verfahren nach Anspruch 11, das ferner umfasst: Bilden von Drain- und Sourcegebieten in dem ersten und dem zweiten Halbleitergebiet, um einen p-Kanaltransistor auf der Grundlage des ersten Halbleitergebiets und einen n-Kanaltransistor auf der Grundlage des zweiten Halbleitergebiets zu bilden.
  14. Verfahren nach Anspruch 11, das ferner umfasst: Ersetzen einer Halbleiterschicht eines Gateschichtstapels durch ein metallenthaltendes Gateelektrodenmaterial nach dem Herstellen der ersten und der zweiten Gateelektrodenstruktur.
  15. Verfahren nach Anspruch 11, wobei die Abstandshalterschicht mit einer Dicke von ungefähr 5 Nanometer (nm) oder weniger hergestellt wird.
  16. Verfahren nach Anspruch 11, das ferner umfasst: Bilden eines schwellwerteinstellenden Halbleitermaterials selektiv auf dem ersten Halbleitergebiet vor dem Herstellen der ersten und der zweiten Gateelektrodenstruktur.
  17. Verfahren nach Anspruch 11, wobei die verformungsinduzierende Halbleiterlegierung so hergestellt wird, dass diese eine kompressive Verformung erzeugt.
  18. Halbleiterbauelement mit: einer Gateelektrodenstruktur eines Transistors, die über einem Halbleitergebiet gebildet ist und ein Elektrodenmaterial aufweist, das über einem metallenthaltenden Gatematerial gebildet ist, das über einer Gateisolationsschicht mit einem dielektrischen Material mit großem ε mit einer ersten Länge gebildet ist, wobei das Gateelektrodenmaterial einen unteren Bereich, der auf dem dielektrischen Material mit großem ε gebildet ist, und einen oberen Bereich mit einer zweiten Länge aufweist, und wobei eine Länge des unteren Bereichs 50 Nanometer (nm) oder weniger beträgt; einer verformungsindzierenden Halbleiterlegierung, die in dem Halbleitergebiet gebildet ist; und Drain- und Sourcegebieten, die zumindest teilweise in der verformungsinduzierenden Halbleiterlegierung hergestellt sind.
  19. Halbleiterbauelement nach Anspruch 18, das ferner eine zweite Gateelektrodenstruktur eines zweiten Transistors aufweist, die über einem zweiten Halbleitergebiet gebildet ist, wobei die zweite Gateelektrodenstruktur eine zweite Gatelänge von 50 Nanometer (nm) oder weniger besitzt und wobei die zweite Gatelänge großer ist als eine Länge des unteren Bereichs.
  20. Halbleiterbauelement nach Anspruch 19, wobei der erste Transistor ein p-Kanaltransistor und der zweite Transistor ein n-Kanaltransistor ist.
  21. Halbleiterbauelement nach Anspruch 20, wobei das Halbleitergebiet eine schwellwerteinstellende Halbleiterlegierung aufweist.
DE200910023298 2009-05-29 2009-05-29 Verformungserhöhung in Transistoren mit einer eingebetteten verformungsinduzierenden Halbleiterlegierung durch Erzeugen von Strukturierungsungleichmäßigkeiten an der Unterseite der Gateelektrode Expired - Fee Related DE102009023298B4 (de)

Priority Applications (4)

Application Number Priority Date Filing Date Title
DE200910023298 DE102009023298B4 (de) 2009-05-29 2009-05-29 Verformungserhöhung in Transistoren mit einer eingebetteten verformungsinduzierenden Halbleiterlegierung durch Erzeugen von Strukturierungsungleichmäßigkeiten an der Unterseite der Gateelektrode
US12/772,436 US8357573B2 (en) 2009-05-29 2010-05-03 Strain enhancement in transistors comprising an embedded strain-inducing semiconductor alloy by creating a patterning non-uniformity at the bottom of the gate electrode
US13/718,346 US8828819B2 (en) 2009-05-29 2012-12-18 Strain enhancement in transistors comprising an embedded strain-inducing semiconductor alloy by creating a patterning non-uniformity at the bottom of the gate electrode
US14/447,830 US8969916B2 (en) 2009-05-29 2014-07-31 Strain enhancement in transistors comprising an embedded strain-inducing semiconductor alloy by creating a patterning non-uniformity at the bottom of the gate electrode

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE200910023298 DE102009023298B4 (de) 2009-05-29 2009-05-29 Verformungserhöhung in Transistoren mit einer eingebetteten verformungsinduzierenden Halbleiterlegierung durch Erzeugen von Strukturierungsungleichmäßigkeiten an der Unterseite der Gateelektrode

Publications (2)

Publication Number Publication Date
DE102009023298A1 DE102009023298A1 (de) 2010-12-02
DE102009023298B4 true DE102009023298B4 (de) 2012-03-29

Family

ID=43028504

Family Applications (1)

Application Number Title Priority Date Filing Date
DE200910023298 Expired - Fee Related DE102009023298B4 (de) 2009-05-29 2009-05-29 Verformungserhöhung in Transistoren mit einer eingebetteten verformungsinduzierenden Halbleiterlegierung durch Erzeugen von Strukturierungsungleichmäßigkeiten an der Unterseite der Gateelektrode

Country Status (2)

Country Link
US (3) US8357573B2 (de)
DE (1) DE102009023298B4 (de)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102010038737B4 (de) * 2010-07-30 2017-05-11 Globalfoundries Dresden Module One Llc & Co. Kg Verfahren zur Herstellung von Transistoren mit Metallgateelektrodenstrukturen und eingebetteten verformungsinduzierenden Halbleiterlegierungen
KR101815527B1 (ko) * 2010-10-07 2018-01-05 삼성전자주식회사 반도체 소자 및 그 제조 방법
DE102010042229B4 (de) * 2010-10-08 2012-10-25 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zum Steigern der Integrität eines Gatestapels mit großem ε durch Erzeugen einer gesteuerten Unterhöhlung auf der Grundlage einer Nasschemie und mit den Verfahren hergestellter Transistor
JP2012204652A (ja) * 2011-03-25 2012-10-22 Toshiba Corp 半導体装置の製造方法
US8803241B2 (en) * 2012-06-29 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy gate electrode of semiconductor device
US9520474B2 (en) * 2013-09-12 2016-12-13 Taiwan Semiconductor Manufacturing Company Limited Methods of forming a semiconductor device with a gate stack having tapered sidewalls
US9991285B2 (en) 2013-10-30 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming FinFET device
US10903330B2 (en) * 2013-11-27 2021-01-26 General Electric Company Tapered gate electrode for semiconductor devices
US9412843B2 (en) 2014-05-23 2016-08-09 International Business Machines Corporation Method for embedded diamond-shaped stress element
US10204960B2 (en) * 2015-09-17 2019-02-12 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming polysilicon gate structure in image sensor device
CN108172545A (zh) 2016-12-08 2018-06-15 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060091482A1 (en) * 2004-11-02 2006-05-04 Samsung Electronics Co., Ltd. Metal oxide semiconductor (MOS) transistors having a recessed gate electrode and methods of fabricating the same
DE102007030053A1 (de) * 2007-06-29 2009-01-02 Advanced Micro Devices, Inc., Sunnyvale Reduzieren der pn-Übergangskapazität in einem Transistor durch Absenken von Drain- und Source-Gebieten

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7297588B2 (en) * 2005-01-28 2007-11-20 Freescale Semiconductor, Inc. Electronic device comprising a gate electrode including a metal-containing layer having one or more impurities and a process for forming the same
JP2007243009A (ja) * 2006-03-10 2007-09-20 Renesas Technology Corp 半導体装置およびその製造方法
DE102006019937B4 (de) * 2006-04-28 2010-11-25 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines SOI-Transistors mit eingebetteter Verformungsschicht und einem reduzierten Effekt des potentialfreien Körpers
US20080277726A1 (en) * 2007-05-08 2008-11-13 Doris Bruce B Devices with Metal Gate, High-k Dielectric, and Butted Electrodes
US8536654B2 (en) * 2010-01-13 2013-09-17 Texas Instruments Incorporated Structure and method for dual work function metal gate CMOS with selective capping

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060091482A1 (en) * 2004-11-02 2006-05-04 Samsung Electronics Co., Ltd. Metal oxide semiconductor (MOS) transistors having a recessed gate electrode and methods of fabricating the same
DE102007030053A1 (de) * 2007-06-29 2009-01-02 Advanced Micro Devices, Inc., Sunnyvale Reduzieren der pn-Übergangskapazität in einem Transistor durch Absenken von Drain- und Source-Gebieten

Also Published As

Publication number Publication date
US20140339604A1 (en) 2014-11-20
DE102009023298A1 (de) 2010-12-02
US8357573B2 (en) 2013-01-22
US8828819B2 (en) 2014-09-09
US20100301421A1 (en) 2010-12-02
US8969916B2 (en) 2015-03-03
US20130130449A1 (en) 2013-05-23

Similar Documents

Publication Publication Date Title
DE102009023298B4 (de) Verformungserhöhung in Transistoren mit einer eingebetteten verformungsinduzierenden Halbleiterlegierung durch Erzeugen von Strukturierungsungleichmäßigkeiten an der Unterseite der Gateelektrode
DE102009021485B4 (de) Halbleiterbauelement mit Metallgate und einem siliziumenthaltenden Widerstand, der auf einer Isolationsstruktur gebildet ist sowie Verfahren zu dessen Herstellung
DE102007046849B4 (de) Verfahren zur Herstellung von Gateelektrodenstrukturen mit großem ε nach der Transistorherstellung
DE102011004506B4 (de) Herstellungsverfahren für ein Halbleiterbauelement und Halbleiterbauelement als Stegtransistor, der auf einem strukturierten STI-Gebiet durch eine späte Stegätzung hergestellt ist
DE102009006802B3 (de) Verfahren und Halbleiterbauelement mit Einstellung der Austrittsarbeit in einer Gateelektrodenstruktur mit großem ε nach der Transistorherstellung unter Anwendung von Lanthanum
DE102009010883B4 (de) Einstellen eines nicht-Siliziumanteils in einer Halbleiterlegierung während der FET-Transistorherstellung mittels eines Zwischenoxidationsprozesses
DE102009047306B4 (de) Verfahren zur Herstellung von Gateelektrodenstrukturen durch getrennte Entfernung von Platzhaltermaterialien unter Anwendung eines Maskierungsschemas vor der Gatestrukturierung
DE102009015715B4 (de) Verfahren zur Herstellung eines Transistorbauelements mit Bewahren der Integrität eines Gatestapel mit großem ε durch einen Versatzabstandshalter, der zum Bestimmen eines Abstands einer verformungsinduzierenden Halbleiterlegierung verwendet wird, und Transistorbauelement
DE102009006886B4 (de) Verringerung von Dickenschwankungen einer schwellwerteinstellenden Halbleiterlegierung durch Verringern der Strukturierungsungleichmäßigkeiten vor dem Abscheiden der Halbleiterlegierung
DE102010001403B4 (de) Austauschgateverfahren auf der Grundlage eines Umkehrabstandhalters, der vor der Abscheidung des Austrittsarbeitsmetalls aufgebracht wird
DE102009031155A1 (de) Gleichmäßige Metallgatestapel mit großem ε durch Einstellen einer Schwellwertspannung für komplexe Transistoren durch Diffundieren einer Metallsorte vor der Gatestrukturierung
DE102009023376A1 (de) Einstellen der Austrittsarbeit in Metallgateelektrodenstrukturen mit großem ε durch selektives Entfernen einer Barrierenschicht
DE102010001406B4 (de) Austausch-Gate-Verfahren auf der Grundlage eines früh aufgebrachten Austrittsarbeitsmetalls
DE102010063296B4 (de) Herstellungsverfahren mit reduzierter STI-Topograpie für Halbleiterbauelemente mit einer Kanalhalbleiterlegierung
DE102009055393B4 (de) Verfahren zur Herstellung und Halbleiterbauelement mit besserem Einschluss von empfindlichen Materialien einer Metallgateelektrodenstruktur mit großem ε
DE102009021489A1 (de) Erhöhen der Abscheidegleichmäßigkeit für eine Halbleiterlegierung durch einen in-situ-Ätzprozess
DE102009047307A1 (de) Vergrößerung der Stabilität eines Gatedielektrikums mit großem ε in einem Gatestapel mit großem ε durch eine sauerstoffreiche Titannitriddeckschicht
DE102011004922B4 (de) Verfahren zur Herstellung von Transistoren mit Metallgatestapeln mit erhöhter Integrität
DE102010063907B4 (de) Verfahren mit Deckschichtentfernung von Gateelektrodenstrukturen nach selektivem Bilden eines verformungsinduzierenden Halbleitermaterials
DE102010064291B4 (de) Verfahren zur Herstellung von Transistoren mit Metallgateelektrodenstrukturen mit großem ε mit einem polykristallinen Halbleitermaterial und eingebetteten verformungsinduzierenden Halbleiterlegierungen
DE102007041206B4 (de) Halbleiterbauelement und Verfahren zum selbstjustierten Entfernen eines high-k Gatedielektrikums über einem STI-Gebiet
DE102011080440B4 (de) Verfahren zur Herstellung von Metallgateelektrodenstrukturen mit großem ε mittels einer frühen Deckschichtanpassung
DE102010063774B4 (de) Herstellung einer Kanalhalbleiterlegierung mittels einer Nitridhartmaskenschicht und einer Oxidmaske
DE102009039419B4 (de) Verfahren zum Bearbeiten eines Gateelektrodenmaterialsystems unter Bewahrung der Integrität eines Gatestapels mit großem ε durch Passivierung mittels eines Sauerstoffplasmas und Transistorbauelement
DE102009046241B4 (de) Verformungsverstärkung in Transistoren, die eine eingebettete verformungsinduzierende Halbleiterlegierung besitzen, durch Kantenverrundung an der Oberseite der Gateelektrode

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final

Effective date: 20120630

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee