JP2012204652A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2012204652A JP2012204652A JP2011068502A JP2011068502A JP2012204652A JP 2012204652 A JP2012204652 A JP 2012204652A JP 2011068502 A JP2011068502 A JP 2011068502A JP 2011068502 A JP2011068502 A JP 2011068502A JP 2012204652 A JP2012204652 A JP 2012204652A
- Authority
- JP
- Japan
- Prior art keywords
- film
- hard mask
- etching
- silicon oxide
- mask layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 74
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 74
- 238000005530 etching Methods 0.000 claims abstract description 68
- 239000000463 material Substances 0.000 claims abstract description 13
- 238000010030 laminating Methods 0.000 claims abstract description 9
- 238000001039 wet etching Methods 0.000 claims abstract description 8
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 7
- 229910003697 SiBN Inorganic materials 0.000 claims description 5
- 238000009751 slip forming Methods 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 230000001747 exhibiting effect Effects 0.000 abstract 1
- 239000010408 film Substances 0.000 description 307
- 239000010410 layer Substances 0.000 description 44
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 43
- 229910052796 boron Inorganic materials 0.000 description 43
- 229910052721 tungsten Inorganic materials 0.000 description 31
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 29
- 239000010937 tungsten Substances 0.000 description 29
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 26
- 238000000034 method Methods 0.000 description 25
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 23
- 229920005591 polysilicon Polymers 0.000 description 23
- 230000000052 comparative effect Effects 0.000 description 21
- 239000007789 gas Substances 0.000 description 18
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 12
- 229910052751 metal Inorganic materials 0.000 description 11
- 239000002184 metal Substances 0.000 description 11
- 238000004544 sputter deposition Methods 0.000 description 10
- 239000000758 substrate Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 238000000151 deposition Methods 0.000 description 7
- 230000008021 deposition Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 7
- 230000004888 barrier function Effects 0.000 description 6
- 238000001020 plasma etching Methods 0.000 description 6
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 5
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 239000011651 chromium Substances 0.000 description 4
- 239000011572 manganese Substances 0.000 description 4
- 239000010955 niobium Substances 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 3
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 3
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 229910052801 chlorine Inorganic materials 0.000 description 3
- 239000000460 chlorine Substances 0.000 description 3
- 229910052804 chromium Inorganic materials 0.000 description 3
- 239000011737 fluorine Substances 0.000 description 3
- 229910052731 fluorine Inorganic materials 0.000 description 3
- 229910052735 hafnium Inorganic materials 0.000 description 3
- 229910052748 manganese Inorganic materials 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 229910052758 niobium Inorganic materials 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052742 iron Inorganic materials 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052726 zirconium Inorganic materials 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 1
- PWHULOQIROXLJO-UHFFFAOYSA-N Manganese Chemical compound [Mn] PWHULOQIROXLJO-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910002091 carbon monoxide Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- -1 for example Substances 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 description 1
- VSZWPYCFIRKVQL-UHFFFAOYSA-N selanylidenegallium;selenium Chemical compound [Se].[Se]=[Ga].[Se]=[Ga] VSZWPYCFIRKVQL-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- DAFQZPUISLXFBF-UHFFFAOYSA-N tetraoxathiolane 5,5-dioxide Chemical compound O=S1(=O)OOOO1 DAFQZPUISLXFBF-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/101—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Shaping switching materials
- H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/883—Oxides or nitrides
- H10N70/8833—Binary metal oxides, e.g. TaOx
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
- H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Semiconductor Memories (AREA)
- Drying Of Semiconductors (AREA)
Abstract
【課題】エッチング加工により高アスペクト比の構造体の形成が可能な半導体装置の製造方法を提供すること。
【解決手段】異なる材料からなる複数の膜を積層して少なくとも酸化シリコン膜を含む積層膜を形成する工程と、前記積層膜上にハードマスクパターンを形成する工程と、前記ハードマスクパターンをエッチングマスクに用いて前記積層膜を異方性エッチングして所定の形状の積層膜パターンを形成する工程と、前記ハードマスクパターンを除去する工程と、を含み、前記ハードマスクパターンは、第1ハードマスク層と第2ハードマスク層とが少なくとも1層ずつ以上積層されて構成され、前記第1ハードマスク層は、前記第2ハードマスク層よりもウェットエッチングによる剥離性が良い材料からなり、前記積層膜の直上には前記第1ハードマスク層が配置される。
【選択図】図1−1
【解決手段】異なる材料からなる複数の膜を積層して少なくとも酸化シリコン膜を含む積層膜を形成する工程と、前記積層膜上にハードマスクパターンを形成する工程と、前記ハードマスクパターンをエッチングマスクに用いて前記積層膜を異方性エッチングして所定の形状の積層膜パターンを形成する工程と、前記ハードマスクパターンを除去する工程と、を含み、前記ハードマスクパターンは、第1ハードマスク層と第2ハードマスク層とが少なくとも1層ずつ以上積層されて構成され、前記第1ハードマスク層は、前記第2ハードマスク層よりもウェットエッチングによる剥離性が良い材料からなり、前記積層膜の直上には前記第1ハードマスク層が配置される。
【選択図】図1−1
Description
本発明の実施形態は、半導体装置の製造方法に関するものである。
次世代以降の3次元メモリの製造においては、高アスペクト比の形状をエッチング加工する必要がある。例えばReRAMの製造においては、整流素子であるダイオードおよび抵抗可変膜、金属配線からなる積層構造を高アスペクト比でエッチング加工する必要がある。また、近年の半導体デバイスの微細化に伴って、加工形状のアスペクト比がさらに高くなる傾向にある。
高アスペクト比の形状の加工を実現するためには、加工対象膜に対して選択比を有する材料をエッチング加工のハードマスクとして用いることが好ましい。しかし、高アスペクト比の形状の加工を行うためには、ハードマスクのパターン自体のアスペクト比も高くなる。
従来、ReRAMの構造を加工する際には、SiNとSiO2との積層膜がハードマスクとして使用されている。ReRAMにおいても加工形状のアスペクト比が高くなる傾向にあり、ハードマスクのアスペクト比も高くなっている。例えば線幅24nm程度の細幅のライン形状の加工を行う際に、SiNとSiO2との積層膜をハードマスクとして使用すると、ハードマスクのアスペクト比は約20となる。これは倒壊の懸念が生じるアスペクト比10に対して過大である。エッチング加工中にハードマスクが倒壊した場合には、所望の加工が行えなくなる。
このため、高アスペクト比の形状の形成に対応可能な半導体装置の製造方法が望まれている。
本発明の実施形態は、上記に鑑みてなされたものであって、エッチング加工により高アスペクト比の構造体の形成が可能な半導体装置の製造方法を提供することを目的とする。
実施形態の半導体装置の製造方法は、異なる材料からなる複数の膜を積層して少なくとも酸化シリコン膜を含む積層膜を形成する工程と、積層膜上にハードマスクパターンを形成する工程と、ハードマスクパターンをエッチングマスクに用いて積層膜を異方性エッチングして所定の形状の積層膜パターンを形成する工程と、ハードマスクパターンを除去する工程と、を含む。ハードマスクパターンは、第1ハードマスク層と第2ハードマスク層とが少なくとも1層ずつ以上積層されて構成される。第1ハードマスク層は、第2ハードマスク層よりもウェットエッチングによる剥離性が良い材料からなる。積層膜の直上には第1ハードマスク層が配置される。
以下に、半導体装置の製造方法の実施の形態を図面に基づいて詳細に説明する。また、以下に示す図面においては、理解の容易のため、各部材の縮尺が実際とは異なる場合がある。各図面間においても同様である。
図1−1および図1−2は、実施の形態にかかる半導体装置の製造工程を示す断面図である。図1−1および図1−2では、整流素子(ダイオード)、バリア層、抵抗可変膜、および金属配線層を有するReRAMの積層構造を高アスペクト比で形成する工程を示している。まず、図1−1(a)に示されるように、図示しない半導体基板上に形成された下地層10上に、整流素子(ダイオード)となるポリシリコン膜11を例えばCVD(Chemical Vapor Deposition)法により形成する。次に、ポリシリコン膜11上に、バリア層となる窒化チタン(TiN)膜12を例えばスパッタリング法により形成する。
次に、窒化チタン膜12上に、抵抗可変膜13を例えばスパッタリング法により形成する。抵抗可変膜は、ハフニウム(Hf)、ジルコニウム(Zr)、ニッケル(Ni)、タンタル(Ta)、タングステン(W)、コバルト(Co)、アルミニウム(Al)、鉄(Fe)、マンガン(Mn)、クロム(Cr)およびニオブ(Nb)よりなる群から選択された少なくとも1つの元素を含む酸化物を主成分とし、印加される電圧および通電される電流のうち少なくとも一方によって互いに異なる抵抗を有する複数の状態の間を遷移することにより情報を記録することが可能な抵抗可変膜である。
次に、抵抗可変膜13上に、バリア層となる窒化チタン(TiN)膜14を例えばスパッタリング法により形成する。次に、窒化チタン膜14上に金属配線層となるタングステン(W)膜15を例えばスパッタリング法により形成する。次に、タングステン膜15上に、層間絶縁膜となる酸化シリコン(SiO2)膜16を例えばプラズマCVD法により形成する。
次に、酸化シリコン膜16上に、金属配線層となるタングステン(W)膜17を例えばスパッタリング法により形成する。次に、タングステン膜17上に、バリア層となる窒化チタン(TiN)膜18を例えばスパッタリング法により形成する。次に、窒化チタン膜18上に、整流素子(ダイオード)となるポリシリコン膜19を例えばCVD法により形成する。
次に、ポリシリコン膜19上に、バリア層となる窒化チタン(TiN)膜20を例えばスパッタリング法により形成する。次に、窒化チタン膜20上に、抵抗可変膜21を例えばスパッタリング法により形成する。抵抗可変膜21は、抵抗可変膜13と同様であり、Hf、Zr、Ni、Ta、W、Co、Al、Fe、Mn、CrおよびNbよりなる群から選択された少なくとも1つの元素を含む酸化物を主成分とし、印加される電圧および通電される電流のうち少なくとも一方によって互いに異なる抵抗を有する複数の状態の間を遷移することにより情報を記録することが可能な抵抗可変膜である。
次に、抵抗可変膜21上に、バリア層となる窒化チタン(TiN)膜22を例えばスパッタリング法により形成する。次に、窒化チタン膜22上に金属配線層となるタングステン(W)膜23を例えばスパッタリング法により形成する。なお、実際にはポリシリコン膜11の下層には金属配線層が形成されているが、実施の形態にかかる半導体装置の製造方法とは異なる工程で形成されるため、記載を省略している。
次に、タングステン膜23上に、ハードマスク膜30を形成する。ここで、ハードマスク膜としては、酸化シリコン膜31とアモルファスホウ素(アモルファスボロン:α−B)膜32と酸化シリコン膜33とがこの順で積層された積層膜を例えばプラズマCVD法により形成する。なお、ハードマスク膜30は、例えばLP−CVD(Low Pressure CVD)法など他の方法で形成してもよい。
さらに、図1(a)に示されるようにハードマスク膜30上に、公知のリソグラフィ技術により第1の方向に延在するライン状のレジストパターン40を形成する。レジストパターン40は、第1の方向と直交する第2の方向において所定の間隔をおいて形成される。ここで、図1(a)において第1の方向は紙面に垂直な方向であり、第2の方向は左右方向である。
次に、図1−1(b)に示されるように、レジストパターン40をエッチングマスクにして、例えばフッ素系のガスを用いたRIE(Reactive Ion Etching)法によりハードマスク膜30のエッチングを実施し、レジストパターン40のパターンをハードマスク膜30に転写する。このようにしてハードマスク膜30からなるマスクパターン(以下、ハードマスクパターン30Hと呼ぶ)が得られる。ハードマスクパターン30Hは、第1の方向に延在するライン状のパターンとされている。その後、例えばペルオキソ一硫酸(硫酸と過酸化水素水の混合液)を用いてレジストパターン40を剥離する。
次に、ハードマスクパターン30Hをエッチングマスクにして、タングステン膜23からポリシリコン膜11までの積層膜を異方性エッチングによりエッチングして、図1−2(c)に示されるようにハードマスクパターン30Hのパターンを該積層膜に転写する。異方性エッチングとしては、例えばドライエッチング法であるRIE法が用いられる。ここでは、タングステン膜23からポリシリコン膜11までを一括加工する。
このエッチングにおいて、タングステン膜23からポリシリコン膜11までの各層のうち酸化シリコン膜16のエッチングはアモルファスボロン膜32がエッチングマスクとして使用される。また、その他の各層のエッチングは酸化シリコン膜31と酸化シリコン膜33とがエッチングマスクとして使用される。
また、積層膜の各層は、その材質に適したガス条件により加工される。ポリシリコン膜11、ポリシリコン膜19のエッチングは、例えばフッ素系のガスを用いて行われる。窒化チタン膜12、窒化チタン膜14、窒化チタン膜18、窒化チタン膜20、窒化チタン膜22のエッチングは、例えば塩素系のガスを用いて行われる。抵抗可変膜13、抵抗可変膜21のエッチングは、例えば塩素系のガスを用いて行われる。タングステン膜15、タングステン膜17、タングステン膜23のエッチングは、例えばフッ素系のガスを用いて行われる。酸化シリコン膜16のエッチングは、例えば塩素系のガスを用いて行われる。
ハードマスクパターン30Hは、第1の方向に延在するライン状のパターンとされている。したがって、タングステン膜23からポリシリコン膜11までの積層膜は、第1の方向に延在するライン状に加工される。すなわち、各層は、図1−2(c)に示されるように半導体基板の面方向において第1の方向と直交する第2の方向においてポリシリコン膜11の加工位置上に位置するように所定の間隔をおいて加工される。
その後、タングステン膜23上に残存するハードマスクパターン30Hをウェットエッチングにより除去することにより、図1−2(d)に示されるように第1の方向に延在するライン状のパターンとされた積層膜が得られる。すなわち、タングステン膜23からポリシリコン膜11までの積層膜からなる高アスペクト比の積層構造が形成される。
ここで、エッチング終了後のタングステン膜23上には、ハードマスクパターン30Hとして酸化シリコン膜31のみが残存している。したがって、この酸化シリコン膜31をフッ酸系の薬液を用いて除去する。フッ酸系の薬液としては、例えばフッ酸、バッファードフッ酸、希フッ酸などを用いることができる。
上述した実施の形態では、酸化シリコン膜31とアモルファスボロン膜32と酸化シリコン膜33とが積層された積層膜であるハードマスクパターン30Hをエッチングマスクとして用いる。この場合、タングステン膜23からポリシリコン膜11までの積層膜のエッチング加工に必要なハードマスク膜30の膜厚を1とすると、従来のように酸化シリコン膜からなるハードマスクをエッチングマスクとして同条件でエッチング加工する場合に必要なハードマスクの膜厚は略1.8となる。これは、各膜に対する酸化シリコン膜とアモルファスボロン膜とのエッチングレートを取得し、その値から算出したものである。
RIE法によるエッチングの際のアモルファスボロン膜の酸化シリコン膜に対する選択比(酸化シリコン膜のエッチングレート/アモルファスボロン膜のエッチングレート)は5である。したがって、アモルファスボロン膜は、酸化シリコン膜のエッチング加工時のハードマスク材料として優れている。しかしながら、上述したタングステン膜23からポリシリコン膜11までの積層膜を構成する酸化シリコン膜以外の材料膜に対する選択比は、アモルファスボロン膜よりも酸化シリコン膜の方が高い。
したがって、酸化シリコン膜31とアモルファスボロン膜32と酸化シリコン膜33とが積層されたハードマスクパターン30Hをエッチングマスクとして使用し、アモルファスボロン膜32を酸化シリコン膜16用エッチングマスクとして使用し、酸化シリコン膜31と酸化シリコン膜33とをその他の各層用のエッチングマスクとして使用することにより、必要なハードマスクの膜厚を薄くすることができる。
図2は、ハードマスクの構成と、エッチング加工に必要なハードマスクの膜厚とを示す図である。図2では、各構成のハードマスクについて、上記と同条件でタングステン膜23からポリシリコン膜11までの積層膜をRIE法によりエッチング加工するために必要な膜厚を示している。ハードマスクは、酸化シリコン膜のみからなるハードマスク(比較例1)と、アモルファスボロン膜のみからなるハードマスク(比較例2)と、酸化シリコン膜とアモルファスボロン膜との積層膜からなるハードマスクであって上述したハードマスク膜30(実施例1)との3種類とした。
図2に示されるように、必要なハードマスクの膜厚は、実施例1の場合を1とすると、比較例1の場合は略1.8、比較例2の場合は略1.5となる。これは、タングステン膜23からポリシリコン膜11までの各膜に対する上述した加工条件での酸化シリコン膜とアモルファスボロン膜とのエッチングレートを取得し、その値から算出したものである。
また、実施例1のハードマスク膜は、タングステン膜23からポリシリコン膜11までの各層のうち酸化シリコン膜16のエッチングにおいてはアモルファスボロン膜32をエッチングマスクとして使用し、その他の各層のエッチングにおいては酸化シリコン膜31と酸化シリコン膜33とをエッチングマスクとして使用する。
また、これらの膜厚で所定の線幅のライン状のハードマスクを形成した場合のハードマスクのアスペクト比は、比較例1のハードマスクの場合は12.9、比較例2のハードマスクの場合は10.8、実施例1のハードマスクの場合は7.3となる。したがって、実施例1のハードマスクを用いることにより、ハードマスクのアスペクト比を倒壊の懸念の無い実用的なレベルに抑えることができる。また、比較例2のハードマスクを用いることにより、倒壊の懸念が生じるアスペクト比10よりは大きいものの比較例1のハードマスクよりもハードマスクのアスペクト比を実用可能なレベル付近に抑えることができる。
これは、アモルファスボロン膜が酸化シリコン膜よりも硬いためにエッチングの選択比が大きいという効果が有ることによる。アモルファスボロン膜の硬さは、30GPa程度である。酸化シリコン膜の硬さは、作製方法により多少変化するが0.5〜9GPa程度である。ここでの硬さは、ナノインデンターによる硬さである。
次に、各種材料膜をエッチング加工する場合に必要なハードマスク膜厚について説明する。図3は、被加工膜である積層膜100の構成を示す断面図である。積層膜100は、ポリシリコン膜101と酸化シリコン膜102と窒化チタン膜103とタングステン膜104とが積層されて構成される。図4は、ハードマスクの構成と、図3に示された積層膜100の各層をエッチング加工するために必要なハードマスクの膜厚の試算値を示す図である。ハードマスクの膜厚は、ポリシリコン膜101と酸化シリコン膜102と窒化チタン膜103とタングステン膜104とのエッチングレートを取得し、その値から算出したものである。図4においては、ハードマスクの膜厚の内訳を積層膜100の各層に対応したハッチングで記してある。
ハードマスクは、図2の場合と同様に酸化シリコン膜のみからなるハードマスク(比較例3)と、アモルファスボロン膜のみからなるハードマスク(比較例4)と、酸化シリコン膜とアモルファスボロン膜との積層膜からなるハードマスク(実施例2)との3種類とした。実施例2のハードマスクは、酸化シリコン膜とアモルファスボロン膜と酸化シリコン膜とがこの順で積層されている。
また、実施例2のハードマスク膜は、積層膜100の各層のうち酸化シリコン膜102および窒化チタン膜103のエッチングにおいてはアモルファスボロン膜をエッチングマスクとして使用し、その他の各層のエッチングにおいては酸化シリコン膜とをエッチングマスクとして使用する。
図4に示されるように、比較例4および実施例2では、比較例3に比べて酸化シリコン膜102のエッチングに必要なハードマスクの膜厚が大幅に低減している。これは、アモルファスボロン膜が酸化シリコン膜よりも硬いためにエッチングの選択比が大きいという効果が有ることによる。また、比較例4および実施例2では、比較例3に比べて窒化チタン膜103のエッチングに必要なハードマスクの膜厚が大幅に低減している。これは、アモルファスボロン膜をエッチングマスクとして使用する場合には、窒化チタン膜103のエッチングではハードマスク膜が殆ど削られないためである。
また、タングステン膜104のエッチングに必要なハードマスクの膜厚については、比較例4では比較例3に比べて4割程度増えているが、実施例2では比較例3と同じである。これは、酸化シリコン膜以外の材料膜に対する選択比が、アモルファスボロン膜よりも酸化シリコン膜の方が高いからである。そして、積層膜100全体をエッチング加工するために必要なハードマスクの膜厚は、比較例4では比較例3に比べて1/3程度低減しており、実施例2では比較例3に比べて1/2程度となっている。これは、アモルファスボロン膜が酸化シリコン膜よりも硬いことにより得られる効果である。
また、図4には示していないが、Hf、Zr、Ni、Ta、W、Co、Al、Fe、Mn、CrおよびNbよりなる群から選択された少なくとも1つの元素を含む酸化物を主成分とし、印加される電圧および通電される電流のうち少なくとも一方によって互いに異なる抵抗を有する複数の状態の間を遷移することにより情報を記録することが可能な金属酸化膜についても、エッチング加工するために必要なハードマスクの膜厚の試算をした。その結果、実施例2のハードマスクでは比較例3のハードマスクに比べて1/2程度となった。
しかしながら、アモルファスボロン膜をエッチングできる薬液が無いため、アモルファスボロン膜をウェットエッチングにより剥離除去することができない。このため、比較例4のハードマスクを用いた場合は、被加工膜上に残存したハードマスクを除去することができない。
一方、実施例2のハードマスクを用いた場合は、所望のエッチング加工が終了した時点で、被加工膜上には酸化シリコン膜の一部のみが残存する。酸化シリコン膜は、アモルファスボロン膜よりもウェットエッチングによる剥離性が良く、フッ酸系の薬液を用いて容易に除去することができる。すなわち、実施例2のハードマスクを用いた場合は、例えば線幅24nmのライン状のハードマスクを形成した場合でもハードマスクのアスペクト比を実用可能なレベルに抑えることができる。そして、エッチング加工の終了後に被加工膜上に残存するハードマスクの残存膜を容易に除去することができる。
したがって、実施例2のハードマスクを用いることにより、たとえば線幅30nm以下などの細幅のライン状のハードマスクを形成した場合でも倒壊の懸念が生じない実用可能なレベルのアスペクト比を実現可能である。また、エッチング加工の終了後におけるハードマスクの残存膜を容易に除去することが可能である。
なお、本実施の形態のハードマスクに用いるアモルファスボロン膜としては、純粋なアモルファスボロンだけでなく、NやHが混入したアモルファスボロンも使用できる。
また、上記においては酸化シリコン膜31とアモルファスボロン(α−B)膜32と酸化シリコン膜33とがこの順で被加工膜上に積層されたハードマスクパターン30Hを示したが、以下の条件を満たすハードマスクであれば、少なくとも酸化シリコン膜を含む被加工膜に対して、ハードマスクパターン30Hと同様の効果を得ることができる。第1の条件は、ハードマスクが、第1ハードマスク層を最下層として第1ハードマスク層と第2ハードマスク層とが少なくとも1層ずつ以上積層されて構成されることである。第2の条件は、第1ハードマスク層は第2ハードマスク層よりもウェットエッチングによる剥離が容易である(剥離性が良い)ことである。第3の条件は、第1ハードマスク層が被加工膜の直上に積層されることである。
このような第1ハードマスク層としては、酸化シリコン膜の他にSiN膜やアモルファスシリコン(α−Si)膜を用いることができる。この場合も上述したハードマスクパターン30Hと同様の効果を得ることができる。また、これらのシリコンを含有する膜を積層した積層膜を酸化シリコン膜31と酸化シリコン膜33との代わりに使用してハードマスクパターン30Hを構成してもよい。この場合も上記と同様の効果を得ることができる。
また、第2ハードマスク層としては、アモルファスボロン膜の他にSiBN膜やBN膜を用いることができる。この場合も上述したハードマスクパターン30Hと同様の効果を得ることができる。また、これらのボロンを含有する膜を積層した積層膜をアモルファスボロン膜32の代わりに使用してハードマスクパターン30Hを構成してもよい。この場合も上記と同様の効果を得ることができる。
また、例えば上述した第1ハードマスク層および第1ハードマスク層の材料とは異なる金属膜などからなるその他のハードマスク層を1層以上さらに積層してもよい。図5は、実施の形態にかかる他のハードマスクであるハードマスクパターン30Haの構成を示す模式図である。図5に示されるハードマスクパターン30Haは、酸化シリコン膜31と金属膜34とアモルファスボロン膜32と酸化シリコン膜33とが積層されて構成されている。ハードマスクパターン30Haをエッチングマスクとして用いて、例えば図5に示されるようにチタン(Ti)やアルミニウム(Al)などの金属膜51と酸化シリコン膜52と窒化シリコン膜53とが積層された被加工膜50に対してRIEによるエッチングを行った場合も、ハードマスクパターン30Hと同様の効果を得ることができる。
また、例えば被加工膜の最上層が酸化シリコン膜である場合には、ハードマスクの最下層となる第1ハードマスク層を窒化シリコン膜により構成する。これにより、被加工膜のエッチング終了後のハードマスクの残存膜の剥離処理の影響が、被加工膜の表面層に及ばない。
つぎに、ハードマスク膜30の酸化シリコン膜とアモルファスボロン膜との形成方法について説明する。図6は、アモルファスボロン膜と酸化シリコン膜とを形成可能な薄膜形成装置であるプラズマCVD装置の概略構成を示す模式図である。図6に示されるプラズマCVD装置では、10Torr以下の真空状態を維持可能な反応容器201内の下部領域には、被成膜基板210を加熱するヒーターも兼ねた下部電極202が配置される。被成膜基板210は、下部電極202上に載置される。また、反応容器201の上部領域には、上部電極203が下部電極202と平行に配置される。この下部電極202と上部電極203とにより平行平板電極が構成される。また、反応容器201には、反応容器201内のガスを排気する図示しない排気手段が接続されている。
ます酸化シリコン膜を成膜する場合は、排気手段により反応容器201内のガスを排気して、反応容器201内を所定の真空度とする。つぎに、下部電極202上に載置された被成膜基板210を例えば400℃〜550℃に加熱する。つぎに、ガス供給源(図示せず)からSiH4とN2OとCO2との混合ガスを反応容器201内に導入して反応容器201内の圧力を一定に保持する。そして、この状態で電源(図示せず)から上部電極203と下部電極202との電極間に高周波電力を供給して反応容器201内にプラズマを生成させる。この結果、被成膜基板210上には酸化シリコン膜が成膜される。
SiN膜やアモルファスシリコン膜も同様の手順で成膜される。SiN膜を成膜する場合は、例えばSiH4とNH3とN2との混合ガスを反応容器201内に導入する。アモルファスシリコン膜を成膜する場合は、例えばSiH4とArとの混合ガスを反応容器201内に導入する。また、これらの膜は、任意の順番で連続して同一の反応容器201内で成膜可能である。
アモルファスボロン膜を成膜する場合は、排気手段により反応容器201内のガスを排気して、反応容器201内を所定の真空度とする。つぎに、下部電極202上に載置された被成膜基板210を例えば400℃〜550℃に加熱する。つぎに、ガス供給源からB2H6とN2との混合ガスを反応容器201内に導入し、反応容器201内の圧力を一定に保持する。そして、この状態で電源(図示せず)から上部電極2003と下部電極202との電極間に高周波電力を供給して反応容器201内にプラズマを生成させる。これにより、被成膜基板210上にアモルファスボロン膜が形成される。
SiBN膜やBN膜も同様の手順で成膜される。SiBN膜を成膜する場合は、例えばSiH4とB2H6とNH3とN2との混合ガスを反応容器201内に導入する。BN膜を成膜する場合は、例えばB2H6とNH3とN2との混合ガスを反応容器201内に導入する。
そして、このようなプラズマCVD装置を用いることで、上述した膜を任意の順番で連続して同一反応容器内で生成できる。
上述したように、本実施の形態によれば、酸化シリコン膜を含む積層膜の異方性エッチングにおいて酸化シリコン膜31とアモルファスボロン膜32と酸化シリコン膜33とが積層されたハードマスクパターン30Hを用いる。このため、ハードマスクの膜厚を薄くしてハードマスクのアスペクト比を実用的なレベルに低減することができる。これにより、細幅のライン状の異方性エッチングによる一括加工が可能となり、酸化シリコン膜を含む高アスペクト比の積層構造を形成することができる。
なお、本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
10 下地層、11 ポリシリコン膜、12 窒化チタン膜、13 抵抗可変膜、14 窒化チタン膜、15 タングステン膜、16 酸化シリコン膜、17 タングステン膜、18 窒化チタン膜、19 ポリシリコン膜、20 窒化チタン膜、21 抵抗可変膜、22 窒化チタン膜、23 タングステン膜、30H ハードマスクパターン、30Ha ハードマスクパターン、31 酸化シリコン膜、32 アモルファスボロン膜、33 酸化シリコン膜、34 金属膜、40 レジストパターン、50 被加工膜、51 金属膜、52 酸化シリコン膜、53 窒化シリコン膜、100 積層膜、101 ポリシリコン膜、102 酸化シリコン膜、103 窒化チタン膜、104 タングステン膜、201 反応容器、202 下部電極、203 上部電極、210 被成膜基板。
Claims (6)
- 異なる材料からなる複数の膜を積層して少なくとも酸化シリコン膜を含む積層膜を形成する工程と、
前記積層膜上にハードマスクパターンを形成する工程と、
前記ハードマスクパターンをエッチングマスクに用いて前記積層膜を異方性エッチングして所定の形状の積層膜パターンを形成する工程と、
前記ハードマスクパターンを除去する工程と、
を含み、
前記ハードマスクパターンは、第1ハードマスク層と第2ハードマスク層とが少なくとも1層ずつ以上積層されて構成され、
前記第1ハードマスク層は、前記第2ハードマスク層よりもウェットエッチングによる剥離性が良い材料からなり、
前記積層膜の直上には前記第1ハードマスク層が配置されること、
を特徴とする半導体装置の製造方法。 - 前記第1ハードマスク層は、SiO2膜、SiN膜、α−Si膜のうちの1つの膜、または複数が積層されてなり、
前記第2ハードマスク層は、α−B膜、SiBN膜、BN膜のうちの1つの膜、または複数が積層されてなること、
を特徴とする請求項1に記載の半導体装置の製造方法。 - 前記第1ハードマスク層がSiO2膜からなり、
前記積層膜パターンを形成した後に、前記積層膜パターン上に残存する前記第1ハードマスク層をウェットエッチングにより除去すること、
を特徴とする請求項2に記載の半導体装置の製造方法。 - SiO2膜、SiN膜、α−Si膜のうちの複数の膜を同一成膜室内で大気に曝露させることなく連続成膜して前記第1ハードマスク層を形成すること、
を特徴とする請求項2に記載の半導体装置の製造方法。 - α−B膜、SiBN膜、BN膜のうちの複数の膜を同一成膜室内で大気に曝露させることなく連続成膜して前記第2ハードマスク層を形成すること、
を特徴とする請求項2に記載の半導体装置の製造方法。 - 前記第2ハードマスク層は、前記異方性エッチングにおけるSiO2膜に対する選択比が前記第1ハードマスク層よりも高いこと、
を特徴とする請求項1に記載の半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011068502A JP2012204652A (ja) | 2011-03-25 | 2011-03-25 | 半導体装置の製造方法 |
US13/300,262 US8956982B2 (en) | 2011-03-25 | 2011-11-18 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011068502A JP2012204652A (ja) | 2011-03-25 | 2011-03-25 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2012204652A true JP2012204652A (ja) | 2012-10-22 |
Family
ID=46877701
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011068502A Withdrawn JP2012204652A (ja) | 2011-03-25 | 2011-03-25 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8956982B2 (ja) |
JP (1) | JP2012204652A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2016203751A1 (ja) * | 2015-06-18 | 2016-12-22 | 日本電気株式会社 | 整流素子、スイッチング素子および整流素子の製造方法 |
KR20170031193A (ko) | 2014-07-16 | 2017-03-20 | 도쿄엘렉트론가부시키가이샤 | 기판 세정 방법, 기판 처리 방법, 기판 처리 시스템, 및 반도체 장치의 제조 방법 |
JP2018056345A (ja) * | 2016-09-29 | 2018-04-05 | 東京エレクトロン株式会社 | ハードマスクおよびその製造方法 |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6311547B2 (ja) * | 2013-11-05 | 2018-04-18 | 東京エレクトロン株式会社 | マスク構造体の形成方法、成膜装置及び記憶媒体 |
JP2016033968A (ja) * | 2014-07-31 | 2016-03-10 | マイクロン テクノロジー, インク. | 半導体装置の製造方法 |
US9754793B2 (en) | 2015-06-12 | 2017-09-05 | Toshiba Memory Corporation | Method for manufacturing semiconductor device |
JP6489951B2 (ja) | 2015-06-12 | 2019-03-27 | 東芝メモリ株式会社 | 半導体装置の製造方法 |
US10541250B2 (en) | 2015-12-29 | 2020-01-21 | Toshiba Memory Corporation | Method for manufacturing semiconductor device |
US10873023B2 (en) * | 2016-03-31 | 2020-12-22 | Crossbar, Inc. | Using aluminum as etch stop layer |
KR102456820B1 (ko) * | 2016-12-26 | 2022-10-19 | 도쿄엘렉트론가부시키가이샤 | 기판 처리 방법, 기판 처리 장치, 기판 처리 시스템, 기판 처리 시스템의 제어 장치, 반도체 기판의 제조 방법 및 반도체 기판 |
JP6914143B2 (ja) * | 2016-12-26 | 2021-08-04 | 東京エレクトロン株式会社 | 基板処理方法、基板処理装置、基板処理システム、基板処理システムの制御装置および半導体基板の製造方法 |
CN111508897A (zh) * | 2019-01-31 | 2020-08-07 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
US10833268B2 (en) | 2019-02-27 | 2020-11-10 | International Business Machines Corporation | Resistive memory crossbar array with a multilayer hardmask |
Family Cites Families (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100281899B1 (ko) * | 1998-07-22 | 2001-03-02 | 윤종용 | 금속실리사이드막위에응집방지층을갖춘게이트전극및그형성방법 |
US20010045646A1 (en) * | 1999-08-11 | 2001-11-29 | Jeffrey A. Shields | Silicon oxynitride arc for metal patterning |
JP2003031557A (ja) | 2001-07-16 | 2003-01-31 | Toshiba Corp | 半導体装置の製造方法 |
US7517796B2 (en) * | 2005-02-17 | 2009-04-14 | Sandisk 3D Llc | Method for patterning submicron pillars |
KR100764375B1 (ko) | 2005-12-15 | 2007-10-08 | 주식회사 하이닉스반도체 | 반도체 소자의 하드마스크용 고분자 및 이를 함유하는조성물 |
JP2007335660A (ja) | 2006-06-15 | 2007-12-27 | Toshiba Corp | 半導体装置のパターン形成方法 |
JP4996155B2 (ja) | 2006-07-18 | 2012-08-08 | 株式会社東芝 | 半導体装置及びその製造方法 |
KR100790999B1 (ko) * | 2006-10-17 | 2008-01-03 | 삼성전자주식회사 | 더블 패터닝 공정을 이용하는 반도체 소자의 미세 패턴형성 방법 |
KR100898678B1 (ko) * | 2006-10-31 | 2009-05-22 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
US7592265B2 (en) * | 2007-01-04 | 2009-09-22 | United Microelectronics Corp. | Method of trimming a hard mask layer, method for fabricating a gate in a MOS transistor, and a stack for fabricating a gate in a MOS transistor |
KR20080077769A (ko) * | 2007-02-21 | 2008-08-26 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자의 제조방법 |
JP2008218867A (ja) * | 2007-03-07 | 2008-09-18 | Elpida Memory Inc | 半導体装置の製造方法 |
JP2009076661A (ja) | 2007-09-20 | 2009-04-09 | Elpida Memory Inc | 半導体装置の製造方法 |
TWI492367B (zh) * | 2007-12-03 | 2015-07-11 | Renesas Electronics Corp | Cmos半導體裝置之製造方法 |
JP2009283681A (ja) | 2008-05-22 | 2009-12-03 | Toshiba Corp | 不揮発性記憶装置及びその製造方法 |
JP2010165803A (ja) * | 2009-01-14 | 2010-07-29 | Toshiba Corp | 半導体記憶装置の製造方法及び半導体記憶装置 |
DE102009023298B4 (de) * | 2009-05-29 | 2012-03-29 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | Verformungserhöhung in Transistoren mit einer eingebetteten verformungsinduzierenden Halbleiterlegierung durch Erzeugen von Strukturierungsungleichmäßigkeiten an der Unterseite der Gateelektrode |
DE102009023250B4 (de) * | 2009-05-29 | 2012-02-02 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | Halbleiterbauelement-Herstellverfahren mit erhöhter Ätzstoppfähigkeit während der Strukturierung von siliziumnitridenthaltenden Schichtstapeln durch Vorsehen einer chemisch hergestellten Oxidschicht während der Halbleiterbearbeitung |
US20100327248A1 (en) * | 2009-06-29 | 2010-12-30 | Seagate Technology Llc | Cell patterning with multiple hard masks |
US8274130B2 (en) * | 2009-10-20 | 2012-09-25 | Sandisk 3D Llc | Punch-through diode steering element |
US8551855B2 (en) * | 2009-10-23 | 2013-10-08 | Sandisk 3D Llc | Memory cell that includes a carbon-based reversible resistance switching element compatible with a steering element, and methods of forming the same |
US8026178B2 (en) * | 2010-01-12 | 2011-09-27 | Sandisk 3D Llc | Patterning method for high density pillar structures |
US8268712B2 (en) * | 2010-05-27 | 2012-09-18 | United Microelectronics Corporation | Method of forming metal gate structure and method of forming metal gate transistor |
FR2970115B1 (fr) * | 2010-12-29 | 2013-01-18 | Altis Semiconductor Snc | Procédé de gravure d'un dispositif microélectronique a mémoire programmable |
-
2011
- 2011-03-25 JP JP2011068502A patent/JP2012204652A/ja not_active Withdrawn
- 2011-11-18 US US13/300,262 patent/US8956982B2/en not_active Expired - Fee Related
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20170031193A (ko) | 2014-07-16 | 2017-03-20 | 도쿄엘렉트론가부시키가이샤 | 기판 세정 방법, 기판 처리 방법, 기판 처리 시스템, 및 반도체 장치의 제조 방법 |
US10163622B2 (en) | 2014-07-16 | 2018-12-25 | Tokyo Electron Limited | Substrate cleaning method, substrate processing method, substrate processing system and semiconductor device manufacturing method |
WO2016203751A1 (ja) * | 2015-06-18 | 2016-12-22 | 日本電気株式会社 | 整流素子、スイッチング素子および整流素子の製造方法 |
JP2018056345A (ja) * | 2016-09-29 | 2018-04-05 | 東京エレクトロン株式会社 | ハードマスクおよびその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US8956982B2 (en) | 2015-02-17 |
US20120244712A1 (en) | 2012-09-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2012204652A (ja) | 半導体装置の製造方法 | |
CN110313054B (zh) | 自限制原子热蚀刻系统和方法 | |
TWI621155B (zh) | 在自對準圖案化架構中不使用硬遮罩而增加圖案密度之方法 | |
TWI352387B (en) | Etch methods to form anisotropic features for high | |
TWI670831B (zh) | 用於三維nand硬遮罩應用的奈米結晶鑽石碳膜 | |
TWI759616B (zh) | 3d nand蝕刻 | |
CN110600379A (zh) | 具有矩形轮廓的间隔件及其制造方法 | |
JP5813678B2 (ja) | 半導体装置 | |
JP2013021129A (ja) | エッチング装置及び半導体装置の製造方法 | |
KR20120098487A (ko) | 반도체 장치의 제조 방법 | |
JP2010225899A (ja) | 半導体装置の製造方法 | |
JP2024096717A (ja) | パターニング応用のための高密度炭素膜 | |
US11121002B2 (en) | Systems and methods for etching metals and metal derivatives | |
JP6160044B2 (ja) | 半導体装置の製造方法 | |
JP5075897B2 (ja) | 半導体装置の製造方法 | |
TW201737313A (zh) | 半導體元件及製造其的方法 | |
JP5446148B2 (ja) | 炭化珪素半導体装置の製造方法 | |
TWI751328B (zh) | 使用獨立式垂直碳結構來實現金屬觸點上的自對準微影術與選擇性沉積的方法 | |
JP5766027B2 (ja) | ドライエッチング方法及びデバイス製造方法 | |
JP2021510934A (ja) | 炭化タングステン膜の接着性及び欠陥を改善する技法 | |
TWI329340B (en) | Method for manufacturing semiconductor device | |
JP5857659B2 (ja) | 半導体素子の製造方法 | |
JP2012204453A (ja) | 配線の形成方法 | |
CN110176535A (zh) | 一种自定位阻变区域的三维存储器及其制备方法 | |
JP5621228B2 (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20140603 |