KR20120098487A - 반도체 장치의 제조 방법 - Google Patents

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KR20120098487A
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겐이찌 오야마
쇼오헤이 야마우찌
히데따미 야에가시
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도쿄엘렉트론가부시키가이샤
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Abstract

종래에 비해 효율적으로 원하는 미세화 패턴을 고정밀도로 형성할 수 있어, 반도체 장치의 생산 효율을 향상시킬 수 있는 반도체 장치의 제조 방법을 제공한다. 트리밍된 포토레지스트층의 라인 패턴 상에 제1막을 성막하는 공정과, 포토레지스트층의 라인 패턴의 측벽부의 제1막을 남겨서 다른 부위의 제1막을 제거하는 공정과, 포토레지스트층을 제거하는 공정과, 제1막을 마스크로 하여, 반사 방지막과 코어층을 에칭하고, 코어층을 라인 패턴으로 하는 공정과, 라인 패턴으로 된 코어층 상에 제2막을 성막하는 공정과, 코어층의 라인 패턴의 측벽부의 제2막을 남겨서 다른 부위의 제2막을 제거하는 공정과, 제2막을 마스크로 하여 피에칭층을 에칭하고, 피에칭층을 라인 패턴으로 하는 공정을 구비한 반도체 장치의 제조 방법이다.

Description

반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE MANUFACTURING METHOD}
본 발명은, 반도체 장치의 제조 방법에 관한 것이다.
종래부터, 반도체 장치의 제조 공정에서는, 포토레지스트를 사용한 포토리소그래피 기술에 의해, 미세한 회로 패턴의 형성이 행해지고 있다. 또한, 회로 패턴의 한층 더한 미세화를 행하기 위해, 사이드 월 트랜스퍼(SWT(side wall transfer)) 프로세스나, 그 밖의 더블 패터닝(DP) 프로세스가 검토되어 있다.
상기와 같은 포토리소그래피에 있어서의 미세화 기술에서는, 예를 들어, 처음에 형성한 포토레지스트의 패턴을 하드 마스크에 전사하고, 하드 마스크와 레지스트 마스크를 사용하는 기술이 알려져 있다.
또한, 포토레지스트의 라인 패턴을 트리밍한 후, 제1 스페이서층으로서 이산화 실리콘막을 성막하고, 포토레지스트의 라인 패턴의 측벽부에만 이산화 실리콘막이 남도록 에칭하여 1/2 피치의 패턴을 형성하고, 이 후, 이산화 실리콘막 상에 제2 스페이서층으로서 질화 실리콘막을 형성하고, 마찬가지로 하여 질화 실리콘막으로 이루어지는 1/4 피치의 패턴을 형성하는 기술이 알려져 있다(예를 들어, 특허 문헌 1 참조).
일본 특허 출원 공표 제2009-543378호 공보
상기와 같이 하여 1/4 피치의 패턴을 형성하는 기술에서는, 포토레지스트 패턴 상에 성막하고, 포토레지스트 패턴의 측벽부에 남은 이산화 실리콘막을 코어로서, 이 이산화 실리콘막 상에 제2 스페이서층으로서 질화 실리콘막을 형성하고 있다. 그러나, 포토레지스트 패턴의 측벽부에 남은 이산화 실리콘막의 패턴은, 소위 집게발 형상(상단부 부분의 한쪽이 만곡된 형상)으로 되어 있고, 상면이 평탄하지 않은 형상으로 되어 있다. 이로 인해, 이 패턴을 코어로서 사용하면 선 폭 제어성이 나빠진다고 하는 문제가 있다. 또한, 이와 같은 문제를 피하기 위해, 마스크를 통해 에칭하는 것을 예정한 코어층을 미리 피에칭층 상에 다층으로 적층해 두면, 공정수가 많아지는 동시에, 제조 비용이 증대한다고 하는 문제가 발생한다.
상기와 같이, 포토리소그래피에 있어서의 미세화 기술에서는, 효율적으로 원하는 미세화 패턴을 고정밀도로 형성할 수 있게 하는 기술의 개발이 요구되고 있다.
본 발명은, 상기 종래의 사정에 대처하여 이루어진 것으로, 종래에 비해 효율적으로 원하는 미세화 패턴을 고정밀도로 형성할 수 있어, 반도체 장치의 생산 효율을 향상시킬 수 있는 반도체 장치의 제조 방법을 제공하려고 하는 것이다.
본 발명의 반도체 장치의 제조 방법의 일 형태는, 기판의 피에칭층 상에, 하측으로부터 순서대로, 코어층과, 반사 방지막과, 소정 간격을 두고 정렬된 제1 라인 패턴에 패터닝된 포토레지스트층을 형성하는 공정과, 상기 포토레지스트층의 상기 제1 라인 패턴을 트리밍하는 공정과, 트리밍된 상기 포토레지스트층의 상기 제1 라인 패턴 상에 제1막을 성막하는 공정과, 상기 포토레지스트층의 상기 제1 라인 패턴의 측벽부의 상기 제1막을 남겨서 다른 부위의 상기 제1막을 제거하는 공정과, 상기 포토레지스트층을 제거하는 공정과, 상기 제1막을 마스크로 하여, 상기 반사 방지막과 상기 코어층을 에칭하고, 상기 코어층을 제2 라인 패턴으로 하는 공정과, 상기 제2 라인 패턴으로 된 상기 코어층 상에 제2막을 성막하는 공정과, 상기 코어층의 상기 제2 라인 패턴의 측벽부의 상기 제2막을 남겨서 다른 부위의 상기 제2막을 제거하는 공정과, 상기 제2막을 마스크로 하여, 상기 피에칭층을 에칭하고, 피에칭층을 제3 라인 패턴으로 하는 공정을 구비한 것을 특징으로 한다.
본 발명에 따르면, 종래에 비해 효율적으로 원하는 미세화 패턴을 고정밀도로 형성할 수 있어, 반도체 장치의 생산 효율을 향상시킬 수 있는 반도체 장치의 제조 방법을 제공할 수 있다.
도 1은 본 발명의 반도체 장치의 제조 방법의 일 실시 형태의 공정을 설명하기 위한 도면.
도 2는 도 1의 반도체 장치의 제조 방법의 공정을 도시하는 흐름도.
이하, 본 발명의 상세를, 도면을 참조하여 실시 형태에 대해서 설명한다.
도 1은, 본 발명의 일 실시 형태에 관한 기판으로서의 반도체 웨이퍼의 일부를 확대하여 모식적으로 도시하고, 일 실시 형태에 관한 반도체 장치의 제조 방법의 공정을 도시하는 것이다. 또한, 도 2는, 일 실시 형태에 관한 반도체 장치의 제조 방법의 공정을 도시하는 흐름도이다.
도 1의 (a)에 도시하는 바와 같이, 반도체 웨이퍼(W) 상에는, 피에칭층으로서의 폴리 실리콘층(101)이 형성되어 있다. 우선, 이 폴리 실리콘층(101) 상에 코어층으로 되는 카본층으로서 본 실시 형태에서는 아몰퍼스 카본층(102)을 형성하고, 아몰퍼스 카본층(102) 상에 SiARC층(반사 방지막)(103)을 형성하고, SiARC층(103) 상에 소정의 라인 앤드 스페이스 패턴에 형성된 포토레지스트층(104)을 형성한다(도 2의 공정 S200).
이 포토레지스트층(104)은, 포토레지스트의 도포, 노광, 현상 등의 공정에 의해 형성한다. 노광 공정은, 예를 들어 ArF 액침 노광 등에 의해 행할 수 있다. 또한, 아몰퍼스 카본층(102) 대신에, 스핀 코트에 의해 형성할 수 있는 도포막(스핀 온 카본막)을 사용해도 된다. 도포막(스핀 온 카본막)은, 아몰퍼스 카본층(102)에 비해 강도적으로는 떨어지지만, 도포막(스핀 온 카본막)을 사용하면, 포토레지스트층(104)을 도포하는 도포 장치에 있어서, 포토레지스트층(104)을 도포하기 전에 도포막을 도포하여 형성할 수 있다. 따라서, 상기의 도포막의 형성으로부터, 포토레지스트층의 형성까지는, 동일한 장치 내에서 연속적으로 행할 수 있어, 프로세스의 간소화가 도모된다.
도 1의 (a)에 도시하는 상태로부터, 우선, 포토레지스트층(104)의 트리밍을 행하여 포토레지스트층(104)의 선 폭을 감소시키고(도 2의 공정 S201), 다음에, 포토레지스트층(104) 상에 제1막으로서 이산화 실리콘(SiO2)막(105)을 형성하고, 도 1의 (b)에 도시하는 상태로 한다(도 2의 공정 S202). 이 제1막으로서의 이산화 실리콘(SiO2)막(105)의 막 두께는, 예를 들어 20㎚ 정도로 한다.
포토레지스트층(104)의 트리밍 공정은, 예를 들어, 이산화 실리콘막(105)을 형성하기 위한 플라즈마 CVD 장치 내에 있어서, 산소 플라즈마를 작용시킴으로써 행할 수 있다. 또한, 이산화 실리콘(SiO2)막(105)의 성막은, 저온(140℃ 이하)에서 이산화 실리콘막(105)을 형성할 수 있는 MLD(Molecular Layer Deposition)법을 사용하는 것이 바람직하다. 또한, 이산화 실리콘막(105)에 한정되지 않고, 성막시에 포토레지스트에 데미지를 부여하지 않는 레지스트의 글래스 전이 온도 이하의 온도로 형성 가능한 막이면 다른 재질의 막을 사용해도 된다. 예를 들어, 산화 알루미늄(AlxOy), 질화 알루미늄(AlN), 산화 티탄(TiOx), 질화 실리콘(SiN), 아몰퍼스 실리콘, 폴리 실리콘 등의 재질의 막을 사용해도 된다.
다음에, 이산화 실리콘막(105)을 에칭하고, 포토레지스트층(104)의 측벽부에만 이산화 실리콘막(105)이 남은 상태로 하고(도 2의 공정 S203), 이 후, 포토레지스트층(104)을 애싱에 의해 제거하고, 도 1의 (c)에 도시하는 상태(소위 집게발 형상의 상태)로 한다(도 2의 공정 S204).
상기의 이산화 실리콘막(105)의 에칭은, 예를 들어, 평행 평판형의 플라즈마 에칭 장치를 사용하여, CF4 또는 Ar 등의 에칭 가스를 사용한 플라즈마 에칭 등에 의해 행할 수 있다. 또한, 포토레지스트층(104)의 애싱도, 마찬가지의 에칭 장치를 사용하여, 산소 가스의 플라즈마를 사용한 애싱 등에 의해 행할 수 있다.
다음에, 이산화 실리콘막(105)을 마스크로 하여, SiARC층(103)을 에칭하고, 계속해서 아몰퍼스 카본층(102)을 애싱하여, 도 1의 (d)에 도시하는 상태로 한다(도 2의 공정 S205).
상기의 SiARC층(103)의 에칭은, 예를 들어, 평행 평판형의 플라즈마 에칭 장치를 사용하여, CF4 또는 Ar 등의 에칭 가스를 사용한 플라즈마 에칭 등에 의해 행할 수 있다. 또한, 아몰퍼스 카본층(102)의 애싱도, 마찬가지의 에칭 장치를 사용하여, 산소 가스의 플라즈마를 사용한 애싱 등에 의해 행할 수 있다. 따라서, 상기의 이산화 실리콘막(105)의 에칭으로부터 아몰퍼스 카본층(102)의 애싱까지는, 동일한 에칭 장치를 사용하여, 처리 챔버 중으로부터 반출하지 않고 연속적으로 행할 수 있다.
다음에, 아몰퍼스 카본층(102) 상에 남은 SiARC층(103) 및 이산화 실리콘막(105)을 제거하여 도 1의 (e)에 도시하는 상태로 한다(도 2의 공정 S206).
상기의 SiARC층(103)의 제거 및 이산화 실리콘막(105)의 제거는, 예를 들어, HF, NH3 또는 Ar 등의 처리 가스를 사용한 가스 케미컬 에칭 장치 등을 사용하여 행할 수 있다.
다음에, 아몰퍼스 카본층(102) 상에 제2막으로서 이산화 실리콘(SiO2)막(106)을 형성하고, 도 1의 (f)에 도시하는 상태로 한다(도 2의 공정 S207). 이 제2막으로서의 이산화 실리콘(SiO2)막(106)의 막 두께는, 예를 들어 12㎚ 정도로 한다.
이산화 실리콘(SiO2)막(106)의 성막은, 저온(140℃ 이하)에서 이산화 실리콘막(106)을 형성할 수 있는 MLD(Molecular Layer Deposition)법을 사용하는 것이 바람직하다.
다음에, 이산화 실리콘막(106)을 에칭하고, 아몰퍼스 카본층(102)의 측벽부에만 이산화 실리콘막(106)이 남은 상태로 하고(도 2의 공정 S208), 이 후, 아몰퍼스 카본층(102)을 애싱에 의해 제거하고, 도 1의 (g)에 도시하는 상태(소위 집게발 형상의 상태)로 한다(도 2의 공정 S209).
상기의 이산화 실리콘막(106)의 에칭은, 예를 들어, 평행 평판형의 플라즈마 에칭 장치를 사용하여, CF4 또는 Ar 등의 에칭 가스를 사용한 플라즈마 에칭 등에 의해 행할 수 있다. 또한, 아몰퍼스 카본층(102)의 애싱도, 마찬가지의 에칭 장치를 사용하여, 산소 가스의 플라즈마를 사용한 애싱 등에 의해 행할 수 있다.
다음에, 이산화 실리콘막(106)을 마스크로 하여, 폴리 실리콘층(101)을 에칭하여 폴리 실리콘층(101)을 라인 앤드 스페이스의 패턴으로 하고, 이 후, 이산화 실리콘막(106)을 제거하고, 도 1의 (h)에 도시하는 상태로 한다(도 2의 공정 S210). 이 폴리 실리콘층(101)의 라인 앤드 스페이스의 패턴은, 도 1의 (a)에 도시되는 포토레지스트(104)의 라인 앤드 스페이스의 패턴의 1/4의 피치로 되어 있다. 따라서, 포토레지스트(104)의 라인 앤드 스페이스의 패턴이 예를 들어 40㎚ 하프 피치인 경우, 폴리 실리콘층(101)의 라인 앤드 스페이스의 패턴은, 10㎚ 하프 피치로 된다.
상기의 이산화 실리콘막(106)의 에칭은, 예를 들어, 평행 평판형의 플라즈마 에칭 장치를 사용하여, Cl2, Ar 또는 N2 등의 에칭 가스를 사용한 플라즈마 에칭 등에 의해 행할 수 있다. 또한, 이산화 실리콘막(106)의 에칭은, 예를 들어, 평행 평판형의 플라즈마 에칭 장치를 사용하여, CF4 또는 Ar 등의 에칭 가스를 사용한 플라즈마 에칭 등에 의해 행할 수 있다.
상기한 바와 같이, 본 실시 형태에서는, 라인 앤드 스페이스의 패턴의 측벽에 형성된 이산화 실리콘 등의 소위 집게발 형상의 패턴을 코어로서 그 위에 성막하는 일이 없으므로, 양호한 선 폭 제어성을 확보할 수 있다. 또한, 피에칭층으로서의 폴리 실리콘층(101) 상에 아몰퍼스 카본층(102)과, SiARC층(103)과, 포토레지스트층(104)의 3층만을 퇴적시킨 적층 구조로부터 스타트하여, 2회의 더블 패터닝을 행하여 1/4 피치의 패턴을 얻을 수 있으므로, 공정수의 증가를 억제할 수 있는 동시에, 제조 비용을 억제할 수 있다.
실시예로서, 이하의 처리 조건에 의해, 2회의 더블 패터닝을 행하고, 최초의 포토레지스트의 패턴의 1/4 피치의 폴리 실리콘의 라인 앤드 스페이스의 패턴을 형성하였다.
(포토레지스트의 트리밍)
포토레지스트의 트리밍은, 뱃치 처리식의 성막 장치에 있어서 산소 플라즈마를 작용시켜 실시하였다. 처리 조건은, 이하와 같다.
압력:20㎩(150mTorr)
고주파 전력:50W
처리 가스:O2=1000sccm
회전 속도:2.0rpm
시간:15.0분
(이산화 실리콘막(제1막)의 성막)
이산화 실리콘막(제1막)의 성막은, 상기의 포토레지스트의 트리밍을 실시한 뱃치 처리식의 성막 장치에 의해, 140℃ 이하에서 MLD(Molecular Layer Deposition)법을 사용하였다. 이산화 실리콘막의 막 두께는 20㎚로 하였다.
(이산화 실리콘막(제1막)의 에칭)
이산화 실리콘막(제1막)의 에칭은, 상부 전극과 하부 전극 사이에 고주파 전력을 인가하여 플라즈마를 발생시키는 매엽식의 CCP 에칭 장치를 사용하여 실시하였다. 처리 조건은, 이하와 같다.
압력:2.66㎩(20mTorr)
고주파 전력(상부 전극/하부 전극):600W/100W
처리 가스:CF4/Ar=100/200sccm
시간:30.0초
(포토레지스트의 애싱)
포토레지스트의 애싱은, 이산화 실리콘막(제1막)의 에칭을 실시한 매엽식의 CCP 에칭 장치를 사용하여 계속해서 실시하였다. 처리 조건은, 이하와 같다.
압력:2.66㎩(20mTorr)
고주파 전력(상부 전극/하부 전극):600W/100W
처리 가스:O2=350sccm
시간:15.0초
(SiARC의 에칭)
SiARC의 에칭은, 이산화 실리콘막(제1막)의 에칭, 포토레지스트의 애싱을 실시한 매엽식의 CCP 에칭 장치를 사용하여 계속해서 실시하였다. 처리 조건은, 이하와 같다.
압력:1.33㎩(10mTorr)
고주파 전력(상부 전극/하부 전극):600W/100W
처리 가스:CF4/Ar=100/200sccm
시간:45.0초
(아몰퍼스 카본의 애싱)
아몰퍼스 카본의 애싱은, 이산화 실리콘막(제1막)의 에칭, 포토레지스트의 애싱, SiARC의 에칭을 실시한 매엽식의 CCP 에칭 장치를 사용하여 계속해서 실시하였다. 처리 조건은, 이하와 같다.
압력:3.99㎩(30mTorr)
고주파 전력(상부 전극/하부 전극):600W/300W
처리 가스:O2=300sccm
시간:60.0초
(이산화 실리콘막(제1막)과 SiARC의 제거)
이산화 실리콘막(제1막)과 SiARC의 제거는, 가스 케미컬 에칭 장치를 사용하여 실시하였다. 처리 조건은, 이하와 같고, COR(Chemical Oxide Removal) 처리+PHT(Post Heat Treatment) 처리를 5회 행하였다.
(COR(Chemical Oxide Removal) 처리)
압력:2.66㎩(20mTorr)
처리 가스:HF/NF3/Ar=40/40/34sccm
온도(상부/측벽부/하부):60/60/35℃
시간:60.0초
(PHT(Post Heat Treatment) 처리)
압력:89.8㎩(675mTorr)
처리 가스:N2=500sccm
온도:150℃
시간:60.0초
(이산화 실리콘막(제2막)의 성막)
이산화 실리콘막(제2막)의 성막은, 상기의 뱃치 처리식의 성막 장치에 의해, 140℃ 이하에서 MLD(Molecular Layer Deposition)법을 사용하였다. 이산화 실리콘막의 막 두께는 12㎚로 하였다.
(이산화 실리콘막(제2막)의 에칭)
이산화 실리콘막(제2막)의 에칭은, 상부 전극과 하부 전극 사이에 고주파 전력을 인가하여 플라즈마를 발생시키는 매엽식의 CCP 에칭 장치를 사용하여 실시하였다. 처리 조건은, 이하와 같다.
압력:2.66㎩(20mTorr)
고주파 전력(상부 전극/하부 전극):600W/100W
처리 가스:CF4/Ar=100/200sccm
시간:20.0초
(아몰퍼스 카본막의 애싱)
아몰퍼스 카본막의 애싱은, 이산화 실리콘막(제2막)의 에칭을 실시한 매엽식의 CCP 에칭 장치를 사용하여 계속해서 실시하였다. 처리 조건은, 이하와 같다.
압력:2.66㎩(20mTorr)
고주파 전력(상부 전극/하부 전극):600W/30W
처리 가스:O2=350sccm
시간:90.0초
(브레이크 스루 처리)
아몰퍼스 카본막의 애싱 처리에 계속해서 매엽식의 CCP 에칭 장치에 의해 브레이크 스루 처리를 행하고, 애싱 처리에 의해 반도체 웨이퍼 표면에 부착된 산화막 및 자연 산화막의 제거를 행하였다. 처리 조건은, 이하와 같다.
압력:2.66㎩(20mTorr)
고주파 전력(상부 전극/하부 전극):600W/100W
처리 가스:CF4/Ar=100/200sccm
시간:5.0초
(폴리 실리콘층의 에칭)
폴리 실리콘층의 에칭은, 이산화 실리콘막(제2막)의 에칭, 아몰퍼스 카본막의 애싱, 브레이크 스루 처리를 실시한 매엽식의 CCP 에칭 장치를 사용하여 계속해서 실시하였다. 처리 조건은, 이하와 같다.
(메인 에칭)
압력:1.33㎩(10mTorr)
고주파 전력(상부 전극/하부 전극):300W/200W
처리 가스:Cl2/Ar/N2=100/200/200sccm
시간:30.0초
(오버 에칭)
오버 에칭의 처리 조건은, 다음과 같다.
압력:3.99㎩(30mTorr)
고주파 전력(상부 전극/하부 전극):600W/30W
처리 가스:Cl2/O2/N2=160/5/80sccm
시간:60.0초
상기의 처리 조건에 의해 형성한 실시예의 폴리 실리콘층의 패턴을, 전자 현미경으로 관찰한 바, 최초의 포토레지스트 패턴의 1/4 피치의 라인 앤드 스페이스의 패턴이 형성되어 있는 것을 확인할 수 있었다.
이와 같은 라인 앤드 스페이스의 패턴 상에, 패턴을 절단하기 위한 마스크(컷트 마스크)를 포토레지스트에 의해 형성하고, 필요에 따라서 절연막에 의한 슈링크를 행하고, 이 마스크를 사용하여 라인 앤드 스페이스의 패턴을 원하는 패턴에 패터닝할 수 있다.
이상과 같이, 본 실시 형태에 따르면, 종래에 비해 효율적으로 원하는 미세화 패턴을 고정밀도로 형성할 수 있어, 반도체 장치의 생산 효율을 향상시킬 수 있는 반도체 장치의 제조 방법을 제공할 수 있다. 또한, 본 발명은, 상기 실시 형태 및 실시예에 한정되는 것이 아니라, 각종 변형이 가능한 것은 물론이다.
W : 반도체 웨이퍼
101 : 폴리 실리콘층
102 : 아몰퍼스 카본층
103 : SiARC층(반사 방지막)
104 : 포토레지스트층
105 : 이산화 실리콘막(제1막)
106 : 이산화 실리콘막(제2막)

Claims (6)

  1. 기판의 피에칭층 상에, 하측으로부터 순서대로, 코어층과, 반사 방지막과, 소정 간격을 두고 정렬된 제1 라인 패턴에 패터닝된 포토레지스트층을 형성하는 공정과,
    상기 포토레지스트층의 상기 제1 라인 패턴을 트리밍하는 공정과,
    트리밍된 상기 포토레지스트층의 상기 제1 라인 패턴 상에 제1막을 성막하는 공정과,
    상기 포토레지스트층의 상기 제1 라인 패턴의 측벽부의 상기 제1막을 남겨서 다른 부위의 상기 제1막을 제거하는 공정과,
    상기 포토레지스트층을 제거하는 공정과,
    상기 제1막을 마스크로 하여, 상기 반사 방지막과 상기 코어층을 에칭하고, 상기 코어층을 제2 라인 패턴으로 하는 공정과,
    상기 제2라인 패턴으로 된 상기 코어층 상에 제2막을 성막하는 공정과,
    상기 코어층의 상기 제2 라인 패턴의 측벽부의 상기 제2막을 남겨서 다른 부위의 상기 제2막을 제거하는 공정과,
    상기 제2막을 마스크로 하여, 상기 피에칭층을 에칭하고, 피에칭층을 제3 라인 패턴으로 하는 공정을 구비한 것을 특징으로 하는, 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 코어층이 카본막에 의해 형성되어 있는 것을 특징으로 하는, 반도체 장치의 제조 방법.
  3. 제2항에 있어서, 상기 카본막이 아몰퍼스 카본으로 이루어지는 것을 특징으로 하는, 반도체 장치의 제조 방법.
  4. 제2항에 있어서, 상기 카본막이 도포막으로 이루어지는 것을 특징으로 하는, 반도체 장치의 제조 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제1막 및 상기 제2막은, 140℃ 이하의 온도로 형성되는 것을 특징으로 하는, 반도체 장치의 제조 방법.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 피에칭층의 제3 라인 패턴 상에, 패터닝된 포토레지스트 마스크를 더 형성하고, 당해 포토레지스트 마스크를 통해 상기 피에칭층을 에칭하고, 상기 피에칭층의 제3 라인 패턴을 패터닝하는 것을 특징으로 하는, 반도체 장치의 제조 방법.
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