KR100575078B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

Info

Publication number
KR100575078B1
KR100575078B1 KR1020030100921A KR20030100921A KR100575078B1 KR 100575078 B1 KR100575078 B1 KR 100575078B1 KR 1020030100921 A KR1020030100921 A KR 1020030100921A KR 20030100921 A KR20030100921 A KR 20030100921A KR 100575078 B1 KR100575078 B1 KR 100575078B1
Authority
KR
South Korea
Prior art keywords
layer
oxide film
gate electrode
film
polycrystalline silicon
Prior art date
Application number
KR1020030100921A
Other languages
English (en)
Other versions
KR20050070741A (ko
Inventor
김광수
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020030100921A priority Critical patent/KR100575078B1/ko
Publication of KR20050070741A publication Critical patent/KR20050070741A/ko
Application granted granted Critical
Publication of KR100575078B1 publication Critical patent/KR100575078B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 반도체 소자의 제조 방법을 개시한다. 이에 의하면, 반도체 기판 상에 게이트 산화막을 적층하고, 상기 게이트 산화막 상에 다결정 실리콘층을 적층하고, 상기 다결정 실리콘층 상에 무기질의 하부 반사방지층으로서 산화질화막을 형성하고, 상기 산화질화막 상에 하드마스크층으로서 산화막을 형성하고, 사진식각공정에 의해 상기 산화막과 산화질화막을 게이트 전극 형성을 위한 패턴으로 형성하고, 상기 산화막을 식각 마스크층으로 이용하여 상기 다결정 실리콘층과 게이트 산화막을 식각하고, 상기 산화막과 산화질화막을 제거시킨다.
따라서, 본 발명은 상기 다결정 실리콘층을 식각하는 동안에 상기 산화막이 상기 산화질화막의 식각 손상을 방지하므로 상기 게이트 전극의 상측 모서리부의 오버 에치를 방지할 수 있다. 따라서, 상기 게이트 전극의 선폭 사이즈와 게이트 전극간의 간격 폭 사이즈에 대한 정확한 임계 치수를 구현할 수 있다.
하부 반사방지층, 산화질화막, 산화막, 게이트 전극, 오버 에치 임계 치수

Description

반도체 소자의 제조 방법{Method For Manufacturing Semiconductor Device}
도 1a 내지 도 1c는 종래 기술에 의한 반도체 소자의 게이트 전극 형성 방법을 나타낸 단면 공정도.
도 2a 내지 도 2c는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 게이트 전극의 상측 모서리부의 오버 에치(over etch)를 방지함으로써 상기 게이트 전극의 정확한 임계 치수(critical dimension: CD)를 구현하도록 한 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자의 고집적화를 위해 반도체 소자의 미세화가 진행됨에 따라 상기 반도체 소자를 구성하는 게이트 전극이나 배선의 패턴들과 같은 미세한 패턴을 형성하기가 점차 어려워진다. 그러므로, 상기 게이트 전극이나 배선의 선폭 사이즈뿐만 아니라 상기 게이트 전극간의 간격이나 배선간의 간격 사이즈에 대한 임계 치수(critical dimension: CD)를 정밀하게 제어함으로써 상기 미세한 패턴을 원하는 사이즈로 구현할 수가 있다.
한편, 이러한 미세한 패턴을 원하는 사이즈로 구현하기 위해서는 사진공정용 노광장치에 사용되는 광원으로서 짧은 파장의 광원을 사용하고 있다. 하지만, 하지층의 광 반사는 상기 하지층의 선폭 변화 및 임계 치수 제어에 악영향을 주기 때문에 반도체 소자의 동작 및 생산 수율에 직접적으로 영향을 미치는 중요한 요인으로 작용한다.
상기 광 반사를 억제시키기 위한 방안으로서 상기 하지층 상에 하부 반사방지층(bottom anti-reflected coating: BARC)을 추가로 적층시키는 방안이 사용되고 있다. 상기 반사방지층은 재질에 따라 크게 유기질의 반사방지층과 무기질의 반사방지층으로 구분된다.
종래의 반도체 소자의 제조 방법은 도 1a에 도시된 바와 같이, 반도체 기판(10) 상에 게이트 산화막(11)을 형성하고, 상기 게이트 산화막(11) 상에 게이트 전극용 다결정 실리콘층(13)을 형성하고, 상기 다결정 실리콘층(13) 상에 유기질의 하부 반사방지층(15)을 형성하고, 상기 하부 반사방지층(15) 상에 게이트 전극 형성을 위한 감광막(17)의 패턴을 형성한다.
이어서, 상기 감광막(17)의 패턴을 식각 마스크층으로 이용하여 상기 감광막(17)의 패턴 아래에 하부 반사방지층(15)을 남김과 아울러 상기 감광막(17)의 패턴 외측의 하부 반사방지층(15)을 제거시킨다.
도 1b에 도시된 바와 같이, 그런 다음, 상기 감광막(17)의 패턴을 식각 마스크층으로 이용하여 상기 하부 반사방지층(15) 아래에 상기 다결정 실리콘층(13)과 게이트 산화막(11)을 남김과 아울러 상기 감광막(17)의 패턴 외측의 다결정 실리콘층(13)과 게이트 산화막(11)을 제거시킨다.
도 1c에 도시된 바와 같이, 이후, 상기 감광막(17)의 패턴과 하부 반사방지층(15)을 제거시킴으로써 상기 다결정 실리콘(13)의 게이트 전극을 노출시킨다.
그런데, 종래에는 상기 하부 반사방지층(15)으로서 유기질의 반사방지층을 사용하므로 상기 감광막(17)의 패턴을 식각 마스크층으로 이용하여 상기 다결정 실리콘층(13)을 건식 식각공정에 의해 식각할 때 상기 하부 반사방지층(15)이 상기 감광막(17)의 패턴과 마찬가지로 식각 손상을 받는다.
그러므로, 상기 게이트 전극의 다결정 실리콘층(13)의 상측 모서리부가 오버 에치(over etch)되므로 상기 게이트 전극의 선폭 사이즈와, 게이트 전극간의 간격 폭 사이즈에 대한 정확한 임계 치수를 구현하기가 어렵다. 그 결과, 반도체 소자의 동작 신뢰성이 저하되고 나아가 반도체 소자의 수율이 저하된다.
따라서, 본 발명의 목적은 게이트 전극의 패턴을 형성하더라도 상기 게이트 전극의 상측 모서리부의 오버 에치를 방지함으로써 상기 게이트 전극의 정확한 임계 치수를 구현하는데 있다.
본 발명의 다른 목적은 반도체 소자의 신뢰성을 향상시키는데 있다.
본 발명의 또 다른 목적은 반도체 소자의 수율을 향상시키는데 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조 방법은
반도체 기판 상에 도전층을 형성하는 단계; 상기 도전층 상에 무기질의 하부 반사방지층을 형성하는 단계; 상기 하부 반사방지층 상에 하드 마스크층을 형성하는 단계; 사진식각공정을 이용하여 상기 하드 마스크층과 하부 반사방지층을 게이트 전극 형성 패턴으로 형성하는 단계; 및 상기 하드 마스크층을 식각 마스크층으로 이용하여 상기 도전층을 식각하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 하부 반사방지층을 산화질화막으로 형성할 수 있다. 또한, 상기 하부 반사방지층을 100~600Å의 두께로 형성할 수 있다.
바람직하게는, 상기 하부 반사방지층을 플라즈마 강화 화학 기상 증착 공정에 의해 형성할 수 있다.
바람직하게는, 상기 하드 마스크층을 산화막으로 형성할 수 있다. 또한, 상기 하드 마스크층을 플라즈마 강화 화학 기상 증착 공정에 의해 형성할 수 있다.
바람직하게는, 상기 도전층을 다결정 실리콘층으로 형성할 수 있다.
따라서, 본 발명은 게이트 전극의 상측 모서리부를 오버 에치시키지 않음으로써 게이트 전극에 대한 정확한 임계 치수를 구현할 수 있다.
이하, 본 발명에 의한 반도체 소자의 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2c는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도이다.
도 2a를 참조하면, 먼저, 반도체 기판(20), 예를 들어 단결정 실리콘 기판 상에 게이트 절연막, 예를 들어 게이트 산화막(21)을 열 산화 공정에 의해 원하는 두께로 형성시키고, 상기 산화막(21) 상에 광 반사가 높은 도전층, 예를 들어 다결정 실리콘층(23)을 원하는 두께로 적층한다.
그런 다음, 예를 들어 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition: PECVD) 공정 등을 이용하여 상기 다결정 실리콘층(23) 상에 무기질의 하부 반사방지층(BARC), 예를 들어 산화질화막(25)을 100~600Å의 두께로 적층시킨다.
이때, 상기 플라즈마 강화 화학 기상 증착 공정을 위한 반응 조건으로서, 공정 온도가 300~400℃이고, 반응 압력은 4~7 Torr이고, 고주파 전력(RF power)은 80~160 와트(W)이다. 또한, 반응 가스로는 45~55 sccm(standard cubic centimeter per minute)의 SiH4 가스와, 90~110 sccm의 N2O 가스와, 1500~2500 sccm의 He 가스를 사용한다.
이어서, 예를 들어 플라즈마 강화 화학 기상 증착(PECVD) 공정을 이용하여 상기 산화질화막(25) 상에 하드 마스크층, 예를 들어 산화막(27)을 500~3000Å의 두께로 적층시킨다.
그런 다음, 상기 산화막(27) 상에 게이트 전극 형성을 위한 감광막(29)의 패턴을 형성한 후 상기 감광막(29)의 패턴을 식각 마스크층으로 이용하여 건식 식각공정, 예를 들어 반응성 이온 식각 공정으로 상기 감광막(29)의 패턴 아래에 상기 산화막(27)과 산화질화막(25)을 남김과 아울러 상기 감광막(29)의 패턴 외측의 산화막(27)과 산화질화막(25)을 제거한다.
도 2b를 참조하면, 이후, 도 2a의 감광막(29)의 패턴을 제거하고 나서 상기 산화막(27)을 식각 마스크층으로서 이용하여 예를 들어 건식 식각공정으로 상기 산화질화막(25) 아래에 상기 다결정 실리콘층(23)과 게이트 산화막(21)을 남김과 아울러 상기 산화막(27) 외측의 다결정 실리콘층(23)과 게이트 산화막(21)을 제거시킨다.
이때, 상기 산화막(27)은 하드 마스크층으로서, 상기 다결정 실리콘층(23)을 식각하는 동안에 상기 산화질화막(25)의 식각 손상을 방지하므로 상기 다결정 실리콘층(23)의 상측 모서리부가 오버 에치되는 것을 방지할 수 있다.
도 2c를 참조하면, 그런 다음, 도 2b의 산화막(27)과 산화질화막(25)을 예를 들어 습식 식각공정에 의해 제거시킴으로써 상기 다결정 실리콘층(23)의 게이트 전극을 노출시킨다.
따라서, 본 발명은 상기 게이트 전극의 상측 모서리부가 오버 에치되는 것을 방지하므로 상기 게이트 전극의 선폭 사이즈와 상기 게이트 전극간의 간격 폭 사이즈에 대한 정확한 임계 치수를 구현할 수가 있다.
그러므로, 반도체 소자의 동작 신뢰성을 향상시키고 나아가 반도체 소자의 수율을 향상시킬 수가 있다.
한편, 본 발명은 상기 다결정 실리콘층을 이용한 게이트 전극의 형성을 기준으로 설명하였지만, 배선의 형성에도 동일하게 적용할 수 있음은 자명한 사실이다. 설명의 편의상, 이에 대한 설명은 설명의 중복을 피하기 위하여 생략하기로 한다.
이후, 도면에 도시하지 않았지만, 엘디디 영역 형성 공정, 소스/드레인 형성 공정, 층간 절연막 형성 공정, 콘택홀 형성 공정, 배선 공정 등 통상적인 공정을 진행함으로써 본 발명의 반도체 소자의 제조 공정을 완료한다. 설명의 편의상 이에 대한 설명은 생략하기로 한다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 소자의 제조 방법은 반도체 기판 상에 게이트 산화막을 적층하고, 상기 게이트 산화막 상에 다결정 실리콘층을 적층하고, 상기 다결정 실리콘층 상에 무기질의 하부 반사방지층으로서 산화질화막을 형성하고, 상기 산화질화막 상에 하드마스크층으로서 산화막을 형성하고, 사진식각공정에 의해 상기 산화막과 산화질화막을 게이트 전극 형성을 위한 패턴으로 형성하고, 상기 산화막을 식각 마스크층으로 이용하여 상기 다결정 실리콘층과 게이트 산화막을 식각하고, 상기 산화막과 산화질화막을 제거시킨다.
따라서, 본 발명은 상기 다결정 실리콘층을 식각하는 동안에 상기 산화막이 상기 산화질화막의 식각 손상을 방지하므로 상기 게이트 전극의 상측 모서리부의 오버 에치를 방지할 수 있다.
따라서, 상기 게이트 전극의 선폭 사이즈와 게이트 전극간의 간격 폭 사이즈에 대한 정확한 임계 치수를 구현할 수 있으므로 반도체 소자의 동작 신뢰성을 향상시키고 나아가 반도체 소자의 수율을 향상시킬 수가 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.

Claims (7)

  1. 반도체 기판 상에 도전층을 형성하는 단계;
    상기 도전층 상에 무기질의 산화질화막을 형성하는 단계;
    상기 산화질화막 상에 산화막을 형성하는 단계;
    사진식각공정을 이용하여 상기 산화막과 산화질화막을 게이트 전극 형성 패턴으로 형성하는 제1식각단계;
    상기 게이트 전극 형성 패턴을 식각 마스크층으로 이용하여 상기 도전층을 식각하는 제2식각단계; 및
    상기 산화막과 산화질화막을 제거하는 제3식각단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 삭제
  3. 제 1 항에 있어서, 상기 산화질화막을 100~600Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항 또는 제 3 항에 있어서, 상기 산화질화막을 플라즈마 강화 화학 기상 증착 공정에 의해 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 삭제
  6. 제 1 항에 있어서, 상기 하드 마스크층을 플라즈마 강화 화학 기상 증착 공정에 의해 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서, 상기 도전층을 다결정 실리콘층으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
KR1020030100921A 2003-12-30 2003-12-30 반도체 소자의 제조방법 KR100575078B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030100921A KR100575078B1 (ko) 2003-12-30 2003-12-30 반도체 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030100921A KR100575078B1 (ko) 2003-12-30 2003-12-30 반도체 소자의 제조방법

Publications (2)

Publication Number Publication Date
KR20050070741A KR20050070741A (ko) 2005-07-07
KR100575078B1 true KR100575078B1 (ko) 2006-04-28

Family

ID=37260781

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030100921A KR100575078B1 (ko) 2003-12-30 2003-12-30 반도체 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR100575078B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990086045A (ko) * 1998-05-25 1999-12-15 윤종용 반사 방지막을 이용한 게이트 전극 및 그 제조방법과, 이를 이용한 셀프얼라인 콘택 형성 방법
KR20010008516A (ko) * 1999-07-01 2001-02-05 김영환 고집적 반도체장치의 게이트전극 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990086045A (ko) * 1998-05-25 1999-12-15 윤종용 반사 방지막을 이용한 게이트 전극 및 그 제조방법과, 이를 이용한 셀프얼라인 콘택 형성 방법
KR20010008516A (ko) * 1999-07-01 2001-02-05 김영환 고집적 반도체장치의 게이트전극 제조방법

Also Published As

Publication number Publication date
KR20050070741A (ko) 2005-07-07

Similar Documents

Publication Publication Date Title
KR20010058774A (ko) 반도체 소자의 제조 방법
KR100575078B1 (ko) 반도체 소자의 제조방법
KR20070113604A (ko) 반도체 소자의 미세패턴 형성방법
JP3959790B2 (ja) 半導体装置の製造方法
KR100282416B1 (ko) 반도체소자의제조방법
KR100910865B1 (ko) 반도체소자 제조방법
KR100540481B1 (ko) 플래쉬 메모리 소자의 제조 방법
KR100643484B1 (ko) 반도체소자의 제조방법
KR100912958B1 (ko) 반도체 소자의 미세 패턴 제조 방법
KR100253315B1 (ko) 반도체소자의 배선형성을 위한 식각방법
KR100205095B1 (ko) 반도체 소자의 비트라인 형성방법
KR20020048616A (ko) 플래시 메모리 장치의 게이트 패턴 형성 방법
KR100490299B1 (ko) 플래시 메모리 소자의 제조 방법
KR100549583B1 (ko) 반도체소자의 게이트 제조방법
KR100723769B1 (ko) 플래쉬 메모리소자의 제조방법
KR100772699B1 (ko) 반도체 소자 제조 방법
KR20030091452A (ko) 피팅 현상을 방지하는 패턴 형성 방법
KR20000044949A (ko) 반도체 소자의 게이트 전극 형성 방법
KR20080085287A (ko) 패턴 형성을 위한 반도체 구조 및 이를 이용한 패턴 형성방법
KR20080060549A (ko) 반도체 소자의 트렌치 형성 방법
KR20060120974A (ko) 플래시 메모리 소자의 제조 방법
KR20090044855A (ko) 반도체 소자의 제조방법
JP2000058511A (ja) ドライエッチング方法
JPH05129253A (ja) 半導体装置の製造方法
KR20010011718A (ko) 그 측벽이 경사진 식각마스크를 이용한 반도체 소자의 패턴 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120319

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee