KR20060120974A - 플래시 메모리 소자의 제조 방법 - Google Patents

플래시 메모리 소자의 제조 방법 Download PDF

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KR20060120974A
KR20060120974A KR1020050043239A KR20050043239A KR20060120974A KR 20060120974 A KR20060120974 A KR 20060120974A KR 1020050043239 A KR1020050043239 A KR 1020050043239A KR 20050043239 A KR20050043239 A KR 20050043239A KR 20060120974 A KR20060120974 A KR 20060120974A
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Abstract

본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 플로팅 게이트용 폴리 실리콘 증착시, 증착될 영역의 네가티브 슬로프를 갖는 형상을 포지티브 슬로프를 갖는 형상으로 변경한 후, 폴리 실리콘을 증착함으로써, 증착된 폴리 실리콘층내에 심을 발생시키지 않고, 폴리 실리콘 잔여물에 의한 패턴 브릿지 결함을 방지할 수 있다.
네가티브 슬로프, 포지티브 슬로프, 플래시 메모리 소자, 트렌치 절연막

Description

플래시 메모리 소자의 제조 방법{Method of manufacturing a flash memory device}
도 1a 내지 도 1d는 종래의 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2a는 종래의 플래시 메모리 소자의 제조 방법에 의해 게이트 패턴이 형성된 반도체 기판의 평면도이다.
도 2b는 도 2a에 도시된 반도체 기판의 A-A' 절단면의 단면도이다.
도 2c는 도 2a에 도시된 반도체 기판의 B-B' 절단면의 단면도이다.
도 3a 내지 도 3h는 본 발명의 일실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 4a는 본 발명에 따른 플래시 메모리 소자의 제조 방법에 의해 게이트 패턴이 형성된 반도체 기판의 평면도이다.
도 4b는 도 4a에 도시된 반도체 기판의 C-C' 절단면의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
31 : 반도체 기판 32 : 패드 산화막
33 : 패드 질화막 34 : 하드 마스크 산화막
35, 48 : 반사 방지막 36, 49 : 포토 레지스트
37 : 트렌치 38 : HDP 산화막
39 : 트렌치 절연막 40 : 터널 산화막
41 : 제1 폴리 실리콘막 42 : 산화된 부분
43 : 제2 폴리 실리콘막 44 : 플로팅 게이트
45 : ONO 유전체막 46a : 폴리 실리사이드막
46b : 금속층 47 : 하드 마스크막
50 : 게이트 패턴
본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 특히, 플래시 메모리 소자의 제조 방법에 관한 것이다.
일반적으로, 플래시 메모리 소자를 제조하기 위한 소자 분리 공정에서는 얕은 트렌치 소자 분리(Shallow Trench Isolation, 이하 'STI'라 함) 구조가 사용되고 있다. 한편, 플로팅 게이트(floating gate)의 격리를 위한 마스크 패터닝의 설계가 고집적화됨에 따라 미세 패턴을 구현하기 위한 마스크 작업이 점점 더 어려워지고 있다. 따라서, 최근에는 고집적의 균일한 플로팅 게이트를 구현하기 위해, 자기정렬 플로팅 게이트(Self Aligned Floating Gate, 이하 'SAFG'라 함) 방식을 이용하여 플래시 메모리 소자를 구현하고 있다. SAFG 방식에서는 STI 구조위에 플로팅 게이트용 폴리 실리콘막이 증착된 후 화학적 기계적 연마(Chemical Mechanical Polishing: 이하, 'CMP'라 함) 공정이 실행되는 것만으로 자기정렬된 플로팅 게이트가 형성될 수 있다. 따라서 기존의 STI 또는 SA-STI(Self-Aligned STI) 구조에 비하여, 플로팅 게이트의 형성을 위한 공정들(예를 들면, 마스킹 공정, 식각 공정, 세정 공정 등)이 생략될 수 있고, 마스킹 공정시 오버래이(Overlay) 마진(margin) 부족과 같은 문제점이 개선될 수 있다. 이러한 SAFG 방식을 이용한 종래의 플래시 메모리 소자의 제조 과정을 도 1a 내지 도 1d를 참고하여 간략히 설명하면 다음과 같다. 먼저, 도 1a에 도시된 것과 같이, 반도체 기판(11), 패드(Pad) 산화막(12), 및 패드 질화막(13)이 순차적으로 층착되고 패터닝됨으로써 트렌치(15)가 형성된 전체 구조 상부에 HDP(High Density Plasma) 산화막(14)이 증착된다. 이 후, 도 1b에 도시된 것과 같이, 평탄화를 위한 CMP 공정이 실행된 후, 식각 공정에 의해 상기 패드 질화막(13)이 제거됨으로써, 트렌치 절연막(16)이 형성된다. 또, 상기 트렌치 절연막(16)이 형성된 전체 구조 상부에 터널 산화막(17)이 형성된다. 다음으로, 도 1c에 도시된 것과 같이, 플로팅 게이트를 형성하기 위한 폴리 실리콘막(18)이 상기 터널 산화막(17) 상부에 증착된다. 도 1d에 도시된 것과 같이, CMP 공정이 실행됨으로써 상기 트렌치 절연막(16) 상부의 상기 폴리 실리콘막(18)과 상기 터널 산화막(17)이 제거되어, 상기 트렌치 절연막(16) 상부가 노출된다. 이후, 도 2b에 도시된 것과 같이, ONO(Oxide Nitride Oxide) 유전체막(21)과, 제어 게이트(22)용 폴리 실리사이드막(22a) 및 금속층(22b)과, 하드 마스크막(23), 반사 방지막(미도시), 및 포토 레지스트막(미도시)이 순차로 증착된 후, 패터닝 및 식각 공정이 실행됨으로써, 게이트 패턴(20, 도 2a참고)이 형성될 수 있다. 그러나 상술한 종래의 플래시 메모리 소자의 제조 과정에서는, 추후에 증착될 상기 HDP 산화막(14)의 갭-필(Gap-Fill) 마진을 확보하기 위해, 상기 트렌치(15)가 포지티브 슬로프(positive slope)의 형상(즉, 상부 폭보다 하부 폭이 더 좁은 형상)을 갖도록 형성된다. 이러한 상기 트렌치(15)의 형상으로 인하여, 상기 트렌치 절연막(16)들 사이에는 네가티브 슬로프(negative slope)의 형상(즉, 상부 폭보다 하부 폭이 더 넓은 형상)을 갖는 공간(S)이 형성된다. 상기 공간(S)의 네가티브 슬로프 형상은 플로팅 게이트용 상기 폴리 실리콘막(18)이 증착될 때, 상기 공간(S) 내부에 심(seam)(19)을 발생시키는 원인이 된다. 특히, 70㎚급 이하의 초미세 배선 구조를 갖는 반도체 메모리 소자에서 상기 심(19)의 발생 문제는 더욱 심각하게 나타난다. 따라서 후속되는 상기 ONO 유전체막의 증착 공정시, 선행된 평탄화 공정에 의해 오픈된 상기 심(19) 내부에 상기 ONO 유전체 막이 증착된다. 상기 게이트 패턴(20)이 형성되는 지역에서 발생한 상기 심(19)은, 도 2b에 도시된 것과 같이, 후속되는 공정들에서 그다지 큰 영향을 미치지 않는다. 하지만, 상기 게이트 패턴(20)이 형성되지 않은 지역에서 발생한 상기 심(19)은, 도 2c에 도시된 것과 같이, 후속되는 식각 공정에서 장애물로서 작용될 수 있다. 이를 좀 더 상세히 설명하면, 도 2c에서 점선으로 도시된 것과 같이, 상기 심(19) 내부에 증착된 ONO 유전체 막(21')이 상기 폴리 실리콘막(18)의 식각 공정(화학적 식각 및 물리적 연마를 포함하는 식각 공정)에서 식각 장애물로서 작용하여, 상기 ONO 유전체 막(21') 하부의 상기 폴리 실리콘(18)이 식각되지 않는다. 결국, 상기 폴리 실리콘막(18)의 식각 공정에서 상기 ONO 유전체 막(21')은 연마되어 소실되고, 폴리 실리콘 잔여물(25)이 그대로 남게 된다. 따라 서 종래의 플래시 메모리 소자의 제조 방법은 상기 폴리 실리콘(18)의 식각 공정에서 제거되지 않는 상기 폴리 실리콘 잔여물(25)을 발생시켜, 패턴 브릿지(pattern bridge) 등의 결함을 발생시키게 되는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 플로팅 게이트용 폴리 실리콘 증착시, 증착될 영역의 네가티브 슬로프를 갖는 형상을 포지티브 슬로프를 갖는 형상으로 변경한 후, 폴리 실리콘을 증착함으로써, 증착된 폴리 실리콘층내에 심을 발생시키지 않고, 폴리 실리콘 잔여물에 의한 패턴 브릿지 결함을 방지할 수 있는 플래시 메모리 소자의 제조 방법을 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 플래시 메모리 소자의 제조 방법은, 필드 영역과 액티브 영역으로 정의되는 반도체 기판에서, 필드 영역에 트렌치 절연막을 형성하는 단계; 전체 구조 상부에 터널 산화막을 형성하는 단계; 터널 산화막 상부에 제1 폴리 실리콘막을 증착하는 단계; 트렌치 절연막의 상부 및 돌출부 영역의 제1 폴리 실리콘막의 일부를 산화시키는 단계; 제1 폴리 실리콘막의 산화된 부분을 제거하는 단계; 전체 구조 상부에 제2 폴리 실리콘막을 증착한 후, 트렌치 절연막을 정지층으로 사용하여, 제2 폴리 실리콘막을 평탄화함으로써, 액티브 영역에 제1 및 제2 폴리 실리콘막을 포함하는 플로팅 게이트를 형성하는 단계; 및 플로팅 게이트 상부에 ONO 유전체막을 형성하고, 유전체막 상부에 제어 게이트를 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3a 내지 도 3h는 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위하여 도시한 단면도들이다. 도 3a 내지 도 3h에 도시된 참조부호들 중 서로 동일한 참조부호는 서로 동일한 기능을 하는 동일 구성요소를 가리킨다.
도 3a를 참고하면, 반도체 기판(31) 상부에 패드 산화막(32), 패드 질화막(33), 하드 마스크 산화막(34), 반사 방지막(35), 및 포토 레지스트(36)가 순차적으로 증착된다. 상기 반사 방지막(35)은 예를 들어, 실리콘산화질화막(SION)으로 형성된다. 이 후, 액티브(active) 영역을 제외한, 필드(field) 영역의 상기 포토 레지스트(36)가 노광되고 현상됨으로써, 상기 필드 영역이 노출되는 패턴이 형성된다. 도 3b를 참고하면, 상기 포토 레지스트(36) 패턴을 식각 마스크로 사용하는 식각 공정에 의해, 상기 필드 영역의 상기 포토 레지스트(36), 상기 반사 방지막(35), 상기 하드 마스크 산화막(34), 상기 패드 질화막(33), 및 상기 패드 산화막(32)이 제거된다. 도 3c를 참고하면, 상기 포토 레지스트(36)와 상기 반사 방지막(35)이 제거되고, 상기 하드 마스크 산화막(34)을 식각 마스크로 사용하는 식각 공정에 의해 상기 반도체 기판(31)이 식각된다. 이 후, 상기 하드 마스크 산화막(34) 이 제거됨으로써, 상기 필드 영역에, 상기 반도체 기판(31), 상기 패드 산화막(32), 및 상기 패드 질화막(33)에 의해 정의되는 트렌치(37)가 형성된다. 상기 트렌치(37)는 후속하여 증착되는 산화막의 갭-필 마진을 고려하여, 포지티브 슬로프의 형상을 갖도록 형성된다. 다음으로, 상기 트렌치(37)가 매립되도록, 전체 구조 상부에 트렌치 절연막의 형성을 위한 HDP 산화막(38)이 증착된다. 도 3d를 참고하면, 상기 패드 질화막(33)을 정지층으로 사용하는 CMP 공정이 실행됨으로써, 상기 HDP 산화막(38)이 평탄화된다. 이 후, 상기 패드 질화막(33) 및 상기 패드 산화막(32)이 제거됨으로써, 트렌치 절연막(39)이 형성된다. 이때, 이웃한 두 개의 상기 트렌치 절연막(39)들 사이에는 네가티브 슬로프의 형상을 갖는 공간(P)이 형성된다. 이후, 전체 구조 상부에 터널(tunnel) 산화막(40)이 형성된다.
도 3e를 참고하면, 상기 터널 산화막(40) 상부에 제1 폴리 실리콘막(41)이 증착된다. 바람직하게, 상기 제1 폴리 실리콘막(41)이 이웃한 두 개의 상기 트렌치 절연막(39)들 사이의 길이(T1)에 대해 40% 내지 50% 미만인 두께를 갖도록 증착된다. 다음으로, 도 3f를 참고하면, 상기 트렌치 절연막(39)의 상부 및 돌출부(overhang)(H, 도 3d참고) 영역의 상기 제1 폴리 실리콘막(41)의 일부를 산화시킨다. 바람직하게, 상기 제1 폴리 실리콘막(41)의 산화되는 부분(42)의 두께는 증착된 상기 제1 폴리 실리콘막(41) 두께의 30% 내지 70%이다. 여기에서, 상기 제1 폴리 실리콘막(41)의 산화는 O2, Ar, 및 He 가스를 이용하는 고밀도 플라즈마(High Density Plasma) 산화 공정에 의해 실행될 수 있다. 바람직하게, 상기 고밀도 플라 즈마 산화 공정은, 400∼800℃의 온도로 유지되는 챔버내에, 5KW 미만의 플라즈마 전력과 3KW 미만의 기판 바이어스 전력을 공급하고, 상기 O2 가스의 유입량을 400sccm 이상으로, Ar 가스의 유입량을 200∼500sccm으로, 및 상기 He 가스의 유입량을 200sccm∼500sccm으로 각각 공급하면서 실시된다.
택일적으로, 상기 제1 폴리 실리콘막(41)의 산화는 산화 가스로서, H2O 가스, 또는 H2 및 O2의 혼합 가스를 이용하는 습식 산화 공정에 의해 실행될 수 있다. 바람직하게, 상기 습식 산화 공정은, 700∼1200℃의 온도로 유지되는 퍼니스(furnace)내에, 상기 H2O 가스의 유입량을 10slm 이상으로 공급하거나, 또는 혼합 비율이 1 : 1인 상기 H2 가스와 상기 O2 가스의 유입량을 15slm 이상으로 공급하면서 실시된다.
택일적으로, 상기 제1 폴리 실리콘막(41)의 산화는 산화 가스로서, O2를 이용하는 건식 산화 공정에 의해 실행될 수 있다. 바람직하게, 상기 건식 산화 공정은, 800∼1200℃의 온도로 유지되는 챔버내에, 상기 O2 가스의 유입량을 8slm 이상으로 공급하면서 실시된다.
택일적으로, 상기 제1 폴리 실리콘막(41)의 산화는 산화 가스로서, O2 및 N2를 이용하는 급속 열산화(Rapid Thermal Oxidation) 공정에 의해 실행될 수도 있다. 바람직하게, 상기 급속 열산화 공정은, 800∼1200℃의 온도로 유지되는 챔버내 에, 상기 O2 가스의 유입량을 10slm 이상으로 공급하면서 실시된다. 바람직하게, 상기 급속 열산화 공정에서, 상기 챔버의 승온 속도는 100∼200℃/sec이다.
이후, 도 3g를 참고하면, 상기 제1 폴리 실리콘막(41)의 상기 산화된 부분(42)이 (건식 또는 습식) 식각 공정에 의해 제거된다. 그 결과, 네가티브 슬로프의 형상을 갖는 공간(P, 도 3d참고)이 포지티브 슬로프의 형상을 갖는 공간(P')으로 변경된다. 여기에서, 상기 산화된 부분(42)의 제거는 DHF(Diluted HF; 99:1의 비율로 H20로 희석된 HF용액) 또는 BOE(Buffered Oxide Etchant)를 식각 용액으로 사용하는 습식 식각 공정에 의해 실행될 수 있다. 택일적으로, 상기 산화된 부분(42)의 제거는 챔버내에, 1KW∼2KW의 플라즈마 전력과 500W 미만의 기판 바이어스 전력을 공급하고, C4F8와 O2, 또는 C5F8와 O2, 또는 CHF3와 O2, 또는 CH2F2의 식각 가스를 공급하면서 실시될 수도 있다. 이후, 전체 구조 상부에 제2 폴리 실리콘막(43)이 증착된다. 이때, 상기 공간(P')이 포지트브 슬로프의 형상을 가지므로, 상기 공간(P')에서 심이 발생되지 않는다.
도 3h를 참고하면, 상기 트렌치 절연막(39)을 정지층으로 사용하는 CMP 공정이 실행되어, 상기 제2 폴리 실리콘막(43)이 평탄화된다. 그 결과, 상기 액티브 영역에 상기 제1 및 제2 폴리 실리콘막(41, 43)을 포함하는 플로팅 게이트(44)가 형성된다. 또, 전체 구조 상부에 ONO 유전체막(45), 폴리 실리사이드막(46a), 금속층(46b), 하드 마스크막(47), 반사 방지막(48), 및 포토 레지스트(49)이 순차적으로 증착된다. 이후, 도 3h에 도시되지 않았지만, 상기 포토 레지스트(49)가 패터닝되 어, 상기 필드 영역의 상기 반사 방지막(48)이 노출된다. 또, 상기 포토 레지스트(49) 패턴을 식각 마스크로 사용하는 식각 공정에 의해, 상기 필드 영역의 상기 반사 방지막(48)과 상기 하드 마스크막(47)이 제거된다. 또, 상기 포토 레지스트(49) 패턴과 상기 반사 방지막(48)이 제거되고, 상기 하드 마스크막(47)을 식각 마스크로 사용하는 식각 공정에 의해, 상기 필드 영역의 상기 금속층(46b), 상기 폴리 실리사이드막(46a), 및 상기 ONO 유전체막(45)이 제거된다. 그 결과, 상기 액티브 영역의 상기 플로팅 게이트(44) 상부에 상기 ONO 유전체막(45)과, 상기 폴리 실리사이드막(46a) 및 상기 금속층(46b)을 포함하는 상기 제어 게이트(46)가 형성된다.
도 4a는 본 발명에 따른 플래시 메모리 소자의 제조 방법에 의해 게이트 패턴이 형성된 반도체 기판의 평면도이고, 도 4b는 도 4a에 도시된 반도체 기판의 C-C' 절단면의 단면도이다. 도 4a 및 도 4b에서 참조되는 것과 같이, 본 발명에 따른 플래시 메모리 소자의 제조 방법에 의하면, 게이트 패턴(50)이 형성되지 않는 영역의 터널 산화막(40) 상부에 폴리 실리콘 잔여물이 발생되지 않는 것을 확인할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 플로팅 게이트용 폴리 실리콘 증착시, 증착될 영역의 네가티브 슬로프를 갖는 형상을 포지티브 슬로프를 갖는 형상으로 변경한 후, 폴리 실리콘을 증착함으로써, 증착된 폴리 실리콘층내에 심을 발생시키지 않고, 폴리 실리콘 잔여물에 의한 패턴 브릿지 결함을 방지할 수 있다.

Claims (17)

  1. 필드 영역과 액티브 영역으로 정의되는 반도체 기판에서, 상기 필드 영역에 트렌치 절연막을 형성하는 단계;
    전체 구조 상부에 터널 산화막을 형성하는 단계;
    상기 터널 산화막 상부에 제1 폴리 실리콘막을 증착하는 단계;
    상기 트렌치 절연막의 상부 및 돌출부 영역의 상기 제1 폴리 실리콘막의 일부를 산화시키는 단계;
    상기 제1 폴리 실리콘막의 산화된 부분을 제거하는 단계;
    전체 구조 상부에 제2 폴리 실리콘막을 증착한 후, 상기 트렌치 절연막을 정지층으로 사용하여, 상기 제2 폴리 실리콘막을 평탄화함으로써, 상기 액티브 영역에 상기 제1 및 제2 폴리 실리콘막을 포함하는 플로팅 게이트를 형성하는 단계; 및
    상기 플로팅 게이트 상부에 ONO(Oxide Nitride Oxide) 유전체막을 형성하고, 상기 유전체막 상부에 제어 게이트를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  2. 제1항에 있어서, 상기 트렌치 절연막을 형성하는 단계는,
    상기 반도체 기판 상부에 패드 산화막, 패드 질화막, 하드 마스크 산화막, 반사 방지막, 및 포토 레지스트를 순차적으로 증착하는 단계;
    상기 포토 레지스트를 패터닝한 후 식각 공정을 실시하여, 상기 필드 영역의 상기 포토 레지스트, 상기 반사 방지막, 상기 하드 마스크 산화막, 상기 패드 질화막, 및 상기 패드 산화막을 식각하는 단계;
    상기 포토 레지스트와 상기 반사 방지막을 제거하고, 상기 하드 마스크 산화막을 식각 마스크로 하여 상기 반도체 기판을 식각하는 단계;
    상기 하드 마스크 산화막을 제거하여, 상기 반도체 기판, 상기 패드 산화막, 및 상기 패드 질화막에 의해 정의되는 트렌치를 형성하는 단계; 및
    전체 구조 상부에 트렌치 절연막용 HDP(High Density Plasma) 산화막을 증착한 후, 상기 패드 질화막을 정지층으로 사용하여, 상기 HDP 산화막을 평탄화한 후, 상기 패드 질화막 및 상기 패드 산화막을 제거하여, 상기 트렌치 절연막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 제1 폴리 실리콘막의 증착 단계에서, 상기 제1 폴리 실리콘막은 이웃한 두 개의 상기 트렌치 절연막들 사이의 길이에 대해 40% 내지 50% 미만인 두께를 갖도록 증착되는 플래시 메모리 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 제1 폴리 실리콘막의 일부를 산화시키는 단계에서, 산화되는 부분의 두께는 증착된 상기 제1 폴리 실리콘막 두께의 30% 내지 70%인 플래시 메모리 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 제1 폴리 실리콘막의 일부를 산화시키는 단계는, 산화 가스로서, O2, Ar, 및 He 가스를 이용하는 고밀도 플라즈마(High Density Plasma) 산화 공정에 의해 실행되는 플래시 메모리 소자의 제조 방법.
  6. 제5항에 있어서,
    상기 고밀도 플라즈마 산화 공정은, 400∼800℃의 온도로 유지되는 챔버내에, 5KW 미만의 플라즈마 전력과 3KW 미만의 기판 바이어스 전력을 공급하고, 상기 O2 가스의 유입량을 400sccm 이상으로, Ar 가스의 유입량을 200∼500sccm으로, 및 상기 He 가스의 유입량을 200sccm∼500sccm으로 각각 공급하면서 실시하는 공정인 플래시 메모리 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 제1 폴리 실리콘막의 일부를 산화시키는 단계는, 산화 가스로서, H2O 가스, 또는 H2 및 O2의 혼합 가스를 이용하는 습식 산화 공정에 의해 실행되는 플래시 메모리 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 습식 산화 공정은, 700∼1200℃의 온도로 유지되는 퍼니스(furnace)내에, 상기 H2O 가스의 유입량을 10slm 이상으로 공급하거나, 또는 혼합 비율이 1 : 1인 상기 H2 가스와 상기 O2 가스의 유입량을 15slm 이상으로 공급하면서 실시하는 공정인 플래시 메모리 소자의 제조 방법.
  9. 제1항에 있어서,
    상기 제1 폴리 실리콘막의 일부를 산화시키는 단계는, 산화 가스로서, O2를 이용하는 건식 산화 공정에 의해 실행되는 플래시 메모리 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 건식 산화 공정은, 800∼1200℃의 온도로 유지되는 챔버내에, 상기 O2 가스의 유입량을 8slm 이상으로 공급하면서 실시하는 공정인 플래시 메모리 소자의 제조 방법.
  11. 제1항에 있어서,
    상기 제1 폴리 실리콘막의 일부를 산화시키는 단계는, 산화 가스로서, O2 및 N2를 이용하는 급속 열산화(Rapid Thermal Oxidation) 공정에 의해 실행되는 플래시 메모리 소자의 제조 방법.
  12. 제11항에 있어서,
    상기 급속 열산화 공정은, 800∼1200℃의 온도로 유지되는 챔버내에, 상기 O2 가스의 유입량을 10slm 이상으로 공급하면서 실시하는 공정인 플래시 메모리 소자의 제조 방법.
  13. 제12항에 있어서,
    상기 급속 열산화 공정에서, 상기 챔버의 승온 속도는 100∼200℃/sec인 플래시 메모리 소자의 제조 방법.
  14. 제1항에 있어서,
    상기 제1 폴리 실리콘막의 산화된 부분을 제거하는 단계는, DHF(Diluted HF) 또는 BOE(Buffered Oxide Etchant)를 식각 용액으로 사용하는 습식 식각 공정에 의해 실행되는 플래시 메모리 소자의 제조 방법.
  15. 제1항에 있어서,
    상기 제1 폴리 실리콘막의 산화된 부분을 제거하는 단계는, 챔버내에, 1KW∼2KW의 플라즈마 전력과 500W 미만의 기판 바이어스 전력을 공급하고, C4F8와 O2, 또는 C5F8와 O2, 또는 CHF3와 O2, 또는 CH2F2의 식각 가스를 공급하면서 실시하는 플라 즈마 식각 공정에 의해 실행되는 플래시 메모리 소자의 제조 방법.
  16. 제2항에 있어서,
    상기 제2 폴리 실리콘막을 평탄화와, 상기 HDP 산화막의 평탄화는, CMP(Chemical Mechanical Polishing) 공정에 의해 실행되는 플래시 메모리 소자의 제조 방법.
  17. 제1항에 있어서,
    상기 플로팅 게이트 상부에 상기 ONO 유전체막과 상기 제어 게이트를 형성하는 단계는,
    전체 구조 상부에 상기 ONO 유전체막, 폴리 실리사이드막, 금속층, 하드 마스크막, 반사 방지막, 및 포토 레지스트를 순차적으로 증착하는 단계;
    상기 포토 레지스트를 패터닝한 후, 상기 포토 레지스트 패턴을 식각 마스크로 사용하여, 상기 필드 영역의 상기 반사 방지막과 상기 하드 마스크막을 식각하여 제거하는 단계; 및
    상기 포토 레지스트 패턴과 상기 반사 방지막을 제거하고, 상기 하드 마스크막을 식각 마스크로 사용하여, 상기 필드 영역의 상기 금속층, 상기 폴리 실리사이드막, 및 상기 ONO 유전체막을 식각하여 제거함으로써, 상기 액티브 영역의 상기 플로팅 게이트 상부에 상기 ONO 유전체막을 형성하고, 상기 폴리 실리사이드막과 상기 금속층을 포함하는 상기 제어 게이트를 형성하는 단계를 포함하는 플래시 메 모리 소자의 제조 방법.
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KR100788364B1 (ko) * 2006-12-19 2008-01-02 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법

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