KR20060108319A - 플래쉬 메모리 소자의 제조방법 - Google Patents

플래쉬 메모리 소자의 제조방법 Download PDF

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KR20060108319A
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Abstract

본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 소오스 플러그를 형성한 다음에 소오스 플러그를 포함한 전면에 산화막, 질화막, 산화막의 적층 구조로 층간절연막을 형성하고 이후에 실시하는 드레인 플러그용 폴리실리콘막 평탄화 공정 및 메탈 라인용 트렌치 형성 공정시 산화막과 질화막의 식각 선택비 차이를 이용하여 소오스 플러그와 메탈 라인 사이에 위치하는 층간절연막의 손실을 최소화함으로써 메탈 라인과 소오스 플러그간의 브릿지(bridge) 현상을 방지하는 기술이다.
메탈 라인, 소오스 플러그, 숏트, 식각 선택비

Description

플래쉬 메모리 소자의 제조방법{Method for fabricating flash memory device}
도 1은 일반적인 플래쉬 메모리 소자의 소오스 플러그와 드레인 플러그 및 메탈 라인을 도시한 레이아웃도
도 2a 내지 도 2f는 종래 기술에 따른 플래쉬 메모리 소자의 제조공정 단면도
도 3a 내지 도 3g는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
30 : 반도체 기판 31 : 게이트
32 : 스페이서 33 : 제 1 식각방지 질화막
34 : 제 1 층간절연막 35 : 소오스 플러그
36a : 제 1 산화막 36b : 제 2 식각방지 질화막
36c : 제 2 산화막 36 : 제 2 층간절연막
37 : 하드마스크 질화막 38 : 제 1 하부반사방지막
39 : 드레인 콘택홀 40a : 드레인 플러그
41 : 제 3 층간절연막 42 : 메탈 라인
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히 상부의 메탈 라인과 하부의 소오스 플러그(source plug)간 브릿지(bridge)를 방지하기 위한 플래쉬 메모리 소자의 제조방법에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 플래쉬 메모리 소자의 제조방법을 설명하면 다음과 같다.
도 1은 일반적인 플래쉬 메모리 소자의 소오스 플러그와 드레인 플러그 및 메탈 라인을 도시한 레이아웃도이다. 그리고, 도 2a 내지 도 2f는 종래 기술에 따른 플래쉬 메모리 소자의 제조공정 단면도로, 도 1의 A-A 방향으로 절단된 단면에서 관찰된 소자 구조를 각 제조 단계별로 나타내고 있다.
종래 기술에 따른 플래쉬 메모리 소자 제조를 위해서는 먼저, 도 2a에 도시하는 바와 같이 반도체 기판(10)상에 터널 산화막(11a)을 형성하고, 상기 터널 산화막(11a)상에 플로팅 게이트(11b)와 층간 유전막(11c)과 컨트롤 게이트(11d)와 하드마스크막(11e)의 적층막으로 구성되는 게이트(11)를 다수 개 형성하고, 상기 게이트(11)를 마스크로 반도체 기판(10)내에 불순물 이온을 주입하여 소오스 및 드레인 접합(미도시)을 형성한다.
그런 다음, 상기 게이트(11) 양측면에 스페이서(12)를 형성하고, 반도체 기판(10)의 전표면상에 제 1 식각방지 질화막(13)을 증착한다. 이어, 상기 제 1 식각방지 질화막(13)상에 HDP(High Density Plasma) 산화막을 증착하고 평탄화하여 제 1 층간절연막(14)을 형성한다.
그런 다음, 사진 식각 공정으로 상기 제 1 층간절연막(14)과 제 1 식각방지 질화막(13)과 터널 산화막(11a)을 식각하여 상기 소오스 접합을 노출하는 소오스 콘택홀을 형성한 후, 상기 소오스 콘택홀이 매립되도록 전면에 폴리실리콘막을 증착하고, 상기 제 1 층간절연막(14)을 타겟으로 전면을 에치백(etchback) 또는 CMP(Chemical Mechanical Polishing)하여 상기 소오스 콘택홀내에 소오스 플러그(15)를 형성한다.
이어서, 상기 소오스 플러그(15)를 포함한 제 1 층간절연막(14)상에 산화막을 증착하여 제 2 층간절연막(16)을 형성하고, 상기 제 2 층간절연막(16)상에 탑 어택(top attack) 방지를 위해 하드마스크 질화막(17)을 증착한다.
그리고, 포토 공정의 난반사를 방지하기 위하여 상기 하드마스크 질화막(17)상에 하부반사방지막(Bottom Anti Reflective Coating : BARC)(18)을 형성하고, 상기 하부반사방지막(18)상에 포토레지스트(PR)를 도포한다.
그런 다음, 도 2b에 도시하는 바와 같이 드레인 플러그 영역이 정의되도록 노광 및 현상 공정으로 상기 포토레지스트(PR)를 패터닝하고, 패터닝된 포토레지스트(PR)를 마스크로 하는 식각 공정으로 상기 하부반사방지막(18)과 하드마스크 질화막(17)을 패터닝한다.
이어서, 도 2c에 도시하는 바와 같이 상기 포토레지스트(PR)와 하부반사방지막(18)을 제거하고 상기 패터닝된 하드마스크 질화막(17)을 마스크로 이용하여 상기 제 2 층간절연막(16)과 제 1 층간절연막(14)과 제 1 식각방지 질화막(13)과 터널 산화막(11a)을 식각하여 상기 드레인 접합을 노출하는 드레인 콘택홀(19)을 형성한다.
그리고 나서, 도 2d에 도시하는 바와 같이 상기 드레인 콘택홀(19)이 매립되도록 전면에 폴리실리콘막(20)을 증착한다.
이어, 도 2e에 도시하는 바와 같이 에치백(etch back) 공정으로 상기 폴리실리콘막(20)을 식각하여 상기 드레인 콘택홀(19)내에 드레인 플러그(20a)를 형성한 다음, 상기 하드마스크 질화막(17)을 완전히 제거한다.
상기 에치백 공정시 상기 제 2 층간절연막(16)이 손실되게 되어 상기 제 2 층간절연막(16)의 두께가 얇아지게 된다.
상기 제 2 층간절연막(16)의 손실을 방지하기 위해서는 상기 드레인 플러그(20a) 형성을 위한 폴리실리콘막(20) 식각시 에치백 공정 대신 CMP 공정을 적용하면 되나, 폴리실리콘막(20) 하부에 하드마스크 질화막(17)이 존재하는 상태에서 CMP 공정을 적용하면 드레인 플러그간 아이솔레이션(Isolation)이 어려워 브릿지(bridge)가 발생되게 되므로, CMP 공정 적용은 불가능하다.
이어서, 상기 제 2 층간절연막(16)상에 M1 트렌치 형성시 식각방지막으로 사용되는 제 2 식각방지 질화막(21)을 증착하고, 상기 제 2 식각방지 질화막(21)상에 산화막을 증착하여 제 3 층간절연막(22)을 형성한다.
그런 다음, 도 2f에 도시하는 바와 같이 포토 및 식각 공정으로 상기 제 3 층간절연막(22)과 제 2 식각방지 질화막(21)을 식각하여 M1 트렌치를 형성한다. 이때, M1 트렌치 하부의 제 2 층간절연막(16)도 식각되게 되어 도면에서와 같이 제 2 층간절연막(16)의 두께는 더욱 얇아지게 된다. 이후, 상기 M1 트렌치내에 텅스텐(W)을 증착하여 메탈 라인(23)을 형성한다.
앞서 살펴본 바와 같이, 상기 제 2 층간절연막(16)은 상기 드레인 플러그 형성을 위한 폴리실리콘막 에치백 공정과 상기 M1 트렌치 식각 공정을 거치면서 두께가 매우 얇아지게 된다.
따라서, 상기 메탈 라인(23)과 그 하부의 소오스 플러그(15)간 마진이 상당히 줄어들게 되며 부분적으로 브릿지(bridge)가 발생되게 되게 된다. 그 결과, 비정상적인 동작을 하는 디바이스(device)의 양산 비율이 증가되어 수율(yield)이 저하되게 된다.
본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 소오스 플러그와 메탈 라인간 마진을 향상시킬 수 있는 플래쉬 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 소오스 플러그와 메탈 라인간 브릿지를 방지하는데 있다.
본 발명의 또 다른 목적은 수율(yield)을 향상시키는데 있다.
본 발명에 따른 플래쉬 메모리 소자의 제조방법은 하부 패턴이 형성된 반도체 기판상에 제 1 식각방지 질화막과 제 1 층간절연 산화막을 형성하는 단계와, 상기 제 1 층간절연 산화막상에 제 1 산화막과 제 2 식각방지 질화막과 제 2 산화막과, 하드마스크 질화막을 차례로 형성하는 단계와, 상기 하드마스크 질화막을 패터닝하고 패터닝된 하드마스크 질화막을 마스크로 상기 제 2 산화막과 제 2 식각방지 질화막을 식각하는 단계와, 상기 패터닝된 하드마스크 질화막을 마스크로 상기 제 1 산화막과 제 1 층간절연 산화막을 식각하여 드레인 콘택홀을 형성하는 단계와, 상기 드레인 콘택홀 하부의 제 1 식각방지 질화막과 상기 하드마스크막을 제거하는 단계와, 상기 드레인 콘택홀을 포함한 전면에 도전막을 매립하고 상기 도전막과 제 2 산화막을 평탄 제거하여 상기 드레인 콘택홀내에 드레인 플러그를 형성하는 단계와, 전면에 제 2 층간절연 산화막을 형성하고 상기 제 2 층간절연 산화막에 트렌치를 형성하는 단계와, 상기 트렌치내에 메탈 라인을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도로, 도 1의 A-A 방향으로 절단된 단면에서 공정 단계에 따른 소자 구조를 나타낸다.
먼저, 도 3a에 도시하는 바와 같이 반도체 기판(30)상에 터널 산화막(31a)을 형성하고, 상기 터널 산화막(31a)상에 플로팅 게이트(31b)와 층간 유전막(31c)과 컨트롤 게이트(31d)와 하드마스크막(31e)이 적층된 구조의 게이트(31)를 다수 개 형성하고, 상기 게이트(31)들을 마스크로 반도체 기판(30)내에 불순물 이온을 주입하여 소오스 및 드레인 접합(미도시)을 형성한다.
그런 다음, 상기 게이트(31) 양측면에 스페이서(32)를 형성하고, 전표면상에 제 1 식각방지 질화막(33)을 증착한다. 이어, 상기 제 1 식각방지 질화막(33)상에 5000~10000Å의 두께로 HDP(High Density Plasma) 산화막을 증착하고 에치백(etchback) 또는 CMP 공정으로 평탄화하여 제 1 층간절연막(34)을 형성한다.
그런 다음, 사진 식각 공정으로 상기 제 1 층간절연막(34)과 제 1 식각방지 질화막(33)과 터널 산화막(31a)을 선택 식각하여 상기 소오스 접합을 노출하는 소오스 콘택홀을 형성한 후, 상기 소오스 콘택홀이 매립되도록 전면에 폴리실리콘막을 증착하고 상기 제 1 층간절연막(34)을 타겟으로 전면을 에치백(etchback) 또는 CMP(Chemical Mechanical Polishing)하여 상기 소오스 콘택홀내에 소오스 플러그(35)를 형성한다.
이어서, 상기 제 1 층간절연막(34)상에 제 1 산화막(36a), 제 2 식각방지 질 화막(36b), 제 2 산화막(36c)의 적층 구조로 된 제 2 층간절연막(36)을 형성한다.
즉, 상기 제 1 층간절연막(34)상에 500~2000Å 두께의 PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate) 산화막 또는 HDP 산화막을 증착하여 제 1 산화막(36a)을 형성하고, 상기 제 1 산화막(36a)상에 300~800Å 두께의 플라즈마 강화 질화막(Plasma Enhanced-nitride)을 증착하여 제 2 식각방지 질화막(36b)을 형성한 다음, 상기 제 2 식각방지 질화막(36b)상에 500~1500Å 두께의 PETEOS 산화막 또는 HDP 산화막을 증착하여 제 2 산화막(36c)을 형성한다.
이어, 상기 제 2 층간절연막(36)상에 탑 어택(top attack) 방지를 위해 1000~3000Å 두께의 하드마스크 질화막(37)을 증착하고, 포토 공정의 난반사를 방지하기 위하여 상기 하드마스크 질화막(37)상에 제 1 하부반사방지막(Bottom Anti Reflective Coating : BARC)(38)을 형성하고, 상기 제 1 하부반사방지막(38)상에 포토레지스트(PR)를 도포한다.
그런 다음, 드레인 플러그 영역이 정의되도록 노광 및 현상 공정으로 상기 포토레지스트(PR)를 패터닝하고, 패터닝된 포토레지스트(PR)를 마스크로 이용한 식각 공정으로 상기 제 1 하부반사방지막(38)과 하드마스크 질화막(37)을 패터닝한다.
이어서, 도 3b에 도시하는 바와 같이 상기 포토레지스트(PR)와 제 1 하부반사방지막(38)을 제거하고, 상기 패터닝된 하드마스크 질화막(37)을 마스크로 상기 제 2 산화막(36c)을 식각한 다음, 산화막 대 질화막의 식각비가 1 : 1인 리시피(recipe)를 사용하여 상기 제 2 식각방지 질화막(36b)을 식각한다. 상기 제 2 식 각방지 질화막(36b) 식각시 상기 하드마스크 질화막(37)도 식각되어 그 두께가 감소되게 된다.
이어, 도 3c에 도시하는 바와 같이 상기 하드마스크 질화막(37)을 마스크로 상기 제 1 산화막(36a)과 제 1 층간절연막(34)을 식각하여 드레인 콘택홀(39)을 형성한다. 상기 식각 공정시 질화막에 대한 고선택비를 갖는 리시피(recipe)를 이용하여 상기 제 1 식각방지 질화막(33)상에서 식각이 정지되도록 한다.
계속해서, 도 3d에 도시하는 바와 같이 상기 드레인 접합이 노출되도록 드레인 콘택홀(39) 하부의 제 1 식각방지 질화막(33)과 터널 산화막(31a)을 제거하고 아울러 상기 하드마스크 질화막(37)을 완전히 제거한다.
이어, 도 3e에 도시하는 바와 같이 상기 드레인 콘택홀(39)이 매립되도록 전면에 폴리실리콘막(40)을 증착하고, 도 3f에 도시하는 바와 같이 상기 제 2 식각방지 질화막(36b)을 배리어로 하는 CMP 공정으로 상기 폴리실리콘막(40)과 제 2 산화막(36c)을 평탄 제거하여 상기 드레인 콘택홀(39)내에 드레인 플러그(40a)를 형성한다.
그리고 나서, 전면에 100~3000Å 두께의 HDP 산화막 또는 PETEOS 산화막을 증착하여 제 3 층간절연막(41)을 형성한다.
그런 다음, 상기 제 3 층간절연막(41)상에 제 2 하부반사방지막(미도시)을 형성하고 상기 제 2 하부반사방지막상에 포토레지스트(미도시) 도포한다.
이어, M1 트렌치 영역이 정의되도록 노광 및 현상 공정으로 상기 포토레지스트를 패터닝한 다음, 패터닝된 포토레지스트를 마스크로 상기 제 2 하부반사방지막 을 식각한 후, 질화막에 대한 고선택비를 갖는 리시피를 이용하여 상기 제 3 층간절연막(41)을 식각하여 M1 트렌치를 형성한다.
상기 질화막에 대한 고선택비를 확보하기 위해서 식각 분위기 가스로 C4F8과 CH2F2와 Ar의 혼합 가스, C4F8과 Ar의 혼합 가스, C4F6과 Ar의 혼합 가스, C4F8과 CH2F2와 Ar, O2의 혼합 가스, C4F8과 Ar, O2의 혼합 가스 중 어느 하나를 사용하는 것이 좋다.
그런 다음, 상기 포토레지스트와 상기 제 2 하부반사방지막을 제거하고 크리닝 공정을 실시한다.
이후, 도 3g에 도시하는 바와 같이 상기 M1 트렌치를 포함한 전면에 텅스텐(W)을 증착하고 에치백 또는 CMP하여 상기 M1 트렌치내에 메탈 라인(42)을 형성한다.
이상으로 본 발명에 따른 플래쉬 메모리 소자의 제조를 완료한다.
이와 같은 본 발명은 다음과 같은 효과가 있다.
소오스 플러그를 형성한 다음에 산화막, 질화막, 산화막의 적층 구조를 갖는 층간절연막을 형성하고, 산화막과 질화막의 식각선택비를 이용하여 드레인 플러그용 폴리실리콘 평탄화 공정 및 M1 트렌치 형성 공정을 진행함으로써, 소오스 플러그와 메탈 라인 사이에 위치하는 층간절연막 손실을 최소화할 수 있다.
따라서, 메탈 라인과 소오스 플러그간 마진을 충분히 확보할 수 있으므로 메탈 라인과 소오스 플러그간의 브릿지(bridge) 현상을 방지할 수 있고 수율을 향상시킬 수 있다.

Claims (7)

  1. (a) 하부 패턴이 형성된 반도체 기판상에 제 1 식각방지 질화막과 제 1 층간절연 산화막을 형성하는 단계;
    (b) 상기 제 1 층간절연 산화막상에 제 1 산화막과 제 2 식각방지 질화막과 제 2 산화막과, 하드마스크 질화막을 차례로 형성하는 단계;
    (c) 상기 하드마스크 질화막을 패터닝하고 패터닝된 하드마스크 질화막을 마스크로 상기 제 2 산화막과 제 2 식각방지 질화막을 식각하는 단계;
    (d) 상기 패터닝된 하드마스크 질화막을 마스크로 상기 제 1 산화막과 제 1 층간절연 산화막을 식각하여 드레인 콘택홀을 형성하는 단계;
    (e) 상기 드레인 콘택홀 하부의 제 1 식각방지 질화막과 상기 하드마스크막을 제거하는 단계;
    (f) 상기 드레인 콘택홀을 포함한 전면에 도전막을 매립하고 상기 도전막과 제 2 산화막을 평탄 제거하여 상기 드레인 콘택홀내에 드레인 플러그를 형성하는 단계;
    (g) 전면에 제 2 층간절연 산화막을 형성하고 상기 제 2 층간절연 산화막에 트렌치를 형성하는 단계; 및
    (h) 상기 트렌치내에 메탈 라인을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
  2. 제 1항에 있어서,
    상기 (c) 단계에서 상기 제 2 식각방지 질화막 식각시 상기 하드마스크 질화막도 소실되어 그 두께가 감소되는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  3. 제 1항에 있어서,
    상기 (c) 단계에서 상기 제 2 식각방지 질화막 식각시 산화막 대 질화막의 식각 선택비를 1 : 1로 설정하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  4. 제 1항에 있어서,
    상기 (d) 단계는 질화막에 대한 고선택비를 갖는 리시피 이용하여 상기 제 1 산화막과 제 1 층간절연 산화막을 식각하는 단계임을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  5. 제 1항에 있어서,
    상기 (f) 단계는 상기 제 2 식각방지 질화막을 배리어로 상기 도전막과 제 2 산화막을 에치백 또는 CMP(Chemical Mechanical Polishing)하여 상기 도전막을 드레인 콘택홀내에 잔류시키어 상기 드레인 플러그를 형성하는 단계임을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  6. 제 1항에 있어서,
    상기 (g) 단계는 질화막에 대한 고선택비를 갖는 리시피 사용하여 상기 제 2 층간절연 산화막을 식각하는 단계임을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  7. 제 1항에 있어서,
    상기 (g) 단계의 분위기 가스로 C4F8과 CH2F2와 Ar의 혼합 가스, C4F8과 Ar의 혼합 가스, C4F6과 Ar의 혼합 가스, C4F8과 CH2F2와 Ar, O2의 혼합 가스, C4F8과 Ar, O2의 혼합 가스 중 어느 하나를 사용하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
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