KR20050045723A - 반도체소자의 금속배선 형성방법 - Google Patents

반도체소자의 금속배선 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 금속배선 형성 방법에 관해 개시한 것으로서, 셀영역과 페리영역이 정의된 반도체 기판을 제공하는 단계와, 기판 상에 플로팅게이트/유전체막/콘트롤게이트가 적층된 게이트 구조및 상기 게이트 구조 양측의 기판에 각각의 소오스/드레인을 각각 형성하는 단계와, 결과물 전면에 제 1옥사이드막 및 셀영역의 소오스, 드레인 및 페리영역의 게이트, 드레인과 대응된 부위에 듀얼다마신 트렌치 구조를 가진 제 2옥사이드막을 차례로 형성하는 단계와, 제 2옥사이드막의 트렌치를 매립시키는 제1확산방지막을 형성하는 단계와, 제 1확산방지막을 포함한 기판 전면에 제 1금속막을 형성하는 단계와, 제 1금속막 위에 셀영역의 소오스, 드레인 및 페리영역의 게이트, 드레인과 대응된 부위를 노출시키는 감광막 패턴을 형성하는 단계와, 감광막 패턴을 마스크로 하여 상기 제 1금속막 및 제 1확산방지막을 식각하여 금속 하드마스크를 형성하는 단계와, 감광막 패턴을 제거하는 단계와, 금속 하드마스크를 식각 베리어로 하고 상기 막들을 식각하여 셀영역의 소오스, 드레인 및 페리영역의 게이트, 드레인을 각각 노출시키는 콘택홀을 형성하되, 콘택홀에 의해 상기 게이트의 플로팅게이트가 노출되는 단계와, 콘택홀을 매립시키는 플러그를 형성하는 단계를 포함한다.

Description

반도체소자의 금속배선 형성방법{method for forming metal line of semiconductor device}
본 발명은 반도체소자의 제조 방법에 관한 것으로, 보다 구체적으로는 다마신 구조를 가진 반도체소자의 금속배선 형성 방법에 관한 것이다.
반도체 소자의 다마신 구조에서, 기판과 콘택 저항 확보를 위해 웨트 세정 공정을 사용하게 되는데, 이때, 식각정지막으로 사용되는 실리콘 질화막과 상기 실리콘 질화막의 상하부에 형성된 옥사이드막과의 식각비 차이가 발생된다. 이때, 심할 경우 옥사이드막이 붕괴되거나 이 후의 공정에서 금속막의 매립 공정이 제대로 수행되지 않아 이웃한 패턴과의 전기적 쇼트가 발생된다.또한, 금속배선용 금속막이 매립되는 옥사이드막의 트렌치가 양방향으로 웨트(wet) 식각되고, 이로 인해 크로스토크가 증가하게 된다. 따라서, 100nm 이하의 미세 트렌치를 형성하기 위한 노광과 식각 공정에서는 금속막에서 발생되는 크로스토크를 개선하기 위해 옥사이드 바(bar) CD(Critical Dimension)확보가 중요하게 되고, 이로 인해 상대적으로 금속막이 매립되는 옥사이드막의 트렌치 또는 콘택의 CD가 작아져서 식각 베리어(etch barrier) 역할을 하는 감광막의 결정에 어려움을 가지고 있다. 즉, 고단차의 미세 트렌치나 콘택을 식각하기 위해서는 3:1∼5:1의 단차비를 가진 감광막을 사용하게 되고, 이로 인해 감광막 붕괴 또는 DOF(Depth Of Focus)마진 문제가 발생된다.
한편, 단일 다마신(single damascene)방식 또는 텅스텐 금속막의 에치백(etch back)방식을 적용하여 금속배선을 형성하게 되면, 미세 콘택일 경우 상부 금속배선과의 접촉면적이 협소하여 전기적 저항이 상대적으로 커지게 된다.
본 발명은 상기 문제점을 해결하기 위한 것으로서, 식각정지막으로서 감광막 대신 금속 하드마스크를 적용하여 미세 크기의 금속배선용 콘택홀을 형성함으로써, 크로스토크와 토포로지에 의한 DOF 마진을 개선할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하려는 것이다.
상기 목적을 달성하기 위해, 본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 셀영역과 페리영역이 정의된 반도체 기판을 제공하는 단계와, 기판 상에 플로팅게이트/유전체막/콘트롤게이트가 적층된 게이트 구조및 상기 게이트 구조 양측의 기판에 각각의 소오스/드레인을 각각 형성하는 단계와, 결과물 전면에 제 1옥사이드막 및 셀영역의 소오스, 드레인 및 페리영역의 게이트, 드레인과 대응된 부위에 듀얼다마신 트렌치 구조를 가진 제 2옥사이드막을 차례로 형성하는 단계와, 제 2옥사이드막의 트렌치를 매립시키는 제1확산방지막을 형성하는 단계와, 제 1확산방지막을 포함한 기판 전면에 제 1금속막을 형성하는 단계와, 제 1금속막 위에 셀영역의 소오스, 드레인 및 페리영역의 게이트, 드레인과 대응된 부위를 노출시키는 감광막 패턴을 형성하는 단계와, 감광막 패턴을 마스크로 하여 상기 제 1금속막 및 제 1확산방지막을 식각하여 금속 하드마스크를 형성하는 단계와, 감광막 패턴을 제거하는 단계와, 금속 하드마스크를 식각 베리어로 하고 상기 막들을 식각하여 셀영역의 소오스, 드레인 및 페리영역의 게이트, 드레인을 각각 노출시키는 콘택홀을 형성하되, 콘택홀에 의해 상기 게이트의 플로팅게이트가 노출되는 단계와, 콘택홀을 매립시키는 플러그를 형성하는 단계를 포함한 것을 특징으로 한다.
상기 제 1옥사이드막 형성공정 이후에, 상기 제 1옥사이드막 위에 식각정지막 및 제 2옥사이드막을 차례로 형성하는 단계와, 식각정지막이 노출되는 시점까지 상기 제 2옥사이드막을 식각하는 단계를 추가하는 것이 바람직하다.
상기 식각정지막은 실리콘산화막 및 실리콘질화막 중 어느 하나를 이용하며, 여기서, 상기 실리콘산화막으로는 SiN막 및 SiON막 중 어느 하나를 이용하는 것이 바람직하다.
상기 식각정지막은 퍼니스 내에서 LPCVD 및 PECVD 중 어느 하나의 방식으로 형성하는 것이 바람직하다.
상기 콘택홀을 매립시키는 플러그를 형성하는 단계는 콘택홀을 포함한 기판 전면에 제 2확산방지막 및 제 2금속막을 차례로 형성하는 단계와, 제 2옥사이드막이 노출되는 시점까지 제 2금속막 및 제 2확산방지막을 씨엠피하여 콘택홀을 매립시키는 플러그를 형성하는 단계를 더 추가하는 것이 바람직하다.
상기 씨엠피 공정은 pH2∼8, 파티클 크기를 50∼150nm의 증기 형태의(humed) SiO2 및 반구형태의 Al2O3를 이용하여 상기 제 2금속막을 제거하는 것이 바람직하다.
상기 제 1확산방지막 및 제 2확산방지막은 PVD방식의 Ti/TiN막, CVD방식의 Ti/TiN막 및 WN막 중 어느 하나를 이용하며, 상기 제 1금속막 및 제 2금속막은 CVD방식의 텅스텐막, TiSiX막, TiN막, Cu막 및 Al막 중 어느 하나를 이용하는 것이 바람직하다.
상기 금속 하드마스크 형성 공정과 상기 콘택홀 형성공정은 하나의 챔버 내에서 인-시튜로 진행하거나, 다중 챔버 내에서 진행하는 것이 바람직하다.
상기 제 2옥사이드막은 BPSG, PSG, FSG, PE-TEOS, PE-SiH4, HDP-USG, HDP-PSG 및 APL 방식의 옥사이드막 중 어느 하나를 이용하며, 2000∼4000Å 두께로 형성하는 것이 바람직하다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기로 한다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 반도체 소자의 금속 배선 형성 방법은, 도 1a에 도시된 바와 같이, 먼저 셀영역과 페리영역이 각각 정의된 반도체기판(1)을 제공한다. 이어, 상기 기판(1) 상에 게이트절연막(2)을 개재시켜 플로팅게이트(3), 유전체막(4) 및 콘트롤 게이트(5)가 차례로 적층된 게이트 구조를 형성한다. 이때, 상기 콘트롤게이트(5)는 다결정 실리콘막/텅스텐 실리사이드막/하드마스크용 실리콘 질화막의 3중 적층구조를 채택한다.
그런 다음, 상기 게이트 구조 양측에 절연 스페이서(6)를 형성하고, 이온주입을 실시하여 상기 게이트 구조의 양측 하부에는 소오스/드레인(미도시)을 각각 형성한다. 이후, 상기 게이트 구조 양측면에 제 1절연 스페이서(6)를 형성하고 나서, 상기 결과의 기판 전면에 실리콘 질화막(7)을 증착하고 선택 식각하여 페리영역의 게이트 구조의 상부 일부위를 노출시킨다.
이어, 상기 결과물 위에 제 1옥사이드막(9) 및 제 2옥사이드막(11)을 차례로 형성한다. 그런 다음, 상기 제 2옥사이드막(11) 위에 실리콘절연막(미도시) 및 제 3옥사이드막(미도시)을 차례로 형성한 다음, 상기 실리콘절연막을 식각정지막으로 하고 상기 제 3옥사이드막을 선택 식각하여 듀얼다마신 트렌치 구조의 제 3옥사이드막 패턴(15)을 형성한다. 이때, 상기 실리콘절연막은 퍼니스(furnace) 내에서 LPCVD(Low Pressure Chemical Vapor Deposition) 및 PECVD(Plasma Enhanced Chemical Vapor Deposition) 중 어느 하나의 방식을 이용하며, 예를들면, SiN막 또는 SiON막 등의 실리콘산화막 및 실리콘질화막 중 어느 하나를 이용한다.
또한, 상기 제 3옥사이드막 패턴(15)은 셀영역의 소오스, 드레인 및 페리영역의 게이트, 드레인과 대응된 부위에 듀얼다마신 트렌치 구조를 가진다. 여기서, 상기 제 3옥사이드막으로는 BPSG(BoroPhosphoric Silicate Glass), PSG(Phosphoric Silicate Glass), FSG(Fulorine-doped Silicate Glass), PE-TEOS(Plasma Enhanced-BoroPhosphoric Silicate Glass), PE-SiH4, HDP-USG(High Density Plasma-Undoped Silicage Glass), HDP-PSG 및 APL(Advanced Planarization Layer) 방식의 옥사이드막 중 어느 하나를 이용하여 2000∼4000Å 두께로 형성한다.
한편, 미설명된 도면부호 13은 상기 식각 공정 후, 잔류된 제 2실리콘 질화막(13)을 나타낸 것이다.
이 후, 도 1b에 도시된 바와 같이, 상기 제 3옥사이드막 패턴(15)의 듀얼다마신 트렌치 구조를 매립시키도록 제 1확산방지막(17)을 형성한 다음, 상기 제 1확산방지막(17)을 포함한 기판 전면에 제 1금속막(19)을 형성한다. 이때, 상기 제 1확산방지막(17)의 재질로는 PVD(Physical Vapor Deposition)방식의 Ti/TiN막, CVD방식의 Ti/TiN막 및 WN막 중 어느 하나를 이용하며, 후속의 공정에서 형성되는 제 2확산방지막도 제1확산방지막과 동일 재질을 이용한다. 또한, 상기 제 1금속막의 재질로는 CVD방식의 텅스텐막, TiSiX막, TiN막, Cu막 및 Al막 중 어느 하나를 이용하며, 후속의 공정에서 형성되는 제 2금속막도 제 1금속막과 동일 재질을 이용한다.
한편, 본 발명에서는 듀얼다마신 트렌치 구조의 제 3옥사이드막 패턴 형성한 후, 별도의 습식 세정 공정없이 제 1금속막 형성 공정을 진행하는데, 저항에는 전혀 영향이 없다.
이어, 도 1c에 도시된 바와 같이, 상기 제 1금속막(19)을 포함한 기판 전면에 감광막을 도포하고 노광 및 현상하여 금속배선용 콘택영역(미도시) 즉, 셀영역의 소오스, 드레인 및 페리영역의 게이트, 드레인과 대응된 부위를 노출시키는 감광막 패턴(21)을 형성한다. 이때, 도면에 도시되지 않았지만, 상기 제 1금속막(19)과 감광막 패턴(21) 사이에 반사방지막을 개재시키는 과정이 생략되었다.
이어, 도 1d에 도시된 바와 같이, 상기 감광막 패턴을 마스크로 하여 상기 제 1금속막 및 확산방지막을 식각하여 금속 하드마스크(19a)를 형성한다. 그리고 나서, 감광막 패턴을 제거한다.
그런 다음, 도 1e에 도시된 바와 같이, 상기 금속 하드마스크(19a)를 식각베리어로 이용하여 상기 막들을 식각하여 셀영역의 소오스, 드레인 및 페리영역의 게이트, 드레인을 각각 노출시키는 원기둥 형태의 콘택홀(22)을 형성한다. 이때, 상기 페리영역의 게이트를 노출시키는 콘택홀(22) 형성 시, 콘트롤게이트 및 유전체막을 식각하여 플로팅게이트의 상부표면이 노출되도록 패터닝한다.
한편, 도 1d 및 도 1e에 해당되는 상기 금속 하드마스크(19a) 형성공정과 콘택홀 형성공정은 하나의 챔버(chamber) 내에서 인-시튜(in-situ)로 진행하거나, 또는 다중 챔버(multi-chamber)내에서 진행가능하다.
이 후, 도 1f에 도시된 바와 같이, 상기 콘택홀(22)을 포함한 기판 전면에 습식세정 방식 또는 건식세정 방식 등의 세정공정(미도시)을 실시한 다음, 세정 공정이 완료된 기판 전면에 제 2확산방지막(23) 및 제 2금속막(24)을 차례로 형성한다. 이때, 상기 세정 공정은 기판과의 콘택저항을 감소시키기 위한 것이다. 또한, 상기 세정 공정시, 잔류된 제 1확산방지막이 베리어로 작용하기 때문에 제 3옥사이드막의 옥사이드 성분이 손실될 우려가 없다.
이어, 도 1g에 도시된 바와 같이, 상기 제 3옥사이드막 표면이 노출되는 시점까지 제 2금속막, 제 2확산방지막 및 금속 하드마스크를 차례로 씨엠피(Chemical Mechnical Polishing)하여 콘택홀(22)을 매립시키는 원기둥 형태의 플러그인 금속배선(25)을 형성한다. 여기서, 금속 하드마스크는 콘택홀 형성에서 식각베리어 역할을 할 뿐더러, 플러그 형성을 위한 제 2금속막 씨엠피 공정에서는 단차를 줄여 주는 역할을 한다. 한편, 상기 씨엠피 공정은 pH2∼8, 파티클 크기를 50∼150nm의 humed SiO2 및 반구형태의 Al2O3를 이용하여 상기 제 2금속막을 제거한다.
도 2는 본 발명에 따른 금속배선만을 보인 확대도이다.
본 발명에서 금속배선(25)은, 도 2에 도시된 바와 같이, 플러그 및 플러그의 상부를 애워싸고 있는 제 1확산방지막(17a)을 포함한 구조를 가진다. 따라서, 상기 구조를 가지는 금속배선에 의해 금속배선의 저항 증가 및 단락을 방지할 뿐만 아니라 크로스토크를 줄일 수 있다.
이상에서와 같이, 본 발명은 금속배선용 미세크기의 콘택홀 형성을 위한 식각 공정에서 식각정지막으로 마진이 부족한 기존의 감광막을 사용하는 대신 제 1금속막을 이용하여 금속 하드마스크를 형성하고, 이를 이용하여 콘택홀 식각 공정과 제 2금속막 매립 및 씨엠피 공정을 진행하여 금속배선을 형성함으로써, 크로스토크와 토포로지에 의한 DOF 마진을 개선할 수 있다. 또한, 본 발명은 금속배선용 금속막에서의 크로스토크를 줄일 수 있음에 따라, 소자의 신뢰성, 동작속도 향상 및 수율 향상 등의 이점이 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 공정단면도.
도 2는 본 발명에 따른 금속배선만을 보인 확대도.

Claims (13)

  1. 셀영역과 페리영역이 정의된 반도체 기판을 제공하는 단계와,
    상기 기판 상에 플로팅게이트/유전체막/콘트롤게이트가 적층된 게이트 구조및 상기 게이트 구조 양측의 기판에 각각의 소오스/드레인을 각각 형성하는 단계와,
    상기 결과물 전면에 제 1옥사이드막 및 셀영역의 소오스, 드레인 및 페리영역의 게이트, 드레인과 대응된 부위에 듀얼다마신 트렌치 구조를 가진 제 2옥사이드막을 차례로 형성하는 단계와,
    상기 제 2옥사이드막의 트렌치를 매립시키는 제1확산방지막을 형성하는 단계와,
    상기 제 1확산방지막을 포함한 기판 전면에 제 1금속막을 형성하는 단계와,
    상기 제 1금속막 위에 셀영역의 소오스, 드레인 및 페리영역의 게이트, 드레인과 대응된 부위를 노출시키는 감광막 패턴을 형성하는 단계와,
    상기 감광막 패턴을 마스크로 하여 상기 제 1금속막 및 제 1확산방지막을 식각하여 금속 하드마스크를 형성하는 단계와,
    상기 감광막 패턴을 제거하는 단계와,
    상기 금속 하드마스크를 식각 베리어로 하고 상기 막들을 식각하여 셀영역의 소오스, 드레인 및 페리영역의 게이트, 드레인을 각각 노출시키는 콘택홀을 형성하되, 상기 콘택홀에 의해 상기 게이트의 플로팅게이트가 노출되는 단계와,
    상기 콘택홀을 매립시키는 플러그를 형성하는 단계를 포함한 것을 특징으로 하는 반도체소자의 금속 배선 형성 방법.
  2. 제 1항에 있어서, 상기 제 1옥사이드막 형성공정 이후에,
    상기 제 1옥사이드막 위에 식각정지막 및 제 2옥사이드막을 차례로 형성하는 단계와,
    상기 식각정지막이 노출되는 시점까지 상기 제 2옥사이드막을 식각하는 단계를 추가하는 것을 특징으로 하는 반도체소자의 금속 배선 형성 방법.
  3. 제 1항에 있어서, 상기 식각정지막은 실리콘산화막 및 실리콘질화막 중 어느 하나를 이용하는 것을 특징으로 하는 반도체소자의 금속 배선 형성 방법.
  4. 제 3항에 있어서, 상기 실리콘산화막은 SiN막 및 SiON막 중 어느 하나를 이용하는 것을 특징으로 하는 반도체소자의 금속 배선 형성 방법.
  5. 제 3항에 있어서, 상기 식각정지막은 퍼니스 내에서 LPCVD 및 PECVD 중 어느 하나의 방식으로 형성하는 것을 특징으로 하는 반도체소자의 금속 배선 형성 방법.
  6. 제 1항에 있어서, 상기 콘택홀을 매립시키는 플러그를 형성하는 단계는
    상기 콘택홀을 포함한 기판 전면에 제 2확산방지막 및 제 2금속막을 차례로 형성하는 단계와,
    상기 제 2옥사이드막이 노출되는 시점까지 제 2금속막 및 제 2확산방지막을 씨엠피하여 상기 콘택홀을 매립시키는 플러그를 형성하는 단계를 더 추가하는 것을 특징으로 하는 반도체소자의 금속 배선 형성 방법.
  7. 제 6항에 있어서, 상기 씨엠피 공정은 pH2∼8, 파티클 크기를 50∼150nm의 SiO2 및 반구형태의 Al2O3를 이용하여 상기 제 2금속막을 제거하는 것을 특징으로 하는 반도체소자의 금속 배선 형성 방법.
  8. 제 1항 또는 제 6항에 있어서, 상기 제 1확산방지막 및 제 2확산방지막은 PVD방식의 Ti/TiN막, CVD방식의 Ti/TiN막 및 WN막 중 어느 하나를 이용하는 것을 특징으로 하는 반도체소자의 금속 배선 형성 방법.
  9. 제 1항에 있어서, 상기 제 1금속막 및 제 2금속막은 CVD방식의 텅스텐막, TiSiX막, TiN막, Cu막 및 Al막 중 어느 하나를 이용하는 것을 특징으로 하는 반도체소자의 금속 배선 형성 방법.
  10. 제 1항에 있어서, 상기 금속 하드마스크 형성 공정과 상기 콘택홀 형성공정은 하나의 챔버 내에서 인-시튜로 진행하는 것을 특징으로 하는 반도체소자의 금속 배선 형성 방법.
  11. 제 1항에 있어서, 상기 금속 하드마스크 형성 공정과 상기 콘택홀 형성공정은 다중 챔버 내에서 진행하는 것을 특징으로 하는 반도체소자의 금속 배선 형성 방법.
  12. 제 1항에 있어서, 상기 제 2옥사이드막은 BPSG, PSG, FSG, PE-TEOS, PE-SiH4, HDP-USG, HDP-PSG 및 APL 방식의 옥사이드막 중 어느 하나를 이용한 것을 특징으로 하는 반도체소자의 금속 배선 형성 방법.
  13. 제 1항에 있어서, 상기 제2옥사이드막은 2000∼4000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 금속 배선 형성 방법.
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