KR100876874B1 - 반도체 소자의 소자분리막 형성방법 - Google Patents

반도체 소자의 소자분리막 형성방법 Download PDF

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Abstract

본 발명은 STI 공정을 이용한 반도체 소자의 소자분리막 형성방법을 개시한다. 개시된 본 발명의 반도체 소자의 소자분리막 형성방법은, 반도체 기판 상에 식각 장벽 물질로서 질산화(SiOxNy)막을 증착하는 단계; 상기 질산화막을 패터닝하여 소자분리 영역에 해당하는 기판 부분을 노출시키는 단계; 상기 노출된 기판 부분을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 매립하도록 상기 패터닝된 질산화막 상에 산화막을 증착하는 단계; 상기 질산화막이 노출되도록 상기 산화막을 CMP하는 단계; 및 상기 질산화막을 습식 식각으로 제거하는 단계를 포함한다. 본 발명에 따르면, 식각 장벽 물질로서 질산화막을 사용하므로, 상기 식각 장벽으로서 질화막을 사용하는 종래와 비교해서, 식각 장벽 물질 제거시에 발생되는 모우트 깊이를 현저하게 줄일 수 있다.

Description

반도체 소자의 소자분리막 형성방법{METHOD FOR FORMING ISOLATION LAYER OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1d는 STI 기술을 이용한 본 발명의 소자분리막 형성방법을 설명하기 위한 공정 단면도.
도 2a 내지 도 2d는 STI 기술을 이용한 본 발명의 소자분리막 형성방법을 설명하기 위한 공정 단면도.
-도면의 주요 부분에 대한 부호의 설명-
201 : 반도체 기판 205 : 질산화막
207 : 트렌치 209 : 질화막
211 : 산화막 213 : HDP 산화막
215 : 소자분리막
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는, STI(Shallow Trench Isolation) 공정을 이용한 소자분리 공정에서 발생되는 모우트 깊이를 줄이기 위한 방법에 관한 것이다.
반도체 기술의 진보와 더불어, 반도체 소자의 고속화, 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 칫수의 고정밀화에 대한 요구가 점점 높아지고 있다. 이러한 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다. 이것은 소자 영역의 폭이 감소되고 있는 추세에서 상대적으로 소자 영역의 폭을 증가시키기 위해서는 소자분리 영역의 폭을 감소시켜야만 하기 때문이다.
여기서, 기존의 소자분리막은 로코스(LOCOS) 공정에 의해 형성되어져 왔는데, 상기 로코스 공정에 의한 소자분리막은, 주지된 바와 같이, 그 가장자리 부분에서 새부리 형상의 버즈-빅(bird's-beak)이 발생되기 때문에 소자 분리막의 면적을 증대시키면서 누설전류를 발생시키는 단점이 있다.
따라서, 상기 로코스 공정에 의한 소자분리막 대신에 작은 폭을 가지며 우수한 소자분리 특성을 갖는 STI 공정을 이용한 소자분리막 형성방법이 제안되었고, 현재 대부분의 반도체 소자는 STI 공정을 적용해서 소자분리막을 형성하고 있다.
도 1a 내지 도 1d는 STI 기술을 이용한 종래의 소자분리막 형성방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(1) 상에 패드산화막(3)과 패드질화막(5)을 차례로 증착하고, 이어서, 상기 패드질화막(5)과 패드산화막(3)을 패터닝하여 소자분리 영역에 해당하는 기판(1) 부분을 노출시킨다. 다음으로, 상기 노출된 반도체 기판(1) 부분을 소정 깊이 만큼 식각하여 트렌치(7)를 형성한다.
그런다음, 도 1b에 도시된 바와 같이, 상기 트렌치(7) 형성을 위한 식각 공 정에서 발생한 식각 데미지(etch damage)를 회복시키기 위해 상기 결과물을 산화시킨다. 이어서, 상기 산화 공정에서 트렌치(7)의 표면에 형성된 열산화막(도시안됨)을 제거하고, 다음으로, 상기 트렌치(7) 표면과 패드질화막(5) 상에 질화막(9)과 산화막(11)을 차례로 증착한다.
여기서, 상기 질화막(9)은 반도체 기판의 리프레쉬(Refresh) 향상을 위한 것이고, 그리고, 상기 산화막(11)은 후속의 HDP(High density plasma) 산화막 증착시 갭필(Gap-fill) 특성을 향상시키는 역활을 위한 것으로, LPCVD 방식으로 증착된다.
그런다음, 상기 트렌치(7)를 완전히 매립하도록 상기 산화막(11) 상에 HDP 산화막(13)을 증착한다.
다음으로, 도 1c에 도시된 바와 같이, 패드질화막(5)이 노출되도록 HDP 산화막(13)을 CMP(Chemical Mechanical Polishing)한다. 이때, 상기 패드질화막(13) 상의 질화막(9)과 산화막(11)은 제거되며, 상기 패드질화막(13)의 두께 일부도 식각되어진다.
이어서, 도 1d에 도시된 바와 같이, 상기 패드질화막(5)을 습식 식각으로 제거하고, 계속해서, 상기 패드산화막(3)을 제거하여 트렌치형의 소자분리막(15)을 형성한다.
그러나, 종래의 반도체 소자의 소자분리막 형성방법은 기판 결과물이 산화된 상태에서 패드질화막을 제거하기 위한 습식 식각 공정을 진행하기 때문에, 도 1d에 도시된 바와 같이, 소자분리막 영역과 액티브 영역 경계면에 200Å 이상의 깊은 골(Moat : 이하, 모우트)(A)을 발생시켜 소자의 동작 결함을 야기시킨다. 예컨데, 폴리실리콘막을 기판 상에 증착 및 패터닝하여 게이트 전극을 형성하는 경우에는 상기 모우트에 폴리실리콘막이 잔류되며, 상기 모우트에 잔류된 폴리실리콘막은 소자 동작시 심각한 결함을 발생시킨다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 소자분리막 형성시 발생되는 모우트의 깊이를 감소시킬 수 있는 반도체 소자의 소자분리막 형성방법을 제공하는데, 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 소자분리막 형성방법은 반도체 기판 상에 식각 장벽 물질로서 질산화(SiOxNy)막을 증착하는 단계; 상기 질산화막을 패터닝하여 소자분리 영역에 해당하는 기판 부분을 노출시키는 단계; 상기 노출된 기판 부분을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 매립하도록 상기 패터닝된 질산화막 상에 산화막을 증착하는 단계; 상기 질산화막이 노출되도록 상기 산화막을 CMP하는 단계; 및 상기 질산화막을 습식 식각으로 제거하는 단계를 포함한다.
여기서, 상기 질산화(SiOxNx)막은 LPCVD(Low Pressure Chemical Vapor Deposition) 장비를 이용하여 1.0 Torr 이하의 압력에서 SiH4 와 N2O 가스를 1 : 3∼5의 비율로 플로우시켜 700∼1000Å의 두께로 증착한다.
또한, 상기 산화막을 CMP하는 단계는, 상기 질산화막을 500∼700Å의 두께만 큼 잔류되도록 수행한다.
본 발명에 따르면, 반도체 기판 상에 종래의 패드질화막과 패드산화막 대신 질산화막을 증착하여 후속의 공정을 진행하므로, 상기 질산화막을 습식 식각으로 제거하는 공정에서 발생하는 모우트의 깊이를 종래의 그것과 비교하여 현저하게 감소시킬 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2e는 STI 기술을 이용한 본 발명의 소자분리막 형성방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 세정 공정을 수행한 반도체 기판(201) 상에 LPCVD 장비를 이용하여 SiH4 가스와 N2O 가스를 1 : 3∼5의 비율로 플로우시켜 식각 장벽 물질로서 질산화막(205)을 1000Å 이하, 바람직하게는, 700∼1000Å의 두께로 증착한다. 이때, 상기 질산화막(205)은 1.0 Torr 이하의 압력에서 증착되어 3％ 미만의 균일성을 확보한다. 여기서, 상기 질산화막(205)은 160℃ 이상으로 가열된 인산 용액에서 질화막(Si3N4)과 유사한 식각율을 갖는다.
다음으로, 상기 질산화막(205)을 패터닝하여 소자분리 영역에 해당하는 기판 부분을 노출시킨다. 그런다음, 상기 패터닝된 질산화막(205)을 식각 장벽으로 하여 상기 노출된 기판(201) 부분을 식각하고, 이를 통해, 트렌치(207)를 형성한다.
도 2b를 참조하면, 트렌치 형성을 위한 식각시에 발생된 식각 데미지를 회복시키기 위해 상기 기판 결과물을 950℃ 이상의 온도로 산화시킨다. 이어서, 상기 산화 공정에서 트렌치(207)의 표면에 형성된 열산화막(도시안됨)을 제거한다. 여기서, 상기 산화 공정은 트렌치(207) 표면의 안정화를 위해 반복하여 수행할 수 있다.
다음으로, 상기 트렌치(207) 표면과 질산화막(205) 상에 질화막(209)과 산화막(211)을 차례로 증착한다. 이때, 상기 질화막(209)은 50∼100Å의 두께로 증착된다.
여기서, 상기 질화막(209)은 반도체 기판(201)의 리프레쉬 향상을 위한 것이고, 그리고, 상기 산화막(211)은 후속의 HDP 산화막 증착시 갭필 특성을 향상시키는 역활을 위한 것으로 LPCVD 방식으로 증착된다.
그런다음, 상기 트렌치(207)를 완전히 매립하도록 상기 산화막(211) 상에 HDP 산화막(213)을 증착한다.
도 2c를 참조하면, 상기 HDP 산화막(213)을 CMP 하여 질산화막(205)을 노출시킨다. 여기서, 상기 HDP 산화막(213)의 CMP 타겟(Target)을 조정하여 상기 질산화막(205)을 500∼700Å의 두께로 잔류시킨다. 한편, 상기 HDP 산화막(213)의 CMP 공정에서 상기 질산화막(205) 상의 질화막(209)과 산화막(211)의 부분은 제거된다.
도 2d를 참조하면, 상기 질산화막(205)을 인산 용액을 이용한 습식 식각으로 제거하여 본 발명의 실시예에 따른 소자분리막(215)을 완성한다.
한편, 종래의 패드산화막과 패드질화막은 일반적으로 2000Å의 두께로 증착 하고, 그리고, 후속에 상기 패드질화막을 습식식각할때 약 200Å의 깊이의 모우트가 발생하지만, 본 발명에서는 패드산화막 및 패드질화막 대신에 질산화막을 1000Å 이하의 두께로 증착하는 바, 상기 질산화막을 제거할때 발생되는 모우트(B)는 100Å 이하의 두께로 발생된다.
이상에서와 같이, 본 발명의 소자분리막 형성방법은 식각 장벽 물질로서 질산화막을 사용하고, 그리고, 습식 식각으로 상기 질산화막을 제거할때 발생되는 모우트의 깊이를 종래의 그것과 비교하여 현저하게 감소시키고, 이를 통해, 반도체 소자의 신뢰성을 향상시킬 수 있다.
또한, 본 발명은 종래와 달리 패드산화막을 사용하지 않으며, 이에 따라, 산화 공정에서 액티브 영역의 기판의 산화로 인한 상기 액티브 영역의 감소를 방지할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시 할 수 있다.

Claims (3)

  1. 반도체 기판 상에 식각 장벽 물질로서 질산화(SiOxNy)막을 증착하는 단계;
    상기 질산화막을 패터닝하여 소자분리 영역에 해당하는 기판 부분을 노출시키는 단계;
    상기 노출된 기판 부분을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치를 매립하도록 상기 패터닝된 질산화막 상에 산화막을 증착하는 단계;
    상기 질산화막이 노출되도록 상기 산화막을 CMP하는 단계; 및
    상기 질산화막을 습식 식각으로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  2. 제 1 항에 있어서, 상기 질산화막은 LPCVD(Low Pressure Chemical Vapor Deposition) 장비를 이용하여 1.0 Torr 이하의 압력에서 SiH4 와 N2O 가스를 1 : 3∼5의 비율로 플로우시켜 700∼1000Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  3. 제 1 항에 있어서, 상기 산화막을 CMP하는 단계는, 상기 질산화막을 500∼ 700Å의 두께만큼 잔류되도록 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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* Cited by examiner, † Cited by third party
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