KR100327589B1 - 반도체장치의 ｓｔｉ형 소자분리막 형성방법 - Google Patents
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Abstract
본 발명은 반도체장치의 STI형 소자분리막 형성방법에 관한 것으로서, 특히 이 방법은 소자분리마스크를 이용한 사진 및 식각 공정을 진행하여 질화막과 산화막을 패터닝한 후에 기판의 소정 깊이까지 트렌치를 형성한 후에 트렌치 내에 희생 산화막을 형성한 후에 이를 제거한다. 그리고, 트렌치 내에 이후 갭필 산화막 증착시 접착력을 증가시키기 위한 측벽 산화막을 형성하고 트렌치 내에 기판의 재 산화를 방지하기 위한 측벽 질화막을 형성하며, 측벽 질화막이 형성된 기판 전면에 이후 실시될 갭필 산화막 매립시 보이드 발생을 억제하기 위한 라이너 산화막을 형성한 후에, 라이너 산화막이 형성된 기판의 트렌치에 갭필 산화막을 채워넣고 이를 평탄화한 후에 패드 질화막을 제거하여 기판에 소자분리막을 형성한다. 이에 따라, 본 발명은 트렌치 식각 후에 측벽 산화막을 형성하면서 기판과 측벽 산화막 사이 또는 측벽 산화막 상부에 측벽 질화막을 추가 형성함으로서 후속 산화 공정으로 인한 기판에 인접한 산화막의 부피 팽창을 억제할 수 있어 원하는 소자분리 영역을 확보한다.
Description
본 발명은 반도체장치의 소자 분리 방법에 관한 것으로서, 특히 고집적 반도체장치에서 소자분리 영역과 활성 영역을 정의하기 위한 STI(Shallow Trench Isolation) 공정시 소자분리 공정의 특성을 향상시킬 수 있는 반도체장치의 STI형 소자분리막 형성방법에 관한 것이다.
최근 반도체장치의 제조기술의 발달과 메모리소자의 응용분야가 확장되어 감에 따라 대용량의 메모리소자의 개발이 진척되고 있는데, 이러한 메모리소자의 대용량화는 각 세대마다 2배로 진행하는 미세공정기술을 기본으로 한 메모리셀 연구에 의해 추진되어 오고 있다. 특히 소자간을 분리하는 소자분리막의 축소는 메모리소자의 미세화 기술에 있어서 중요한 항목중의 하나로 대두되고 있다.
종래의 소자분리기술로는 반도체기판상에 두꺼운 산화막을 선택적으로 성장시켜 소자분리막을 형성하는 로커스(LOCal Oxidation of Silicon: 이하 LOCOS라 함) 기술이 최근까지 주종을 이루었다. 그러나, 상기 LOCOS 기술은 소자분리막의 측면확산 및 버즈비크(bird's beak)에 의해 소자분리영역의 폭을 감소시킬 수 없었다. 따라서, 소자설계치수가 서브미크론(submicron) 이하로 줄어드는 대용량의 메모리소자에 있어서는 LOCOS 기술의 적용이 불가능하기 때문에 새로운 소자분리 기술이 필요하게 되었다.
이에 따라, 새로운 소자분리기술의 필요성과 식각(etching) 기술의 발달로 반도체기판에 폭 1Å이하, 깊이가 수십 내지 수백Å 정도의 트렌치를 형성하여 소자간을 전기적으로 분리할 수 있는 트렌치(trench) 구조의 소자분리 기술이 나오게 되었다. 이 트렌치를 이용한 소자분리기술은 종래의 LOCOS 기술에 비해 80%에 가까운 소자분리영역의 축소가 가능해졌다.
더욱이, 최근에는 웨이퍼기판에 가해지는 스트레스를 크게 줄이면서 트렌치 소자분리막의 문제점을 개선한 STI(Shallow Trench Isolation) 공정이 등장하게 되었다. 즉, STI 공정은 반도체기판에 일정한 깊이를 갖는 트렌치를 형성하고 이 트렌치에 화학기상증착법으로 산화막을 증착하고서 화학적기계적연마(Chemical Mechanical Polishing) 공정으로 불필요한 산화막을 식각하여 소자분리막을 형성하는 기술이다.
좀 더 상세하게는, 종래 기술의 STI형 소자분리막 제조 공정은 접합 누설 전류 특성이 양호해지도록 트렌치 내부면에 존재하는 기판의 식각 손상을 제거해야만 한다. 기판내의 트렌치 식각시 발생되는 손상을 보상하면서 안정적인 식각 표면과 소자 분리막간 계면의 프로파일을 얻기 위해서는 대개 두 번의 고온 산화 공정을 실시하게 하게 된다. 즉, 트렌치내에 1차로 산화 공정을 실시하여 기판의 트렌치에 희생 산화막을 형성하고 이를 제거한 후에 다시 2차로 산화 공정을 실시하여 측벽 산화막을 형성하여 트렌치 내부의 기판 표면에 있는 식각 손상을 보상해준다.
그러나, 상술한 종래의 STI형 소자분리막 제조 공정은 트렌치 식각으로 인한 손상을 보상해주기 위한 산화 공정 및 트렌치 내부를 채우기 위한 갭필 산화막 등의 다수의 산화 공정을 실시하기 때문에 트렌치 내측의 측벽 산화막이 다시 재산화되어 부피 팽창을 하게 된다. 이로 인해 기판에 심한 스트레스를 인가할 뿐만 아니라 불필요한 실리콘기판의 산화 공정에 의해 소자분리 영역이 증가되고 활성 영역이 감소되는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 트렌치 식각 후에 측벽 산화막을 형성하되, 기판과 측벽 산화막 사이에 측벽 질화막을 추가 형성하거나 측벽 산화막 상부에 측벽 질화막을 형성함으로서 후속 산화 공정으로 인한 기판에 인접한 산화막의 부피 팽창을 억제할 수 있는 반도체장치의 STI형 소자분리막 형성방법을 제공하는데 있다.
도 1 내지 도 4는 본 발명에 따른 반도체장치의 STI형 소자분리막 형성방법을 나타낸 공정 순서도이다.
＜도면의 주요 부분에 대한 부호의 설명＞
10: 실리콘 기판 12: 패드산화막
14: 패드질화막 16: 반사방지막
18: 트렌치 20: 측벽 산화막
22: 측벽 질화막 24: 라이너 산화막
26: 갭필 산화막 ISO: 소자분리막
상기 목적을 달성하기 위하여 본 발명은 반도체기판에 소자의 활성 영역 및 분리 영역을 정의하기 위한 트렌치 구조의 소자분리막을 형성함에 있어서, 반도체기판에 패드 산화막 및 질화막을 순차적으로 적층하는 단계와, 소자분리마스크를 이용한 사진 및 식각 공정을 진행하여 질화막과 패드 산화막을 패터닝한 후에 기판의 소정 깊이까지 트렌치를 형성하는 단계와, 트렌치 내에 기판 표면의 식각 손상을 보상하기 위하여 희생산화막을 형성하고 이를 제거하는 단계와, 트렌치 내에 이후 갭필 산화막 증착시 접착력을 증가시키기 위한 측벽 산화막을 형성하는 단계와, 트렌치의 기판과 측벽 산화막 사이 또는 측벽 산화막 상부에 이후 기판의 재 산화를 방지하기 위한 측벽 질화막을 형성하는 단계와, 트렌치 내에 이후 실시될 갭필 산화막 매립시 보이드 발생을 억제하기 위한 라이너 산화막을 형성하는 단계와, 라이너 산화막이 형성된 기판의 트렌치에 갭필 산화막을 채워넣고 이를 평탄화한 후에 패드 질화막을 제거하여 기판에 소자분리막을 형성하는 단계를 포함한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 1 내지 도 4는 본 발명에 따른 반도체장치의 STI형 소자분리막 형성방법을 나타낸 공정 순서도로서, 이를 참조하면 본 발명의 소자분리 공정은 다음과 같다.
우선, 도 1에 도시된 바와 같이, 반도체기판으로서 실리콘기판(10)에 순차적으로 30∼100Å정도의 얇은 패드산화막(12) 및 500∼2000Å두께의 패드질화막(14)을 적층한다. 그 위에 트렌치 식각 공정시 정확한 패터닝을 위해서 상기 패드질화막(14) 상부에 난반사를 방지하는 반사방지막(16)을 200∼500Å정도 추가 적층한다.
그리고, 소자분리마스크용 감광막(도시하지 않음)을 도포한 후에 건식 식각 공정을 실시하여 패드질화막(14)과 패드산화막(12)을 패터닝하고, 패터닝된 막(14,12)에 의해 노출된 기판(10) 내에 트렌치(16)를 형성한다. 이때, 트렌치(16) 식각 깊이는 적용 디바이스의 디자인 룰에 따라 차이가 있으나 본 실시예에서는 약 2000∼4000Å정도로 식각한다.
이어서, 도면에 도시하지는 않았지만, 트렌치 내에 기판 표면의 식각 손상을 보상하기 위하여 희생산화막을 형성하고 희석된 불화 수소용액(HF)을 이용하여 이를 제거한다.
그 다음, 도 2에 도시된 바와 같이, 트렌치 내에 이후 실시될 갭필 산화막공정시 접착력을 증가시키기 위한 측벽 산화막(22)을 형성하고, 트렌치 내에 기판의 재 산화를 방지하기 위한 측벽 질화막(20)을 형성한다. 이때, 측벽 질화막(20)은 상기 측벽 산화막(22) 상부에 형성될 수도 있지만, 대부분 트렌치내 기판과 측벽 산화막(22) 사이에 형성된다. 이는 질소(N) 원자가 상기 측벽 산화막(22)을 뚫고 지나가 트렌치의 기판 표면에 존재하기 때문이다.
여기서, 측벽 질화막(20)의 제조 공정은 퍼니스에 NH3가스를 주입하고 대기압이하에서 그 증착 온도를 700∼1000℃로 하거나, 또는 싱글 웨이퍼형 급속 열처리(rapid thermal process) 장비를 이용하며 900℃이상의 온도 조건에서 NH3가스를 주입하여 형성하거나, 플라즈마 인헨스드(plasma enhanced) 방식을 이용할 수도 있는데, 플라즈마에 의해 활성화된 질소를 기판에 증착할 경우 저온 공정이 가능하다. 이외에 레이저 에블레이션(laser ablation) 방식을 이용할 경우 순간적인 열분해에 의해 측벽 질화막(20)을 형성할 수도 있다.
그 다음, 도 3에 도시된 바와 같이, 측벽 질화막(20) 및 측벽 산화막(22)이 형성된 기판의 전면에 이후 갭필 산화막 증착시 트렌치 내부에 보이드의 생성을 억제하기 위한 라이너 산화막(24)을 형성한다. 그리고, 라이너 산화막(24)이 형성된 기판의 트렌치에 HDP(High Density Plasma) 방법을 이용하여 갭필 산화막(26)을 매립한다.
계속해서, 도 4에 도시된 바와 같이 화학적기계적연마 공정을 실시하여 패드 질화막(14)이 드러날 때까지 갭필 산화막(26)을 연마한 후에 인산 용액(H3PO4)으로상기 패드 질화막(14)을 제거하면 본 발명에 따른 STI형 소자분리막(ISO)이 완성된다.
한편, 본 발명의 소자분리 공정에 있어서, 상기 측벽 질화막(20) 및 측벽 산화막(22)은 장비수와 세정 공정을 단축하기 위하여 동일한 퍼니스 챔버에서 제조 공정을 진행하여 형성할 수도 있다. 여기서, 두 막의 총 두께는 100Å이하로 하는 것이 바람직하다. 예를 들면, 측벽 산화막 및 측벽 질화막의 증착은 N2O 또는 NO기체를 사용하여 상기 두 막을 동시에 형성하되, 그 증착 온도를 700∼1000℃로 한다.
또한, 본 발명의 소자분리 공정은 상기 측벽 질화막(20) 및 측벽 산화막(22)의 제조 공정시 싱글 웨이퍼형 급속 열처리 장비를 이용하여 인시튜로 공정을 진행할 수 있다.
예컨대, 상기 급속 열처리 공정시 900∼1200℃의 증착 온도에서 진행하되, 스팀 급속 열처리 공정(steam rapid thermal process)을 이용하여 측벽 산화막 및 측벽 질화막을 습식 산화막 및 질화막으로 각각 형성한다. 혹은, 습식 또는 건식 산화 공정을 진행하고, 인시튜로 질화 공정을 진행할 수 있다. 아니면, NO 또는 N2O 기체를 이용하여 측벽 산화 및 질화 공정을 동시에 진행한 후에, 인시튜로 건식 또는 습식 산화(스팀 급속 열처리) 공정을 진행하여 NO(N2O)막/산화막/질화막을 형성할 수 있다. 또한, NO 또는 N2O 기체를 이용하여 측벽 산화 공정을 진행하고, 인시튜로 건식 또는 습식 산화(스팀 급속 열처리) 공정을 진행한 후에 질화 공정을진행하여 NO(N2O)막/ 산화막/질화막을 형성할 수도 있다.
이때, 상기 습식 산화 공정은 H와 O2를 혼합해서 사용하되, 그 반응 온도를 750∼1100℃, 승온률을 10∼100℃, 그 시간을 20∼300초로 한다. 그리고, 건식 산화 공정은 O2분위기에서 그 반응 온도를 750∼1100℃, 승온률을 10∼100℃, 그 시간을 20∼300초로 한다. 또한, 상기 질화 공정은 NH3, N2O, NO 분위기에서 그 반응 온도를 750∼1200℃, 승온률을 10∼100℃, 그 시간을 20∼600초로 하는 것이 바람직하다.
상술한 바와 같이 본 발명은, 트렌치 식각 후에 측벽 산화막을 형성하면서 기판과 측벽 산화막 사이에 측벽 질화막 또는 측벽 산화막 상부에 측벽 질화막을 추가 형성함으로서 후속 산화 공정으로 인한 기판에 인접한 산화막의 부피 팽창을 억제할 수 있어 원하는 소자분리 영역을 확보한다.
또한, 본 발명은 상기 측벽 질화막 및 측벽 산화막의 제조 공정을 한 장비내에서 인시튜로 진행할 경우 제조 공정에 필요한 장비 수를 줄일 수 있는 이점이 있다.
Claims (13)
- 반도체기판에 소자의 활성 영역 및 분리 영역을 정의하기 위한 트렌치 구조의 소자분리막을 형성함에 있어서,반도체기판에 패드 산화막 및 질화막을 순차적으로 적층하는 단계;소자분리마스크를 이용한 사진 및 식각 공정을 진행하여 상기 질화막과 패드 산화막을 패터닝한 후에 상기 기판의 소정 깊이까지 트렌치를 형성하는 단계;상기 트렌치 내에 기판 표면의 식각 손상을 보상하기 위하여 희생산화막을 형성하고 이를 제거하는 단계;상기 트렌치 내에 이후 갭필 산화막 증착시 접착력을 증가시키기 위한 측벽 산화막을 형성하는 단계;상기 트렌치의 기판과 측벽 산화막 사이 또는 측벽 산화막 상부에 이후 기판의 재 산화를 방지하기 위한 측벽 질화막을 형성하는단계;상기 트렌치 내에 이후 실시될 갭필 산화막 매립시 보이드 발생을 억제하기 위한 라이너 산화막을 형성하는 단계; 및상기 라이너 산화막이 형성된 기판의 트렌치에 갭필 산화막을 채워넣고 이를 평탄화한 후에 패드 질화막을 제거하여 기판에 소자분리막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체장치의 STI형 소자분리막 형성방법.
- 제 1항에 있어서, 상기 측벽 질화막 형성 단계는 퍼니스 챔버내에서 NH3가스를 주입하고 대기압 이하에서 그 증착 온도를 700∼1000℃로 하는 것을 특징으로 하는 반도체장치의 STI형 소자분리막 형성방법.
- 제 1항에 있어서, 상기 측벽 질화막의 형성 단계는 싱글 웨이퍼형 급속 열처리 장비를 이용하며 900℃이상의 온도 조건에서 NH3가스를 주입하는 것을 특징으로 하는 반도체장치의 STI형 소자분리막 형성방법.
- 제 1항에 있어서, 상기 측벽 질화막 형성 단계는 레이저 에블레이션 방식또는 플라즈마 인헨스드 방식을 이용하는 것을 특징으로 하는 반도체장치의 STI형 소자분리막 형성방법.
- 반도체기판에 소자의 활성 영역 및 분리 영역을 정의하기 위한 트렌치 구조의 소자분리막을 형성함에 있어서,반도체기판에 패드 산화막 및 질화막을 순차적으로 적층하는 단계;소자분리마스크를 이용한 사진 및 식각 공정을 진행하여 상기 패드 질화막과 패드 산화막을 패터닝한 후에 상기 기판의 소정 깊이까지 트렌치를 형성하는 단계;상기 트렌치 내에 기판 표면의 식각 손상을 보상하기 위하여 희생산화막을 형성하고 이를 제거하는 단계;상기 트렌치 내에 이후 갭필 산화막 증착시 접착력을 증가시키기 위한 측벽 산화막과, 상기 트렌치의 기판과 측벽 산화막 사이 또는 측벽 산화막 상부에 이후 기판의 재 산화를 방지하기 위한 측벽 질화막을 동일 퍼니스 챔버 내에서 인시튜로 형성하는 측벽 산화막 및 측벽 질화막 형성단계;상기 트렌치 내에 이후 실시될 갭필 산화막 매립시 보이드 발생을 억제하기 위한 라이너 산화막을 형성하는 단계; 및상기 라이너 산화막이 형성된 기판의 트렌치에 갭필 산화막을 채워넣고 이를 평탄화한 후에 패드 질화막을 제거하여 기판에 소자분리막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체장치의 STI형 소자분리막 형성방법.
- 제 5항에 있어서, 상기 측벽 산화막 및 측벽 질화막 형성 단계는 N2O 또는 NO기체를 사용하여 상기 두 막을 동시에 형성하고 700∼1000℃의 증착온도에서 증착 두께가 100Å이하로 형성하는 것을 특징으로 하는 반도체장치의 STI형 소자분리막 형성방법.
- 제 5항에 있어서, 상기 측벽 산화막 및 측벽 질화막 형성 단계는 싱글 웨이퍼형 급속 열처리 장비를 이용하여 900∼1200℃의 증착 온도에서 진행하는 것을 특징으로 하는 반도체장치의 STI형 소자분리막 형성방법.
- 제 5항에 있어서, 상기 측벽 산화막 및 측벽 질화막 형성 단계는 스팀 급속 열처리 공정을 이용하여 습식 산화막 및 습식 질화막으로 형성하는 것을 특징으로 하는 반도체장치의 STI형 소자분리막 형성방법.
- 제 5항에 있어서, 측벽 산화막 및 측벽 질화막 형성 단계는 NO 또는 N2O 기체를 이용하여 측벽 산화 및 질화 공정을 동시에 진행한 후에, 건식 또는 습식 산화 공정을 진행하는 것을 특징으로 하는 반도체장치의 STI형 소자분리막 형성방법.
- 제 5항에 있어서, 측벽 산화막 및 측벽 질화막 형성 단계는 NO 또는 N2O 기체를 이용하여 측벽 산화 공정을 진행한 후에, 건식 또는 습식 산화 공정을 진행한 후에 질화 공정을 진행하는 것을 특징으로 하는 반도체장치의 STI형 소자분리막 형성방법.
- 제 9항 또는 제 10항에 있어서, 상기 습식 산화 공정은 H와 O2를 혼합해서 사용하되, 그 반응 온도를 750∼1100℃, 승온률을 10∼100℃, 그 시간을 20∼300초로 하는 것을 특징으로 하는 반도체장치의 STI형 소자분리막 형성방법.
- 제 10항에 있어서, 상기 건식 산화 공정은 O2분위기에서 그 반응 온도를 750∼1100℃, 승온률을 10∼100℃, 그 시간을 20∼300초로 하는 것을 특징으로 하는 반도체장치의 STI형 소자분리막 형성방법.
- 제 10항에 있어서, 상기 질화 공정은 NH3, N2O, NO 분위기에서 그 반응 온도를 750∼1200℃, 승온률을 10∼100℃, 그 시간을 20∼600초로 하는 것을 특징으로 하는 반도체장치의 STI형 소자분리막 형성방법.
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| Application Number | Priority Date | Filing Date | Title |
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| KR1019990037316A KR100327589B1 (ko) | 1999-09-03 | 1999-09-03 | 반도체장치의 ｓｔｉ형 소자분리막 형성방법 |
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1999
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| KR20010026128A (ko) | 2001-04-06 |
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