KR100588644B1 - 반도체 소자 및 그 제조방법 - Google Patents
반도체 소자 및 그 제조방법 Download PDFInfo
- Publication number
- KR100588644B1 KR100588644B1 KR1020030065695A KR20030065695A KR100588644B1 KR 100588644 B1 KR100588644 B1 KR 100588644B1 KR 1020030065695 A KR1020030065695 A KR 1020030065695A KR 20030065695 A KR20030065695 A KR 20030065695A KR 100588644 B1 KR100588644 B1 KR 100588644B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- substrate
- semiconductor substrate
- trench
- device isolation
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 62
- 238000000034 method Methods 0.000 title claims description 31
- 238000002955 isolation Methods 0.000 claims abstract description 65
- 239000000758 substrate Substances 0.000 claims abstract description 65
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 24
- 239000001301 oxygen Substances 0.000 claims abstract description 24
- 238000005468 ion implantation Methods 0.000 claims abstract description 23
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 16
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 15
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 15
- 238000004519 manufacturing process Methods 0.000 claims abstract description 14
- 238000005530 etching Methods 0.000 claims abstract description 11
- -1 oxygen ions Chemical class 0.000 claims abstract description 10
- 238000000059 patterning Methods 0.000 claims abstract description 3
- 238000000151 deposition Methods 0.000 claims abstract 2
- 238000010438 heat treatment Methods 0.000 claims description 6
- 150000002500 ions Chemical class 0.000 claims description 3
- 238000002513 implantation Methods 0.000 claims 1
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 6
- 239000010410 layer Substances 0.000 description 58
- 150000004767 nitrides Chemical class 0.000 description 15
- 238000005516 engineering process Methods 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000007517 polishing process Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000011800 void material Substances 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
- H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
- H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Element Separation (AREA)
Abstract
본 발명은 절연막의 트렌치 매립시 갭 필링 특성을 향상시키고 필드 영역을 최소화할 수 있는 반도체 소자 및 그 제조방법에 관한 것으로,
본 발명에 따른 반도체 소자의 제조방법은 반도체 기판의 필드 영역을 노출시키는 감광막 패턴을 형성하는 단계;와, 상기 기판 전면 상에 산소 이온을 주입하여 상기 필드 영역의 기판 하부에 산소 이온 주입층을 형성하는 단계;와, 상기 기판을 열처리하여 산소 이온 주입층 영역을 산화시켜 실리콘 산화막층을 형성하는 단계;와, 상기 기판 전면 상에 희생막을 적층하고 선택적으로 패터닝하여 상기 필드 영역의 반도체 기판을 노출시키는 단계;와, 상기 희생막을 식각 마스크로 이용하여 상기 반도체 기판의 필드 영역을 소정 깊이만큼 식각하여 트렌치를 형성하는 단계;를 포함하여 이루어지는 것을 특징으로 한다.
소자분리막, 트렌치
Description
도 1a 내지 1c는 종래 기술에 따른 샐로우 트렌치 아이솔레이션 공정을 설명하기 위한 공정 단면도.
도 2는 본 발명에 따른 반도체 소자의 구성도.
도 3a 내지 3d는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
도 4는 종래 기술에 따른 반도체 소자에서 발생하는 폴리 스트링거를 도시한 참고도.
<도면의 주요 부분에 대한 설명>
201 : 반도체 기판 205 : 실리콘 산화막층
208 : 소자분리막
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로서, 보다 상세하게는 절연막의 트렌치 매립시 갭 필링 특성을 향상시키고 필드 영역을 최소화할 수 있는 반도체 소자 및 그 제조방법에 관한 것이다.
일반적으로, 반도체소자의 아이솔레이션(Isolation) 기술로는 질화막을 이용한 LOCOS(Local Oxidation of Silicon) 기술이 사용되어 왔다. LOCOS 기술의 단점을 보완하기 위한 새로운 아이솔레이션 기술들이 활발하게 개발되어 왔고 그 중에서 PBL(Poly Buffer LOCOS), R-LOCOS(Recessed LOCOS) 등의 기술이 널리 사용되어 왔다. 이들 기술들은 공정이 복잡하고 소자분리막에 의한 채널 영역의 버즈 비크(Bird`s Beak)을 근본적으로 감소시킬 수 없어 반도체소자의 고집적화에 한계가 있으며 소자 형성 부분과의 단차가 심하게 발생되어 이를 후속 공정에서 평탄화할 필요가 있다.
최근에 들어, 기존의 아이솔레이션 기술의 문제점들을 개선한 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation, STI) 공정이 도입되기 시작하였다. 샐로우 트렌치 아이솔레이션 공정은 기존의 아이솔레이션 기술에 비하여 소자분리 특성이 우수하고 점유 면적도 작기 때문에 반도체 소자의 고집적화에 매우 적합하다.
샐로우 트렌치 아이솔레이션 공정은 반도체 기판의 필드 영역에 트렌치를 형성시키고 갭 필링(gap filling) 공정에 의해 트렌치 내에 산화막과 같은 절연막을 갭 필링시킨 후 산화막을 화학기계적연마(Chemical Mechanical Polishing, CMP) 공정에 의해 연마시킴으로써 트렌치 내의 산화막과 반도체 기판을 평탄화시킨다. 이 에 따라, 반도체 기판의 필드 영역에 소자분리막이 형성된다.
트렌치를 갭 필링시키는 산화막으로는 갭 필링 특성과 평탄화 특성이 양호한 O3-TEOS(Tetra-Ethyl-Ortho-Silicate) 상압 화학기상증착(Atmosphere Pressure Chemical Vapor Deposition, APCVD) 산화막, 고밀도 플라즈마 화학기상증착(High Density Plasma Chemical Vapor Deposition, HDP CVD) 산화막이 주로 사용되고 있다.
종래의 샐로우 트렌치 아이솔레이션 공정은 도 1a 내지 도 1c에 도시된 바와 같이 이루어진다. 먼저, 도 1a에 도시한 바와 같이 단결정 실리콘 기판과 같은 반도체 기판(101) 상에 희생막으로써 산화막(102)을 형성시키고, 그 위에 하드 마스크층으로서 질화막(103)을 적층시킨다. 그런 다음, 사진식각공정을 이용하여 상기 반도체 기판(101)의 필드 영역에 해당하는 상기 질화막(103) 및 상기 산화막(102)의 일부분에 소정의 폭을 갖는 개구부를 형성시킨다. 이어서, 상기 질화막(103)을 식각 마스크층으로 이용하여 상기 반도체 기판(101)을 트렌치(104)를 위한 깊이만큼 식각시킴으로써 상기 반도체 기판(101)의 필드 영역에 트렌치(104)를 형성시킨다.
그런 다음, 도 1b에 도시한 바와 같이 열산화 공정을 이용하여 상기 트렌치(104) 내의 노출된 반도체 기판(101)의 식각면에 열산화막(105)을 성장시키고 이어, 상기 트렌치(104) 내에 소자 분리막(106)을 형성하기 위해 상기 트렌치(104)를 충분히 채우도록 상기 트렌치(104) 내부 및 상기 질화막(103) 상에 절연막(106)을 두껍게 적층시킨다. 이 때, 상기 열산화막(105)을 형성시키는 이유는 상기 반도체 기판(101)의 식각을 통해 트렌치(104)를 형성하는 과정에서 손상된 트렌치(104) 내의 반도체 기판(101) 표면을 치유하기 위함이다.
그런 다음, 도 1c에 도시한 바와 같이, 상기 절연막(106) 화학기계적연마 공정에 의해 상기 질화막(103)에 평탄화시킴으로써 상기 절연막(106)을 상기 트렌치(104)에만 남기고 나서 고온 열처리 공정에 의해 상기 트렌치(104) 내의 절연막(106)을 치밀화시킨다. 이후, 상기 질화막(103) 및 산화막(102)을 불산 용액 등을 이용하여 식각하여 제거하면 통상의 샐로우 트렌치(104) 아이솔레이션 공정이 완료된다.
종래의 샐로우 트렌치 아이솔레이션 공정에 있어서, 트렌치 내의 절연막 매립 과정에서 트렌치 입구의 양측면의 절연막 성장 속도가 빠르게 되어 오버행(overhang)이 발생됨에 따라 트렌치의 입구를 막아버리게 된다.
이로써, 반응 챔버 내의 반응 가스가 더 이상 상기 트렌치로 유입되지 못하므로 상기 트렌치가 절연막에 의해 완전히 매립되지 못하고 상기 트렌치의 내부에 빈 공간인 보이드(void)(107)가 형성되는 결과를 초래한다. 이와 같은 보이드는 후속의 공정에서 단차에 의한 폴리 스트링거(poly stringer) 등과 같은 문제를 야기한다(도 4 참조).
한편, 종래의 기술에 있어서 갭 필링 특성을 향상시키기 위하여 고밀도 플라 즈마 화학기상증착 방법을 택하고 있으나 트렌치의 종횡비(Aspect ratio)가 높아질수록 절연막의 스텝 커버리지가 낮아 트렌치를 완벽하게 매립하는데 어려움이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 절연막의 트렌치 매립시 갭 필링 특성을 향상시키고 필드 영역을 최소화할 수 있는 반도체 소자 및 그 제조방법을 제공하는 것을 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 반도체 기판의 필드 영역을 노출시키는 이온 주입 마스크를 형성하는 단계, 상기 이온 주입 마스크를 통해 상기 반도체 기판에 산소 이온을 주입하여 상기 필드 영역 기판 하부의 소정 깊이에 산소 이온 주입층을 형성하는 단계, 상기 반도체 기판을 열처리하여 산소 이온 주입층 영역을 산화시켜 실리콘 산화막층인 제 2 소자분리막을 형성하는 단계, 상기 이온 주입 마스크를 제거한 후 상기 반도체 기판 전면 상에 희생막을 적층하고 선택적으로 패터닝하여 상기 필드 영역의 반도체 기판을 노출시키는 단계, 상기 희생막을 식각 마스크로 이용하여 상기 반도체 기판의 필드 영역 내부에 형성된 상기 제 2 소자분리막의 상부에 상기 제 2 소자분리막의 폭보다 작거나 같은 하부폭을 가지는 제 1 소자분리막을 형성하여 트랜치를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
바람직하게는, 상기 산소 이온의 주입 전에 상기 기판 전면 상에 희생 산화막을 형성하는 단계를 더 포함할 수 있다.
바람직하게는, 기판의 열처리 온도는 1000∼2000℃ 이다.
바람직하게는, 상기 기판 상에 주입되는 산소 이온의 농도는 1E17∼1E20 ion/cm2이다.
바람직하게는, 상기 산소 이온 주입층은 기판으로부터 2000∼5000Å의 거리에 형성될 수 있다.
바람직하게는, 상기 기판을 식각하여 트렌치를 형성하는 단계는 상기 실리콘 산화막층이 노출되도록 식각하여 트렌치를 형성할 수 있다.
본 발명에 따른 반도체 소자는 반도체 기판의 필드 영역에 형성되어 액티브 영역을 정의하는 제 1 소자분리막 및 상기 제 1 소자분리막 하부에 형성된 제 2 소자분리막을 포함하여 이루어지는 것을 특징으로 한다.
바람직하게는, 상기 제 1 소자분리막과 제 2 소자분리막은 서로 접할 수 있다.
바람직하게는, 상기 제 2 소자분리막은 상기 기판 표면으로부터 2000∼5000Å의 거리에 위치할 수 있다.
바람직하게는, 상기 제 1 소자분리막은 트렌치 내에 형성될 수 있다.
본 발명의 특징에 따르면, 산소 이온 주입에 이은 열처리를 통하여 기판 내부에 실리콘 산화막층을 형성하고, 그 상부에 트렌치를 형성하여 소자 분리막을 형성시키는 방법을 택함으로써 소자 분리막의 높이를 줄일 수 있게 된다. 트렌치를 갭 필링하여 형성된 소자 분리막의 높이가 보다 얕아짐에 따라 종횡비(aspect ratio)를 높일 수 있게 되고 결과적으로 반도체 기판 상의 필드 영역을 축소시키는 효과를 가져올 수 있게 된다.
이하, 도면을 참조하여 본 발명에 따른 반도체 소자의 제조방법을 상세히 설명하기로 한다. 도 2는 본 발명에 따른 반도체 소자의 구성도이고, 도 3a 내지 3e는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
본 발명에 따른 반도체 소자는 도 2에 도시한 바와 같이, 소자분리막의 구조에 그 특징이 있으며 세부적으로 제 1 소자분리막(208)과 제 2 소자분리막(205)으로 구성된다. 상기 제 1 소자분리막(208)은 반도체 기판(201)의 필드 영역에 형성되어 액티브 영역을 정의하는 역할을 하며, 제 2 소자분리막(205)은 상기 제 1 소자분리막(208)의 하부에 형성된다. 또한, 상기 제 1 소자분리막(208)은 도시된 바와 같이 트렌치 내에 형성되고 상기 제 2 소자분리막(205)은 기판 표면으로부터 2000∼5000Å 정도의 깊이 위치한다. 또한, 상기 제 2 소자분리막(205)의 폭은 제 1 소자분리막의 하부 폭보다 크거나 같게 형성한다.
상기 제 1 소자 분리막과 제 2 소자분리막(205)은 서로 접하며 상기 제 2 소자 분리막이 형성됨에 따라 상기 제 1 소자분리막(208)의 높이를 줄일 수 있게 제 1 소자분리막(208)의 종횡비의 설계 마진의 여유를 갖게 할 수 있다. 이를 통해 필드 영역의 축소 및 액티브 영역의 확대를 기할 수 있게 된다.
상기 본 발명의 반도체 소자에 대한 제조방법은 다음과 같다.
먼저, 도 3a에 도시한 바와 같이 단결정 실리콘 기판과 같은 반도체 기판(201) 상에 고온 열산화공정에 의해 희생막으로서 희생 산화막(202)을 40∼150Å의 두께로 성장시킨다. 이어, 기판 전면 상에 감광막(Photo Resist) 도포한 후 포토리소그래피 공정을 이용하여 상기 감광막을 선택적으로 패터닝하여 이온 주입 마스크 패턴(203)을 형성시킨다. 상기 이온 주입 마스크 패턴은 향후 소자분리막이 형성될 부위의 기판을 노출시킨다. 이와 같은 상태에서 산소 이온 주입 공정을 실시한다. 즉, 기판 전면을 대상으로 산소 이온을 주입하여 상기 소자분리막이 형성될 영역의 기판 내부에 산소 이온 주입층(204)이 형성되도록 한다. 이 때, 상기 산소 이온은 1E17∼1E20 ion/cm2의 농도로 주입하며 상기 산소 이온 주입층은 기판 표면으로부터 2000∼5000Å 정도의 거리에 형성되는 것이 바람직하다.
이어, 도 3b에 도시한 바와 같이, 상기 기판을 대상으로 열처리 공정을 적용하여 상기 산소 이온 주입층(204)이 주변의 실리콘과 반응하여 실리콘 산화막층(205)이 형성되도록 한다.
상기 열처리 공정은 1000∼2000℃의 온도에서 수행되는 것이 바람직하다. 한편, 이 때 형성되는 실리콘 산화막층(205)은 단결정 실리콘 배열 상에 불규칙적으로 산소 이온이 주입된 상태에서 산소와 실리콘이 반응하기 때문에 결정질이 아닌 비정질의 실리콘 산화막의 특성을 갖게 된다. 이와 같이 비정질의 특성을 갖게 됨에 따라 보다 유전율 특성이 향상되고 결과적으로 소자 분리막으로서의 특성을 높일 수 있게 된다. 여기서, 상기 실리콘 산화막층은 본 발명의 반도체 소자의 구성에서 설명한 제 2 소자분리막(205)에 해당된다.
상기 실리콘 산화막층(205)이 형성된 상태에서, 도 3c에 도시한 바와 같이 상기 희생 산화막(202) 상에 저압 화학기상증착 공정에 의해 하드 마스크층으로서 희생 질화막(206)을 600∼1500Å의 두께로 적층시킨다. 여기서, 상기 희생 산화막(202)은 상기 반도체 기판과 상기 질화막(206) 사이의 응력을 완화시켜주는 역할을 한다. 상기 희생 질화막(206)은 트렌치 형성시 식각 마스크층으로 사용되며 후속의 화학기계적연마 공정에서 식각 정지막으로서의 역할도 담당한다.
그런 다음, 기판의 필드 영역에 감광막(도시하지 않음)의 개구부가 위치하도록 상기 감광막의 패턴을 액티브 영역 상에 형성시키고, 상기 감광막의 패턴을 식각 마스크로 이용하여 상기 개구부 내의 희생 질화막과 희생 산화막을 건식 식각공정, 예를 들어 반응성 이온 에칭(Reactive Ion Etching) 공정에 의해 완전히 식각시킴으로써 기판의 필드 영역을 노출시킨다. 전술한 바와 같이 상기 필드 영역의 반도체 기판 하부에는 실리콘 산화막층(205)이 형성되어 있다. 이후, 감광막의 패턴을 제거한다.
이어서, 상기 남은 희생 질화막을 식각 마스크층으로 이용하여 상기 노출된 필드 영역의 기판을 2000∼5000Å 정도의 얕은 깊이로 식각하여 상기 실리콘 산화막층(205)이 노출되도록 한다. 이에 따라, 기판의 필드 영역에 트렌치(207)가 형성된다. 이 때, 형성되는 트렌치(207)는 트렌치 하부에 절연막인 실리콘 산화막층(205)이 형성됨에 따라 종래의 트렌치보다 그 깊이가 더 얕게 할 수 있다. 트렌치의 깊이가 보다 얕게 형성시킬 수 있게 됨에 따라 종횡비(aspect ratio)를 높일 수 있는 설계 마진이 커지게 되고 결과적으로 필드 영역을 축소시킴과 동시에 액티브 영역의 확대가 가능하게 된다.
트렌치가 형성된 상태에서, 도 3d 도시한 바와 같이 상기 트렌치 및 그 외측 의 희생 질화막 상에 소자분리막용 절연막을 상기 트렌치를 충분히 메우도록 기판 전면에 두껍게 적층한다. 이 때, 상기 트렌치 내의 소자분리막용 절연막에는 빈 공간 즉, 보이드(void)가 존재하지 않는 것이 바람직하다. 여기서, 상기 소자분리막용 절연막은 반도체 소자의 설계 룰(design rule)에 따라 다소 차이가 있지만, O3-TEOS 상압 화학기상증착 공정이나 고밀도 플라즈마 화학기상증착 공정에 의해 적층될 수 있다.
한편, 설명의 편의상 상기 소자분리막용 절연막이 단일층으로 이루어지는 것을 기준으로 설명하였으나, 상기 소자분리막용 절연막이 예를 들어, 산화막과 질화막으로 구성된 2중 이상의 복수층으로 이루어지는 것도 가능하다.
이어, 상기 소자 분리막용 절연막을 화학기계적연마 공정에 의해 연마시킴으로써 상기 희생 질화막에 평탄화시켜 최종적으로 트렌치 내에 소자분리막(208)을 형성하면 본 발명에 따른 반도체 소자 제조 공정은 완료된다. 참고로, 상기 형성된 소자분리막은 상기 반도체 소자의 구조에서의 제 1 소자분리막(208)에 해당된다.
본 발명에 따른 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
산소 이온 주입에 이은 열처리를 통하여 기판 내부에 실리콘 산화막층을 형성하고, 그 상부에 트렌치를 형성하여 소자 분리막을 형성시키는 방법을 택함으로써 소자 분리막의 높이를 줄일 수 있게 된다.
상기 소자 분리막의 높이가 보다 얕아짐에 따라 종횡비(aspect ratio)를 높일 수 있게 되고 결과적으로 반도체 기판 상의 필드 영역을 축소시키는 효과를 가져올 수 있게 된다.
Claims (8)
- 반도체 기판의 필드 영역을 노출시키는 이온 주입 마스크를 형성하는 단계;상기 이온 주입 마스크를 통해 상기 반도체 기판에 산소 이온을 주입하여 상기 필드 영역 기판 하부의 소정 깊이에 산소 이온 주입층을 형성하는 단계;상기 반도체 기판을 열처리하여 산소 이온 주입층 영역을 산화시켜 실리콘 산화막층인 제 2 소자분리막을 형성하는 단계;상기 이온 주입 마스크를 제거한 후 상기 반도체 기판 전면 상에 희생막을 적층하고 선택적으로 패터닝하여 상기 필드 영역의 반도체 기판을 노출시키는 단계;상기 희생막을 식각 마스크로 이용하여 상기 반도체 기판의 필드 영역 내부에 형성된 상기 제 2 소자분리막의 상부에 상기 제 2 소자분리막의 폭보다 작거나 같은 하부폭을 가지는 제 1 소자분리막을 형성하여 트랜치를 형성하는 단계;를 포함하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 이온 주입 마스크를 형성하는 단계 이전 또는 이후 상기 반도체 기판 상에 희생 산화막을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
- 제 1 항 또는 제 2항에 있어서, 상기 반도체 기판의 열처리는 1000∼2000℃의 온도에서 수행하는 반도체 소자의 제조방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 산소 이온의 주입은 1E17∼1E20 ion/cm2 의 농도로 수행하는 반도체 소자의 제조방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 산소 이온 주입층은 기판으로부터 2000∼5000Å의 거리에 형성되도록 하는 반도체 소자의 제조방법.
- 삭제
- 제 1 항에 있어서, 상기 제 2 소자분리막은 상기 반도체 기판 상부 표면으로부터 2000∼5000Å의 거리에 위치하는 특징으로 하는 반도체 소자의 제조방법.
- 삭제
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030065695A KR100588644B1 (ko) | 2003-09-22 | 2003-09-22 | 반도체 소자 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030065695A KR100588644B1 (ko) | 2003-09-22 | 2003-09-22 | 반도체 소자 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050029434A KR20050029434A (ko) | 2005-03-28 |
| KR100588644B1 true KR100588644B1 (ko) | 2006-06-12 |
Family
ID=37386026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030065695A KR100588644B1 (ko) | 2003-09-22 | 2003-09-22 | 반도체 소자 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100588644B1 (ko) |
-
2003
- 2003-09-22 KR KR1020030065695A patent/KR100588644B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050029434A (ko) | 2005-03-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7763523B2 (en) | Method for forming device isolation structure of semiconductor device using annealing steps to anneal flowable insulation layer | |
| KR100428805B1 (ko) | 트렌치 소자분리 구조체 및 그 형성 방법 | |
| JP2004153236A (ja) | 半導体素子の素子分離膜形成方法 | |
| KR20010064324A (ko) | 반도체소자의 트렌치를 이용한 소자분리막 형성방법 | |
| US7067387B2 (en) | Method of manufacturing dielectric isolated silicon structure | |
| US6551925B2 (en) | Method of forming a trench isolation structure resistant to hot phosphoric acid by extending trench liner to shoulder portions | |
| KR20020042251A (ko) | 반도체 소자의 분리구조 제조방법 | |
| KR100613372B1 (ko) | 반도체 장치의 소자 분리 영역 형성 방법 | |
| KR100588644B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR100979230B1 (ko) | 반도체 소자의 얕은 트랜치 소자분리막 형성방법 | |
| US7339251B2 (en) | Shallow trench isolation structure and formation method thereof | |
| KR100500942B1 (ko) | 반사방지막을 이용한 반도체 소자의 트렌치 소자분리막형성방법 | |
| KR100595858B1 (ko) | 반도체 소자 제조방법 | |
| KR100829371B1 (ko) | 반도체 소자 제조방법 | |
| KR100455726B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR20030052663A (ko) | 반도체소자의 분리 방법 | |
| KR100548571B1 (ko) | 반도체소자의 소자분리막 형성방법 | |
| KR100513800B1 (ko) | 반도체 소자의 소자분리막 형성 방법 | |
| KR100327589B1 (ko) | 반도체장치의 ｓｔｉ형 소자분리막 형성방법 | |
| KR20030056154A (ko) | 반도체 소자 제조 방법 | |
| KR100571484B1 (ko) | 반도체 소자 제조방법 | |
| KR20040006322A (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR100826776B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR20010109544A (ko) | 반도체 장치의 소자분리막 형성 방법 | |
| KR19980037502A (ko) | 반도체 소자의 소자 분리막 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E90F | Notification of reason for final refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120521 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |