KR100513800B1 - 반도체 소자의 소자분리막 형성 방법 - Google Patents

Abstract

본 발명은 트렌치를 갭필할 때 발생하는 보이드를 방지하는데 적합한 반도체 소자의 소자분리막 형성 방법을 제공하기 위한 것으로, 본 발명의 반도체 소자의 소자분리막 형성 방법은 반도체 기판 상에 패드산화막과 패드질화막을 순차적으로 형성하는 단계, 상기 패드질화막 상에 기설정된 소자분리영역 폭보다 작은 폭으로 소자분리영역이 패터닝된 감광막패턴을 형성하는 단계, 상기 감광막패턴을 식각마스크로 상기 패드질화막과 상기 패드산화막을 식각하 다층 패드를 형성하는 단계, 상기 다층 패드를 식각마스크로 상기 반도체 기판을 식각하여 상기 반도체 기판 내에 트레치를 형성하는 단계, LOCOS 공정을 이용하여 상기 트렌치의 저면 및 양측벽을 산화시켜 상기 트렌치내에 제1절연막을 갭필하는 단계, 상기 트렌치 상부를 완전히 갭필하도록 상기 다층 패드 상에 제2절연막을 형성하는 단계, 상기 제2절연막을 평탄화하는 단계, 및 상기 다층 패드를 제거하는 단계를 포함한다.

Description

반도체 소자의 소자분리막 형성 방법{METHOD FOR FORMING ISOLATION LAYER IN SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 소자분리막 형성 방법에 관한 것이다.

트렌치 소자분리(shallow trench isolation, STI) 공정은 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드산화막의 열화와 같은 공정의 불안정 요인과, LOCOS(Local oxidation of Silicon) 공정시의 버즈비크(bird's beak)에 따른 활성영역의 감소와 같은 문제점을 근본적으로 해결할 수 있는 소자분리 공정으로 적용되고 있으며, 1G DRAM 또는 4G DRAM급 이상의 초고집적 반도체 소자 제조 공정에의 적용이 유망한 기술이다.

최근에 반도체 소자의 집적도가 증가함에 따라 패턴크기가 매우 작아지고 있고, 특히 소자분리공정은 소자특성을 만족시키기 위해 패턴크기는 줄어들면서 트렌치의 깊이는 계속 깊어지고 있다.

도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 소자분리막의 형성 방법을 도시한 공정 단면도이다.

도 1a에 도시된 바와 같이, 실리콘기판(11) 상에 패드산화막(12)과 패드질화막(13)을 차례로 형성한 후, 패드질화막(13) 상에 소자분리영역을 정의하는 감광막패턴(도시 생략)을 형성한다. 이어서, 감광막패턴을 식각마스크로 패드질화막(13)과 패드산화막(12)을 식각하여 소자분리영역이 형성될 실리콘기판(11) 표면을 노출시킨 후, 감광막패턴을 제거한다.

다음에, 패드질화막(13)을 식각마스크로 실리콘기판(11)을 소정 깊이로 식각하여 트렌치(14)를 형성한 후, 트렌치(14)를 갭필(Gapfill)하도록 패드질화막(13) 상에 산화막(15)을 증착한다.

도 1b에 도시된 바와 같이, 패드질화막(13)의 표면이 드러날때까지 산화막(15)을 평탄화하고, 패드질화막(13) 및 패드산화막(12)을 순차적으로 제거하여 산화막(15)으로 이루어진 트렌치구조의 소자분리막을 형성한다.

종래 기술에서는 도 1a에 도시된 것처럼, 트렌치(14)에 산화막(15)을 갭필할 때, 트렌치(14)의 깊이가 깊은 경우 갭필이 불량하여 보이드(Void; v)가 발생되는 문제가 있다. 이와 같은 보이드(v)는 소자 특성을 열화시키는 주원인으로 작용한다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 트렌치를 갭필할 때 발생하는 보이드를 방지하는데 적합한 반도체 소자의 소자분리막 형성 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 반도체 소자의 소자분리막 형성 방법은 반도체 기판 상에 패드산화막과 패드질화막을 순차적으로 형성하는 단계, 상기 패드질화막 상에 기설정된 소자분리영역 폭보다 작은 폭으로 소자분리영역이 패터닝된 감광막패턴을 형성하는 단계, 상기 감광막패턴을 식각마스크로 상기 패드질화막과 상기 패드산화막을 식각하 다층 패드를 형성하는 단계, 상기 다층 패드를 식각마스크로 상기 반도체 기판을 식각하여 상기 반도체 기판 내에 트레치를 형성하는 단계, LOCOS 공정을 이용하여 상기 트렌치의 저면 및 양측벽을 산화시켜 상기 트렌치내에 제1절연막을 갭필하는 단계, 상기 트렌치 상부를 완전히 갭필하도록 상기 다층 패드 상에 제2절연막을 형성하는 단계, 상기 제2절연막을 평탄화하는 단계, 및 상기 다층 패드를 제거하는 단계를 포함하는 것을 특징으로 하고, 상기 제1절연막은 상기 트렌치의 탑코너가 상기 트렌치의 양측벽에 비해 경사가 완만해지는 탑라운드를 갖도록 형성되는 것을 특징으로 하고, 상기 제1절연막은 상기 트렌치의 내부를 완전히 채우면서, 상기 다층패드와 상기 반도체 기판사이로 자신의 상측 모서리가 침투하는 형태로 형성되는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성 방법을 도시한 공정 단면도이다.

도 2a에 도시된 바와 같이, 실리콘 기판(21) 상에 패드산화막(22)과 패드질화막(23)을 순차적으로 형성한다. 이때, 패드산화막(22)은 열산화(thermal oxidation) 공정을 사용하여 50Å∼500Å 두께를 가지도록 형성하며, 후속으로 형성되는 패드질화막(23)이 가지는 응력을 보상하는 기능을 한다. 그리고, 패드질화막(23)은 일반적인 LOCOS 공정에서의 패드질화막에 비하여 두껍게 형성하며, 그 두께는 활성영역의 폭에 따라 변화되며, 폭이 클수록 패드질화막(23)을 두껍게 형성한다.

다음으로, 패드질화막(23) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 소자분리영역을 정의하는 감광막패턴(24)을 형성한다. 이때, 감광막패턴(24)이 정의하는 소자분리영역의 폭(p2)은 기설정된 소자분리영역의 폭(p1)보다 작게 형성한다. 이와 같이 폭을 작게 형성하더라도 후속 LOCOS법을 이용하여 기설정된 소자분리영역 폭만큼 크게 형성할 수 있으므로 원하는 수준의 트렌치를 형성할 수 있고, 더욱이 폭을 미리 작게 형성하면 후속 LOCOS법의 버즈빅에 따른 활성영역의 폭 감소를 방지할 수 있다. 즉, 기설정된 소자분리영역의 폭으로 트렌치를 형성한 후에 LOCOS법을 적용하면 LOCOS법의 고유특성인 버즈빅으로 인해 활서영역의 폭이 줄어드는 문제가 있다. 따라서, 본 발명은 소자분리영역을 정의할 때 그 폭을 감소시키는 것이다.

다음으로, 감광막패턴(24)을 식각마스크로 패드질화막(23)과 패드산화막(22)을 순차적으로 식각하여 실리콘기판(11) 표면을 노출시킨다. 식각처리된 패드산화막(22)과 패드질화막(23)은 소자분리영역이 정의된 다층 패드라고도 일컫는다.

도 2b에 도시된 바와 같이, 감광막패턴(24)을 제거한 후, 패드질화막(23)을 식각마스크로 사용하여 노출된 실리콘기판(11)을 소정 깊이로 식각하여 트렌치(25)를 형성한다. 이때, 트렌치(25)는 소자분리영역의 폭을 감소시킴에 따라 기설정된 깊이 h1에 대해 동일한 비율로 감소된 깊이 h2를 갖는다.

도 2c에 도시된 바와 같이, 트렌치(25)의 측벽으로 노출된 실리콘기판(21)을 산화시켜 즉, LOCOS법을 이용하여 트렌치(25)를 갭필하는 제1실리콘산화막(26)을 형성한다.

여기서, 제1실리콘산화막(26)은 습식열산화 방법으로 성장시키며, 950℃의 고온에서 충분히 성장시킨다. 이때 제1실리콘산화막(26)은 패드질화막(23) 사이의 노출된 트렌치(25)에서 성장하는데, 트렌치(25)의 저면 및 양측벽에서 함께 성장한다. 따라서, 폭이 작은 트렌치(25)를 갭필하는 제1실리콘산화막(26)은 트렌치(25)의 저면으로부터 성장하는 실리콘산화막보다는 트렌치(25)의 양측벽에서 성장하는 실리콘산화막이 우세하다. 이와 같이, 대부분의 제1실리콘산화막(26)이 트렌치(25)의 양측벽으로부터 성장되므로 트렌치(25)의 갭필이 우수하다.

그리고, LOCOS법의 고유 특성상 제1실리콘산화막(26)이 버즈빅-트렌치(25)의 내부를 완전히 채우면서 패드산화막(22)과 반도체 기판(21) 사이로 자신의 상측 모서리가 침투하는 형태-을 갖는데, 미리 소자분리영역의 폭을 작게 하여 공정을 진행하였기 때문에 버즈빅에 따른 활성영역의 폭 감소가 최소화되면서 원하는 수준의 소자분리막의 폭 및 깊이를 만족한다.

이로써 트렌치(25)의 탑코너(top corner)가 트렌치(25)의 양측벽에 비해 완만한 경사를 갖는다. 즉, 제1실리콘산화막(26) 형성후에 트렌치(25)는 탑라운드(top round; TR)가 형성된다. 이와 같은 탑라운드(TR)는 후속 활성영역 상에 형성되는 게이트 폴리실리콘 패터닝시 식각 공정 마진을 고려한 것이며, 이에 따라 발생하는 폴리실리콘 잔류물들의 제거가 용이해지는 효과를 함께 얻을 수 있다.

도 2d에 도시된 바와 같이, 제1실리콘산화막(26)이 성장된 결과물 전면에 제2실리콘산화막(27)을 증착하여 패드질화막(23) 사이의 공간을 갭필한다. 이때, 제2실리콘산화막(27)이 갭필해야할 깊이가 매우 얕기 때문에 보이드없이 갭필이 가능하다. 종래 기술에서는 매우 깊은 트렌치를 한번에 산화막으로 갭필해야 하므로 보이드가 발생되는 문제가 있었으나, 본 발명은 미리 제1실리콘산화막(26)으로 트렌치(25)를 갭필하여 갭필되어야할 트렌치(25)의 깊이를 낮춘 후에 제2실리콘산화막(27)으로 추가로 갭필하므로써 보이드가 발생되지 않는다.

한편, 제2실리콘산화막(27)으로는 고밀도플라즈마(High Density Plasma) 방식의 산화막이 적용 가능하다.

도 2e에 도시된 바와 같이, 패드질화막(23)의 표면이 드러날때까지 제2실리콘산화막(27)을 화학적기계적연마하여 평탄화하고, 인산(H₃PO₄) 용액을 이용하여 패드질화막(23)을 습식제거한다. 다음에, 불산 용액을 이용하여 패드산화막(22)을 제거한다.

전술한 바와 같은 평탄화, 습식제거후에 트렌치(25)에는 제1실리콘산화막(26)과 제2실리콘산화막(27)으로 이루어지는 소자분리막(28)이 보이드없이 형성된다. 그리고, 소자분리막(28)의 탑코너가 라운드진 프로파일을 가지므로 후속 게이트 폴리실리콘 패터닝시 폴리실리콘 잔류물이 용이하게 제거된다.

본 발명은 LOCOS 공정의 버즈빅을 최소화하기 위해 소자분리영역을 정의하는 감광막패턴 형성시 미리 그 폭을 작게 하므로써, 버즈빅을 최소화하기 위한 추가 공정이 필요없다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은 트렌치 공정 중에 LOCOS 공정을 추가 병합하여 실시하므로써 보이드없이 트렌치를 갭필하여 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.

또한, 트렌치의 탑코너를 라운드진 프로파일로 구현하므로써 후속 게이트 폴리실리콘 잔류물을 용이하게 제거할 수 있는 효과가 있다.

도 1a 내지 도 1b는 종래 기술에 따른 반도체 소자의 소자분리막의 형성 방법을 도시한 공정 단면도,

도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성 방법을 도시한 공정 단면도.

* 도면의 주요 부분에 대한 부호의 설명

21 : 실리콘 기판 22 : 패드산화막

23 : 패드질화막 24 : 감광막패턴

25 : 트렌치 26 : 제1실리콘산화막

27 : 제2실리콘산화막

Claims (5)

1. 삭제
2. 반도체 기판 상에 패드산화막과 패드질화막을 순차적으로 형성하는 단계;

   상기 패드질화막 상에 기설정된 소자분리영역 폭보다 작은 폭으로 소자분리영역이 패터닝된 감광막패턴을 형성하는 단계;

   상기 감광막패턴을 식각마스크로 상기 패드질화막과 상기 패드산화막을 식각하 다층 패드를 형성하는 단계;

   상기 다층 패드를 식각마스크로 상기 반도체 기판을 식각하여 상기 반도체 기판 내에 트레치를 형성하는 단계;

   LOCOS 공정을 이용하여 상기 트렌치의 저면 및 양측벽을 산화시켜 상기 트렌치내에 제1절연막을 갭필하는 단계;

   상기 트렌치 상부를 완전히 갭필하도록 상기 다층 패드 상에 제2절연막을 형성하는 단계;

   상기 제2절연막을 평탄화하는 단계; 및

   상기 다층 패드를 제거하는 단계

   를 포함하는 반도체 소자의 소자분리막 형성 방법.
3. 제2항에 있어서,

   상기 제1절연막은,

   상기 트렌치의 탑코너가 상기 트렌치의 양측벽에 비해 경사가 완만해지는 탑라운드를 갖도록 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
4. 제2항에 있어서,

   상기 제1절연막은,

   상기 트렌치의 내부를 완전히 채우면서, 상기 다층패드와 상기 반도체 기판사이로 자신의 상측 모서리가 침투하는 형태로 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
5. 제2항에 있어서,

   상기 제2절연막은 고밀도플라즈마방식의 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.