KR100548571B1 - 반도체소자의 소자분리막 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 소자분리막 형성방법에 관해 개시한것으로서, 소자분리예정영역이 정의된 반도체기판을 제공하는 단계와, 반도체기판 위에 소자분리예정영역을 노출시키는 패드산화막 및 패드질화막을 차례로 형성하는 단계와, 패드질화막을 마스크로 하여 상기 기판을 소정두께로 식각하여 트렌치를 형성하는 단계와, 트렌치 측벽에 월산화막을 형성하는 단계와, 월산화막을 포함한 트렌치 구조에 질화막및 산화막을 차례로 형성하는 단계와, 전체 구조에 Al2O3막을 형성하는 단계와, Al2O3막을 연마하여 평탄화하는 단계와, 패드질화막을 제거하여 소자분리막을 형성하는 단계를 포함한다.

Description

반도체소자의 소자분리막 형성방법{METHOD FOR FABRICATING ISOLATION LAYER OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1d는 종래기술에 따른 반도체소자의 소자분리막 형성방법을 설명하기 위한 공정단면도.
도 2a 내지 도 2d는 본 발명에 따른 반도체소자의 소자분리막 형성방법을 설명하기 위한 공정단면도.
본 발명은 반도체 소자를 제조하는 기법에 관한 것으로, 더욱 상세하게는 디램(DRAM)소자의 STI(Shallow Trench Isolation)공정에서 트렌치를 매립시키는 산화막으로서 Al2O3막을 적용시켜 후속의 습식식각공정에서 옥사이드막의 손실을 방지할 수 있는 반도체소자의 절연막 형성방법에 관한 것이다.
일반적으로, 반도체 기술의 진보와 더불어 더 나아가서는 반도체 소자의 고속화 및 고집적화가 진행되고 있고, 이에 수반해서 패턴에 대한 미세화의 필요성이 점점 높아지고 있으며, 패턴의 칫수도 고정밀화가 요구되고 있다. 이는 반도체 소자에 있어서, 넓은 영역을 차지하는 소자 분리 영역에도 적용된다.
현재의 반도체 장치의 소자 분리막으로는 로코스(LOCOS: Local Oxidation of Silicon) 산화막이 대부분 이용된다. 이 로코스 방식의 소자 분리막은 기판을 선택적으로 국부 산화하여 얻어진다.
그러나, 상기 로코스 방식의 소자 분리막은 그 가장자리 부분에 새부리 형상의 버즈빅이 발생하여, 소자 분리막의 면적을 증대시키면서 누설전류를 발생시키는 단점을 갖는다.
따라서, 적은 폭을 가지며, 우수한 소자 분리 특성을 갖는 샬로우 트랜치 분리막(Shallow Trench Isolation: 이하, 'STI'라 칭함) 방식의 소자 분리막이 제안되었다. 도 1a 내지 도 1d를 참조하여, 종래의 소자분리막 형성방법을 설명한다.
도 1a 내지 도 1d는 STI 기술을 이용한 종래의 소자분리막 형성방법을 설명하기 위한 공정 단면도이다.
종래 기술에 따른 소자분리막 형성방법은, 도 1a에 도시된 바와 같이, 실리콘 기판(11) 상에 패드산화막(12)과 패드질화막(12)을 차례로 형성한 상태에서, 소자분리 영역에 해당하는 기판 부분을 노출시키도록 상기 패드질화막(13)과 패드산화막(12)을 공지의 리소그라피 공정으로 패터닝하고, 이어서, 노출된 실리콘 기판 부분을 소정 깊이 만큼 식각하여 트렌치(14)를 형성한다.
그런다음, 도 1b에 도시된 바와 같이, 상기 트렌치(14) 식각시 유발되는 스트레스를 제거하고, 반도체 기판(11)을 보호하기 위해, 트렌치(14)가 형성된 반도체 기판(11)상에 희생산화막(미도시) 형성 및 제거하고, 이어서 사이드 월 산화(side wall oxidation) 공정을 수행하여 박막의 산화막(15)을 형성한다. 이때, 상기 희생산화막 형성공정은 생략가능하다.
이 후, 상기 박막의 산화막(15)이 형성된 전체구조 상면에 소정의 질화막(16) 및 산화막(17)을 차례로 형성한다. 이 때, 상기 질화막(16)은 질화막과 이후 형성될 소자분리막과의 식각량 차이에 의해 호(moat) 예컨대, 실리콘 액티브 영역과 소자분리막이 만나는 곳에 푹 파인 곳의 깊이를 줄이는 역할을 하게 된다.
이어서, 상기 트렌치(14)가 완전 매립되도록 상기 결과물 상에 고밀도 플라즈마-화학기상증착(High Density Plasma-Chemical Vapor Deposition : 이하, HDP-CVD)방식으로 갭필산화막(18)을 증착한다.
이 후, 도 1c에 도시된 바와 같이, 패드질화막(13)이 노출되도록 갭필산화막, 산화막 및 질화막을 화학적기계연마(Chemical Mechanical Polishing : 이하, CMP) 공정으로 연마한다.
이어서, 도 1d에 도시된 바와 같이, 패드질화막을 인산용액을 이용한 습식 식각 공정을 통해 제거하고 나서, 상기 결과물을 불산용액에 디핑(dipping)시켜 패드산화막을 제거하고, 이 결과로, 트렌치형의 소자분리막(17)을 형성한다.
상술한 바와 같이, 종래의 기술에서는 소자격리를 위한 트렌치를 매립시키는 갭필산화막으로서, HDP산화막을 사용하였다. 그러나, 상기 HDP산화막은 작은 스페이서에서 갭필력은 우수하지만, 후속의 인산, 불산 등의 케미컬을 이용한 습식식각 공정에서 산화막의 손실(loss)이 발생된다.
따라서, 소자분리막의 높이가 감소되고, 뿐만 아니라 트렌치 측벽으로부터 기판이 드러나게 되어 수직인 방향으로의 소자영역 크기가 감소됨으로써, 문턱전압 등이 감소되어 소자의 신뢰성이 저하되는 문제점이 있다.
됨에 따라,
따라서, 상기 문제점을 해결하고자, 본 발명의 목적은 갭필산화막으로서 기존의 HDP산화막 대신 Al2O3막을 적용시킴으로써, 후속의 습식식각 공정에서 산화막이 손실되는 것을 방지하여 소자영역 크기를 제어할 수 있는 반도체소자의 소자격리막 형성방법을 제공하려는 것이다.
상기 목적을 달성하고자, 본 발명에 따른 반도체소자의 소자분리막 형성방법은 소자분리예정영역이 정의된 반도체기판을 제공하는 단계와, 반도체기판 위에 소자분리예정영역을 노출시키는 패드산화막 및 패드질화막을 차례로 형성하는 단계와, 패드질화막을 마스크로 하여 상기 기판을 소정두께로 식각하여 트렌치를 형성하는 단계와, 트렌치 측벽에 월산화막을 형성하는 단계와, 월산화막을 포함한 트렌치 구조에 질화막및 산화막을 차례로 형성하는 단계와, 상기 전체 구조 전면에 50:1 비율을 갖는 HF 케미컬에 의한 습식 식각시 선택비가 0.5Å/sec 이하를 갖는 Al2O3막을 형성하는 단계와, 상기 Al2O3막을 연마하여 평탄화하는 단계와, 상기 패드질화막 및 패드산화막을 1회 또는 다수회의 습식 식각하여 상기 Al2O3막이 손상되지 않도록 제거하여 소자분리막을 형성하는 단계를 포함한다.
상기 Al2O3막은 300∼500℃의 온도 및 0.1∼ 5토르의 압력에서 증착하며, 상기 증착공정은 싱글타입 및 배치타입 중 어느하나의 장비내에서 진행하는 것이 바람직하다.
상기 Al2O3막은 소오스로서 TMA 및 TEA 중 어느 하나를 이용하는 것이 바람 직하다.
삭제
(실시예)
이하, 첨부된 도면을 참고로 하여 본 발명에 따른 반도체소자의 소자분리막 형성방법을 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명에 따른 반도체소자의 소자분리막 형성방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 반도체소자의 소자분리막 형성방법은, 도 2a에 도시된 바와 같이, 소자분리예정영역이 정의된 실리콘기판(20)을 제공한다. 이어, 상기 실리콘 기판(20)상에 100Å 두께의 패드산화막(21)과 1,400Å 두께의 패드질화막(22)을 차례로 형성한 다음, 상기 패드질화막(22) 위에 감광막을 도포하고 노광 및 현상하여 소자분리예정영역을 노출시키는 감광막 패턴(30)을 형성한다.
그런 다음, 도 2b에 도시된 바와 같이, 상기 감광막 패턴을 마스크로 하여 소자분리 영역에 해당하는 기판 부분을 노출시키도록 상기 패드질화막(22)과 패드산화막(21)을 공지의 리소그라피 공정으로 패터닝한다. 이어서, 감광막 패턴을 제거하고 나서, 상기 잔류된 패드질화막을 마스크로 하여 노출된 실리콘 기판 부분을 소정 깊이 만큼 식각하여 트렌치(23)를 형성한다.
이후, 상기 트렌치(23) 식각시 유발되는 스트레스를 제거하고, 반도체 기판(20)을 보호하기 위해, 트렌치(23)가 형성된 반도체 기판(20)상에 희생산화막(미도시) 형성 및 제거한다. 이어서 사이드 월 산화(side wall oxidation) 공정을 수행하여 박막의 산화막(24)을 형성한다.
이 후, 상기 박막의 산화막(24)이 형성된 전체구조 상면에 소정의 질화막(25) 및 산화막(26)을 차례로 형성한다. 이 때, 상기 질화막(25)은 질화막과 이후 형성될 소자분리막과의 식각량 차이에 의해 호(moat) 예컨대, 실리콘 액티브 영역과 소자분리막이 만나는 곳에 푹 파인 곳의 깊이를 줄이는 역할을 하게 된다. 또한, 상기 산화막(26)은 질화막(25)의 손실(loss)을 방지하기 위한 역할을 하게 된다.
이어, 상기 산화막(26)을 포함한 트렌치 구조 전면에 화학기상증착 방법으로 갭필산화막(27)을 형성한다. 이때, 상기 갭필산화막(27)으로는 기존의 HDP산화막 대신 Al2O3막을 이용한다. 상기 Al2O3막은 300∼500℃의 온도 및 0.1∼ 5토르의 압력 하에서, 소오스로서 TMA 및 TEA 중 어느 하나를 이용하여 증착방법으로 형성한다. 또한, 상기 증착공정은 싱글타입(ingle type) 또는 배치타입(batch type) 중 어느 하나의 장비내에서 진행한다.
한편, 상기 Al2O3막은 이후의 습식식각 공정에서 손실됨이 없도록 하기 위해, 50:1 비율의 HF 케미컬에서 습식식각비가 적어도 0.5Å/sec 이하이어야 한다.
그런 다음, 도 2c에 도시된 바와 같이, 상기 패드질화막(22)이 노출되도록 갭필산화막(27)인 Al2O3막, 산화막(26) 및 질화막(25)을 화학적기계연마(Chemical Mechanical Polishing : 이하, CMP) 공정으로 연마한다.
이어서, 도 2d에 도시된 바와 같이, 패드질화막을 인산용액을 이용한 습식 식각 공정을 통해 제거하고 나서, 상기 결과물을 불산용액에 디핑처리시켜 패드산화막을 제거하고, 이 결과로, 트렌치형의 소자분리막(28)을 형성한다. 이때, 상기 Al2O3막 재질의 소자분리막은 인산, 불산 등의 케미컬을 이용한 습식식각 공정을 진행하여도 식각되지 않음을 알 수 있다.
그런 다음, 상기 소자분리막(28)을 포함한 기판 전면에 게이트산화막(29) 및 게이트 형성용 다결정실리콘막(30)을 차례로 증착한다.
이상에서와 같이, 본 발명은 소자격리를 위한 트렌치를 매립시키는 갭필산화막으로 습식식각비가 낮은 Al2O3막을 적용함으로써, 후속의 습식식각 공정에 의한 산화막 손실을 최소화하며, 이로써 소자분리막의 높이 및 소자영역 크기를 일정수준으로 제어할 수 있다.
따라서, 본 발명은 소자 특성치의 예상이 용이하여 생산수율 증대와 안정성을 확보할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (5)

  1. 소자분리예정영역이 정의된 반도체기판을 제공하는 단계와,
    반도체기판 위에 소자분리예정영역을 노출시키는 패드산화막 및 패드질화막을 차례로 형성하는 단계와,
    상기 패드질화막을 마스크로 하여 상기 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계와,
    상기 트렌치 측벽에 월산화막을 형성하는 단계와,
    상기 월산화막을 포함한 트렌치 구조에 질화막및 산화막을 차례로 형성하는 단계와,
    상기 전체 구조 전면에 50:1 비율을 갖는 HF 케미컬에 의한 습식 식각시 선택비가 0.5Å/sec 이하를 갖는 Al2O3막을 형성하는 단계와,
    상기 Al2O3막을 연마하여 평탄화하는 단계와,
    상기 패드질화막 및 패드산화막을 1회 또는 다수회의 습식 식각하여 상기 Al2O3막이 손상되지 않도록 제거하여 소자분리막을 형성하는 단계를 포함한 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  2. 제 1항에 있어서, 상기 Al2O3막은 300∼500℃의 온도 및 0.1∼ 5토르의 압력에서 증착하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  3. 제 1항에 있어서, 상기 Al2O3막은 싱글타입 및 배치타입 중 어느하나의 장비내에서 증착하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  4. 제 1항에 있어서, 상기 Al2O3막은 소오스로서 TMA 및 TEA 중 어느 하나를 이용하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  5. 삭제
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