KR20050012652A - 반도체 소자의 소자분리막 형성방법 - Google Patents

반도체 소자의 소자분리막 형성방법

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KR20050012652A
KR20050012652A KR1020030051789A KR20030051789A KR20050012652A KR 20050012652 A KR20050012652 A KR 20050012652A KR 1020030051789 A KR1020030051789 A KR 1020030051789A KR 20030051789 A KR20030051789 A KR 20030051789A KR 20050012652 A KR20050012652 A KR 20050012652A
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Abstract

본 발명은 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법을 개시한다. 개시된 본 발명은, 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막 부분 및 패드산화막 부분을 식각하고 소자분리 영역에 해당하는 기판 부분을 노출시키는 단계; 상기 노출된 기판 부분을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 표면에 측벽산화막을 형성하는 단계; 상기 기판 결과물 상에 트렌치를 매립하도록 HDP 산화막을 형성하는 단계; 상기 패드질화막이 노출되도록 HDP 산화막의 표면을 평탄화시키는 단계; 상기 패드질화막을 제거하는 단계; 상기 HDP 산화막을 포함한 전체구조의 상면에 폴리 실리콘층을 형성하는 단계; 상기 폴리 실리콘층을 선택적으로 제거하여 상기 HDP 산화막 측면에 폴리 실리콘 스페이서를 형성하는 단계; 산화 공정을 진행하여 상기 폴리 실리콘 스페이서를 스페이서 산화막화 시키는 단계; 및 상기 HDP 산화막과 스페이서 산화막을 선택적으로 제거하여 소자분리막을 형성하는 단계를 포함한다. 본 발명에 따르면, 질화막 제거 후에 HDP 산화막에 폴리 실리콘 증착을 하고 폴리 실리콘 건식 식각을 행한 후에 습식 산화 공정을 통해 열 산화 스페이서를 형성함으로써, 소자분리막 형성 이후의 게이트 공정을 수행하기 전에 소자분리막과 액티브 영역의 경계에서 모트가 발생되는 것을 효과적으로 방지할 수 있다.

Description

반도체 소자의 소자분리막 형성방법{METHOD FOR FORMING ELEMENT ISOLATION LAYER OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는, STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성에서의 모트 (moat)를 개선할 수 있는 반도체 소자의 소자분리막 형성방법에 관한 것이다.
반도체 기술의 진보와 더불어 반도체 소자의 고속화 및 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 칫수의 고정밀화에 대한 요구가 점점 높아지고 있다.
이러한 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다. 이것은 고집적 소자로 갈수록 소자 영역의 폭이 감소되고 있는 추세에서 상대적으로 소자 영역의 폭을 증가시키기 위해서는 소자분리 영역의 폭을 감소시켜야만 하기 때문이다.
여기서, 기존의 소자분리막은 로코스(LOCOS) 공정에 의해 형성되어져 왔는데, 상기 로코스 공정에 의한 소자분리막은, 주지된 바와 같이, 그 가장자리 부분에서 새부리 형상의 버즈-빅(bird's-beak)이 발생되기 때문에 소자 분리막의 면적을 증대시키면서 누설전류를 발생시키는 단점이 있다.
따라서, 상기 로코스 공정에 의한 소자분리막의 형성방법을 대신해서 적은 폭을 가지면서 우수한 소자 분리 특성을 갖는 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막의 형성방법이 제안되었고, 현재 대부분의 반도체 소자는 STI 공정을 적용해서 소자분리막을 형성하고 있다.
이러한 STI 공정을 적용한 소자분리막 형성방법에 대해 도 1a 내지 도 1g를 참조하여 설명하면 다음과 같다.
도 1a 내지 도 1g는 종래의 STI 공정을 이용한 소자분리막 형성방법을 설명하기 위한 공정별 단면도이다.
STI 공정을 이용한 소자분리막 형성방법은, 도 1a에 도시된 바와 같이, 실리콘 기판(1) 상에 패드산화막(2)과 패드질화막(3) 및 소자분리 영역을 한정하는 감광막 패턴(미도시)을 차례로 형성한다.
그 다음, 도 1b에 도시된 바와 같이, 상기 감광막 패턴(미도시)을 식각 마스크로 이용하여 상기 패드질화막(3) 부분 및 그 아래의 패드산화막(2) 부분을 식각한 후 이어 노출된 기판 부분을 식각하여 반도체 기판(1) 내에 트렌치(4)를 형성한다.
이어서, 도 1c에 도시된 바와 같이, 트렌치 식각시 트렌치(4)에 인접한 실리콘 기판의 가장자리 부분이 샤프한 프로파일을 가지고 있기 때문에 이것을 보완하기 위해 라운딩(Rounding) 산화 공정을 통해 측벽산화막(5)을 형성한다. 이때, 라운딩 산화 공정 후에 질화막(3)과 측벽산화막(5) 사이에 틈(A)이 형성된다.
그 다음, 도 1d에 도시된 바와 같이, 상기 틈(A)이 형성된 측벽산화막(5)을 포함한 전체구조의 상면에 HDP 산화막(6)을 증착하여 트렌치(4)를 매립한다. 이때, 이 틈(A)에 증착되는 HDP(High Density Plasma) 산화막(6)은 질화막의 마스킹(Masking)에 의해 상대적으로 다공성의 특성을 가지고 있다.
이어서, 도 1e에 도시된 바와 같이, 상기 질화막(3)이 노출될 때까지 상기 HDP 산화막(6)을 CMP(Chemical Mechanical Polishing) 한다. 그 다음, 도 1f에 도시된 바와 같이, 상기 질화막(3)을 H2PO4 용액을 이용한 습식 식각 방법으로 제거한다.
이어서, 도 1g에 도시된 바와 같이, 질화막 제거 후에 HDP 산화막을 HF 용액을 사용한 습식 식각 공정으로 제거하여 트렌치형의 소자분리막(7)을 형성한다.
그러나, 도 1f에서와 같이, 질화막 제거시에 HDP 산화막(6)에 네거티브 슬로프(Negative Slope : B)를 형성하게 되어 질화막이 산화막에 아래에 잔류됨으로써, 질화막의 확실한 제거가 이루어지지 않는다.
또한, 도 1g에서와 같이, HF 용액을 사용하여 습식 세정을 하게 되는데, 이 때 HDP 산화막의 상단 가장자리에서 손실이 일어나 모트(moat : C)가 발생되고, 이러한 상태에서 질화막의 식각이 이루어짐에 따라 소자분리막과 액티브 영역간의 경계면에서의 모트 정도는 더욱 심해진다.
특히, 이렇게 모트(C)가 발생된 상태로 게이트 공정이 수행되면, 게이트 도전막이 코트 내에 매립되는데, 이 경우에 모트 내에 매립된 게이트 도전막이 게이트 식각 시에도 완전히 제거되지 않고 일부 잔류됨으로써, 반도체 소자의 특성을 저하 시키게 된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 소자분리막과 액티브 영역 경계에서의 모트 발생을 억제할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1g는 종래의 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
21 : 실리콘 기판 22 : 패드산화막
23 : 패드질화막 25 : 측벽산화막
26 : HDP 산화막 27 : 폴리 실리콘층
30 : 소자분리막
상기 목적을 달성하기 위한 본 발명은, 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막 부분 및 패드산화막 부분을 식각하고 소자분리 영역에 해당하는 기판 부분을 노출시키는 단계; 상기 노출된 기판 부분을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 표면에 측벽산화막을 형성하는 단계; 상기 기판 결과물 상에 트렌치를 매립하도록 HDP 산화막을 형성하는 단계; 상기 패드질화막이 노출되도록 HDP 산화막의 표면을 평탄화시키는 단계; 상기 패드질화막을 제거하는 단계; 상기 HDP 산화막을 포함한 전체구조의 상면에 폴리 실리콘층을 형성하는 단계; 상기 폴리 실리콘층을 선택적으로 제거하여 상기 HDP 산화막 측면에 폴리 실리콘 스페이서를 형성하는 단계; 산화 공정을 진행하여 상기 폴리 실리콘 스페이서를 스페이서 산화막화 시키는 단계; 및 상기 HDP 산화막과 스페이서 산화막을 선택적으로 제거하여 소자분리막을 형성하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법을 제공한다.
여기서, 상기 폴리 실리콘층은 600℃ 이상의 온도에서 SiH4가스를 이용하여 300Å의 두께로 증착한다.
상기 폴리 실리콘층을 식각하는 단계는, 식각률이 큰 Cl2및 HBr 가스를 사용하여 폴리 실리콘이 100∼150Å 정도의 두께를 가지도록 식각한다.
상기 폴리 실리콘층 산화 공정은, 폴리 실리콘층이 모두 산화될 수 있을 만큼의 충분한 시간동안 수행한다.
상기 스페이서 산화막은 850℃ 이상의 온도에서 습식 방식에 따라 H2O 및 O2가스를 사용하여 200Å 정도의 두께로 형성하며, 상기 스페이서 산화막은 최대 300Å의 두께를 가진다.
(실시예)
이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 상세하게설명한다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도이다.
본 발명에 따른 반도체 소자의 소자분리막 형성방법은, 도 2a에 도시된 바와 같이, 실리콘 기판(21) 상에 패드산화막(22)과 패드질화막(23) 및 소자분리 영역을 한정하는 감광막 패턴(미도시)을 차례로 형성한다.
그 다음, 감광막 패턴(미도시)을 식각 마스크로 상기 패드질화막(23) 부분 및 그 아래의 패드산화막(22) 부분을 식각한 후 계속해서 노출된 기판 부분을 식각하여 트렌치(24)를 형성한다.
이어서, 도 2b에 도시된 바와 같이, 상기 트렌치 식각시 트렌치(24)에 인접한 실리콘 기판의 가장자리 부분이 샤프한 프로파일을 가지고 있기 때문에 이것을 보완하기 위해 라운딩(Rounding) 산화 공정을 통해 트렌치(24) 표면에 측벽산화막(25)을 형성한다.
그 다음, 상기 측벽산화막(25)을 포함한 기판 결과물 상에 트렌치(24)를 매립하도록 HDP 산화막(26)을 증착한다.
이어서, 도 2c에 도시된 바와 같이, 질화막(23)이 노출될 때까지 HDP 산화막(26)을 CMP 한다.
그 다음, 도 2d에 도시된 바와 같이, 상기 질화막(23)을 H2PO4 용액을 이용한 습식 식각 방법으로 제거한다.
이어서, 도 2e에 도시된 바와 같이, 전체구조의 상면에 폴리 실리콘층(27)을600℃ 이상의 온도에서 SiH4가스를 사용하여 100Å∼500Å 정도의 두께로 증착한다.
그 다음, 도 2f에 도시된 바와 같이, 산화막에 대한 실리콘 식각률이 큰 Cl2및 HBr 가스를 사용하여 상기 폴리 실리콘층(27)을 건식 식각하여 100Å∼150Å의 두께를 가진 폴리 실리콘 스페이서(Spacer)(28)를 형성한다. 이때, 상기 폴리 실리콘 스페이서(28)는 유전체의 특성을 가져야 한다. 그 이유는 폴리 실리콘 스페이서(28)가 웨이퍼를 불산 용액에 침지 시킬 때에 HDP 산화막을 보호해 주는 역할을 하기 때문이다.
이어서, 도 2g에 도시된 바와 같이, 상기 폴리 실리콘 스페이서(28)가 유전체의 특성을 가지도록 하기 위해 850℃이상의 고온에서 H2O 및 O2를 사용하여 200Å의 두께로 습식 산화 공정을 수행한다. 이때, 습식 산화 공정 수행 시간은 폴리 실리콘이 모두 산화될 수 있을 만큼 충분한 시간 동안 공정을 수행한다. 또한, 도 2f에서의 폴리 실리콘 스페이서(28)가 열 산화 스페이서(Thermal Oxide Spacer)(29)로 변하게 된다.
그리고, 습식 산화 공정을 수행하게 되면, 열 산화 스페이서(29)의 두께가 300Å이 되어 약 100Å 정도 두께의 HDP 산화막보다 두껍게 형성된다.
더욱이, 도 2g에 도시된 바와 같이, 종래 STI 공정에서 HDP 산화막의 측벽이 네거티브 스프로프의 형채를 가지는 반면에, 습식 산화 공정을 수행하고 나면 HDP 산화막의 측벽이 파지티브 슬로프(Positive slope : A)의 형태를 가지게 된다.
그 다음, 도 2h에 도시된 바와 같이, HDP 산화막(26)과 열 산화 스페이서(29)를 HF 계열의 용액을 이용한 습식 식각 공정으로 제거함으로써 본 발명에 따른 트렌치형의 소자분리막(30)을 형성한다. 이때, 소자분리막(30)의 가장자리에 모트(B)가 발생하지 않았으므로, 반도체 소자에서 발생하는 특성 저하를 방지할 수 있다.
따라서, 본 발명은 질화막 제거 후에 폴리 실리콘 증착과 습식 열산화 공정을 사용하여 소자분리막 형성 이후의 게이트 공정을 수행하기 전에 소자분리막과 액티브 영역의 경계에서 모트가 발생되는 것을 효과적으로 방지할 수 있다.
이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.
이상에서와 같이, 본 발명에 의하면, 질화막 제거 후에 HDP 산화막에 폴리 실리콘 증착을 하고 폴리 실리콘 건식 식각을 행한 후에 습식 산화 공정을 통해 열 산화 스페이서를 형성함으로써, 소자분리막 형성 이후의 게이트 공정을 수행하기 전에 소자분리막과 액티브 영역의 경계에서 모트가 발생되는 것을 효과적으로 방지할 수 있다.
또한, 모트가 발생되지 않은 상태로 후속 게이트 공정이 진행됨에 따라 험프(Hump) 현상 및 인버스 네로우 위쓰 이펙트(Ineverse narrow width effect :INWE)와 같은 소자의 특성 저하를 방지할 수 있다.

Claims (6)

  1. 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계;
    상기 패드질화막 부분 및 패드산화막 부분을 식각하고 소자분리 영역에 해당하는 기판 부분을 노출시키는 단계;
    상기 노출된 기판 부분을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 표면에 측벽산화막을 형성하는 단계;
    상기 기판 결과물 상에 트렌치를 매립하도록 HDP 산화막을 형성하는 단계;
    상기 패드질화막이 노출되도록 HDP 산화막의 표면을 평탄화시키는 단계;
    상기 패드질화막을 제거하는 단계;
    상기 HDP 산화막을 포함한 전체구조의 상면에 폴리 실리콘층을 형성하는 단계;
    상기 폴리 실리콘층을 선택적으로 제거하여 상기 HDP 산화막 측면에 폴리 실리콘 스페이서를 형성하는 단계;
    산화 공정을 진행하여 상기 폴리 실리콘 스페이서를 스페이서 산화막화 시키는 단계; 및
    상기 HDP 산화막과 스페이서 산화막을 선택적으로 제거하여 소자분리막을 형성하는 단계를 포함하여 구성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  2. 제 1 항에 있어서, 상기 폴리 실리콘층은 600℃ 이상의 온도에서 SiH4가스를 이용하여 300Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  3. 제 1 항에 있어서, 상기 폴리 실리콘층을 식각하는 단계는, 식각률이 큰 Cl2및 HBr 가스를 사용하여 폴리 실리콘이 100∼150Å 정도의 두께를 가지도록 식각하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  4. 제 1 항에 있어서, 상기 폴리 실리콘층 산화 공정은, 폴리 실리콘층이 모두 산화될 수 있을 만큼의 충분한 시간동안 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  5. 제 1 항에 있어서, 상기 스페이서 산화막은 850℃ 이상의 온도에서 습식 방식에 따라 H2O 및 O2가스를 사용하여 200Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  6. 제 1 항에 있어서, 상기 스페이서 산화막은 최대 300Å의 두께를 가지는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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