KR20050011488A - 반도체 소자의 소자분리막 형성방법 - Google Patents

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Abstract

본 발명은 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법을 개시한다. 개시된 본 발명은, 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막과 패드산화막 및 실리콘 기판을 식각하여 실리콘 기판 내에 트렌치를 형성하는 단계; 상기 트렌치 내부에 측벽산화막을 형성하는 단계; 상기 패드질화막을 제거하는 단계; 상기 측벽산화막 표면에 질화막을 형성하는 단계; 상기 트렌치 내부에만 질화막이 존재하도록 질화막을 평탄화하는 단계; 상기 패드산화막 및 측벽산화막을 선택적으로 제거하는 단계; 상기 실리콘 기판 부분 전체를 산화막화 시키는 단계; 상기 트렌치 내부에 존재하는 질화막 및 산화막을 제거하여 트렌치 바닥면을 노출시키는 단계; 및 상기 트렌치 내부에 SEG를 성장시키는 단계를 포함한다. 본 발명에 따르면, 실리콘 기판 영역에 트렌치를 형성하고, 측벽산화막에 질화막을 증착하여 트렌치 내부에 질화막이 존재하도록 질화막 표면을 연마하고, 실리콘 기판 영역을 산화 공정을 통해 산화막으로 형성함으로써, 소자분리막 형성 이후의 게이트 공정을 수행하기 전에 소자분리막과 액티브 영역의 경계에서 모트가 발생되는 것을 효과적으로 방지할 수 있다.

Description

반도체 소자의 소자분리막 형성방법{METHOD FOR FORMING ELEMENT ISOLATION LAYER OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는, STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성에서의 모트(Moat)를 개선할 수 있는 반도체 소자의 소자분리막 형성방법에 관한 것이다.
반도체 기술의 진보와 더불어 반도체 소자의 고속화 및 고집적화가 급속하게진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 칫수의 고정밀화에 대한 요구가 점점 높아지고 있다.
이러한 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다. 이것은 고집적 소자로 갈수록 소자 영역의 폭이 감소되고 있는 추세에서 상대적으로 소자 영역의 폭을 증가시키기 위해서는 소자분리 영역의 폭을 감소시켜야만 하기 때문이다.
여기서, 기존의 소자분리막은 로커스(LOCOS) 공정에 의해 형성되어져 왔는데, 상기 로커스 공정에 의한 소자분리막은, 주지된 바와 같이, 그 가장자리 부분에서 새부리 형상의 버즈-빅(bird's-beak)이 발생되기 때문에 소자 분리막의 면적을 증대시키면서 누설전류를 발생시키는 단점이 있다.
따라서, 상기 로커스 공정에 의한 소자분리막의 형성방법을 대신해서 적은 폭을 가지면서 우수한 소자 분리 특성을 갖는 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막의 형성방법이 제안되었고, 현재 대부분의 반도체 소자는 STI 공정을 적용해서 소자분리막을 형성하고 있다.
이러한 STI 공정을 적용한 소자분리막 형성방법에 대해 도 1a 내지 도 1d를 참조하여 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래의 STI 공정을 이용한 소자분리막 형성방법을 설명하기 위한 공정별 단면도이다.
종래 기술에 따른 반도체 소자의 소자분리막 형성방법은, 도 1a에 도시된 바와 같이, 실리콘 기판(1) 상에 패드산화막(2)과 패드질화막(3)을 차례로 형성한 다음, 소자분리 영역에 해당하는 기판부분이 노출되도록 상기 패드질화막(3) 부분을 식각한 후 이어 그 아래의 패드산화막 부분(2)과 반도체 기판(1) 부분을 순차적으로 과도 식각하여 반도체 기판(1) 내에 트렌치(4)를 형성한다.
이어서, 도 1b에 도시된 바와 같이, 상기 트렌치 식각을 형성한 후에 트렌치를 완전 매립하도록 기판의 전 영역 상에 HDP(High Density Plasma) 산화막(5)을 증착한다. 이때, 트렌치(4) 영역 부분에 매립된 HDP 산화막(5)은 필드 산화막과 같이 소자간의 절연막 역할을 하게 된다.그 다음, 도 1c에 도시된 바와 같이, HDP 산화막(5)이 얇은 트렌치 영역 부분에 감광막 패턴(7)을 형성하고 HDP 산화막(5)이 두꺼운 실리콘 기판 영역은 노출시킨다.
그 다음, 도 1d에 도시된 바와 같이, 패드질화막(3)이 노출되도록 HDP 산화막(5)을 CMP(Chemical Mechanical Polishing) 한다.
이어서, 도 1e에 도시된 바와 같이, 트렌치 식각시 식각 장벽으로 이용된 패드질화막(3)을 제거하여 트랜치형의 소자분리막(5a)을 형성한다.
그러나, 도 1b에서와 같이, 트렌치영역 부분에 매립된 HDP 산화막보다 실리콘 기판 영역의 HDP 산화막이 더 두껍기 때문에 바로 CMP를 진행하게 되면, 필드 산화막 위로 디싱(Dishing)이 심하게 발생하여 평탄화가 되지 않는다.
또한, 도 1c에서와 같이, HDP 산화막이 얇은 트렌치 영역 부분에 감광막 패턴을 형성하고 HDP 산화막이 두꺼운 실리콘 기판 영역은 노출시킨 후에 감광막 물질을 도포하고, 포토리소그라피 공정 기술에 의한 노광 및 현상 공정을 거쳐 식각을 진행하는 경우에 HDP 산화막의 가장자리 부분(A)에 플라즈마 이온이 집중되고 이로 인해 식각이 빠르게 진행되어 마이크로 트렌치(Micro Ternch)가 발생하게 된다.그리고, 도 1d에서와 같이, HDP 산화막을 CMP하여 평탄화 시킬 때에 마이크로 트렌치에 의한 영향으로 인해 질화막 가장자리 부분(B)에서 침식(Attack)이 발생한다.
더욱이, 도 1e에서와 같이, 질화막 제거시 HDP 산화막의 가장자리 부분(A)에 마이크로 트렌치(Micro Ternch) 발생으로 인해 트렌치에 인접한 실리콘 기판 영역의 가장자리 부분(C)에 침식이 발생한다.
따라서, 전류와 전압 곡선의 험프(Hump)현상, 트랜지스터의 폭이 감소함에 따라 문턱전압이 감소하여 발생하는 인버스 네로우 위쓰 이펙트(Inverse Narrow Width Effect : INWE) 현상 등의 문제점이 발생하게 되어 반도체 소자가 비정상적으로 동작하게 된다.따라서, 본 발명은 상기와 같은 종래 문제점을 해결하기 위해 안출된 것으로서, 액티브 영역 경계에서의 발생하는 모트를 억제할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1e는 종래의 STI 공정을 이용한 반도체 소자분리막 형성방법을 설명하기 위한 공정별 단면도.도 2a 내지 도 2j는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
21 : 실리콘 기판 22 : 패드산화막
23 : 패드질화막 24 : 감광막 패턴
27 : 측벽산화막 31 : 질화막
33a : 소자분리막
상기 목적을 달성하기 위한 본 발명은, 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막과 패드산화막 및 실리콘 기판을 식각하여 실리콘 기판 내에 트렌치를 형성하는 단계; 상기 트렌치 내부에 측벽산화막을 형성하는 단계; 상기 패드질화막을 제거하는 단계; 상기 측벽산화막 표면에 질화막을 형성하는 단계; 상기 트렌치 내부에만 질화막이 존재하도록 질화막을 평탄화하는 단계; 상기 패드산화막 및 측벽산화막을 선택적으로 제거하는 단계; 상기 실리콘 기판 부분 전체를 산화막화 시키는 단계; 상기 트렌치 내부에 존재하는 질화막 및 산화막을 제거하여 트렌치 바닥면을 노출시키는 단계; 및 상기 트렌치 내부에 SEG를 성장시키는 단계를 포함하는 것을 특징으로 한다.(실시예)
이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 상세하게 설명한다.
도 2a 내지 도 2j는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도이다.
본 발명의 바람직한 실시예는, 도 2a에 도시된 바와 같이, 실리콘 기판(21) 상에 패드산화막(22)과 패드질화막(23) 및 소자분리 영역을 한정하는 감광막 패턴(24)을 차례로 형성한다. 이때, 감광막 패턴(24)은 기존의 필드(Field) 영역을 오픈(Open)하여 형성하는 것과 달리 리버스(Reverse)방식을 사용하여 필드 영역이 될 부분을 클로즈(Close)하고 액티브 영역이 될 부분을 오픈하여 형성한다.
그 다음, 도 2b에 도시된 바와 같이, 노출된 패드질화막(23) 부분 및 그 아래의 패드산화막(22) 부분을 순차적으로 식각한 후 계속해서 노출된 기판 부분을 식각하여 트렌치(25)를 형성한다. 이때, 패드질화막(23) 식각시 건식 방식에 따라 CHF3/CF4/O2/Ar과 같이 활성화된 플라즈마를 사용하여 식각 공정을 수행하며, 이때에 CHF3및 CF4대신 "CxFy"를 사용할 수 있다. 여기에서, x, y는 자연수를 말한다.또한, 트렌치(25) 식각시 건식 방식에 따라 Cl2/HBr/He-O2/Ar과 같이 활성화된 플라즈마를 사용하여 식각 공장을 진행한다. 이때, 활성화된 플라즈마에 He-O2대신 O2를 사용할 수 있으며, Cl2/O2/Ar만으로 사용 가능하다. 그리고, 플라즈마에 N2를 추가할 수 있다.
이어서, 도 2c에 도시된 바와 같이, 트렌치 식각 후에 트렌치(25) 내부에 측벽산화막(27)을 형성한다. 이때, 측벽산화막(27)은 실리콘 기판(21)에 실리콘 성분이 존재하기 때문에 트렌치(25) 내부에만 형성되며, 패드질화막(23)에는 측벽산화막(27)이 형성되지 않는다. 또한, 트렌치(25) 내부에 측벽산화막(27)을 형성하는 이유는 질화막을 증착하는 후속공정에서 웨이퍼의 스트레스(Stress)를 방지하기 위해서이다.
그 다음, 도 2d에 도시된 바와 같이, 다운 플로우(Down Flow) 방식에 따라 CF4및 O2가스를 사용하여 패드질화막(23)을 식각한다. 이때, 다운 플로우 방식을 사용하여 패드질화막(23)을 식각하는 경우, 패드질화막(23) 및 패드산화막(22)의 식각 선택비가 약 12:1 이상의 비율이므로, 식각 속도가 빠르게 진행되어 패드질화막(23)이 제거되고 측벽산화막(27)이 남아있게 된다. 또한, 패드질화막(23)을 식각할 때에 H3PO4 용액을 이용한 습식 식각 방법을 사용할 수 있다. 여기에서, 제1산화막(29)은 패드산화막(22)과 측벽산화막(27)을 나타낸다. 이어서, 도 2e에 도시된 바와 같이, 제1산화막(29) 표면에 질화막(31)을 증착한다.
그 다음, 도 2f에 도시된 바와 같이, 트렌치(25) 내부에만 질화막(31)이 존재하도록 제1산화막(29) 상부의 질화막(31)을 CMP한다. 이때, 질화막(31)을 제거한후에 질화막(31) 하부에 존재하는 제1산화막(29)까지 CMP를 진행하여도 되며, CMP를 과도하게 진행하여 질화막(31)과 제1산화막(29)을 제거하여도 된다.이어서, 도 2g에 도시된 바와 같이, 제1산화막(29) 상부의 질화막(31)을 제거한 후에 제1산화막(29)을 얇게 식각하여 실리콘 기판(21) 영역이 드러나도록 한다. 이때, 제1산화막(29)을 얇게 식각하는 방법은 BOE 또는 HF 계열 용액을 이용한 습식 식각 방법을 사용한다. 또한, "CxFy"를 근거로 한 활성화된 플라즈마를 사용하여 건식 방식에 따라 식각 공정을 진행할 수 있다. 여기에서, 활성화된 플라즈마를 사용하여 건식 식각을 진행하게 되면, 질화막과 산화막의 선택비가 높기 때문에 질화막은 얇게 식각되어 산화막을 식각하는 동안 질화막은 제거되지 않는다. 한편, HF 계열 용액을 이용한 습식 식각 방법은 실리콘 기판(21) 영역 위에 존재하는 제1산화막(29) 및 잔류하고 남아있는 이물질을 완전히 제거하기 위해 사용한다.
그 다음, 도 2h에 도시된 바와 같이, 제1산화막(29)을 얇게 제거한 후에 산화 공정을 진행하여 실리콘 기판(21) 영역에 제2산화막(33)을 형성한다. 이때, 제2산화막(33)은 실리콘 기판(21)을 기준으로 하여 상부에 60%, 하부에 40%의 비율로 형성된다. 또한, 제2산화막(33)은 소자 절연막의 역할을 하기 때문에 원하는 깊이(Depth) 만큼 산화막을 형성할 수 있다. 이와 같이, 산화 공정을 통해 제2산화막(33)을 형성하여도 질화막(31)이 트렌치 내부를 보호하고 있기 때문에 트렌치 내부에는 산화막이 형성되지 않는다.
이어서, 도 2i에 도시된 바와 같이, CF4및 O2가스를 이용한 다운 플로우 방식을 사용하여 트렌치(24) 내부의 질화막(31)을 제거한다. 그리고, 잔류하고 있는 제1산화막(29)을 HF 계열 용액을 이용한 습식 식각 방법을 사용하여 제거함으로써 트렌치(24) 내부에 존재하는 실리콘 기판(21) 영역이 드러나도록 하여 소자분리막(33a)을 형성한다. 또한, 트렌치(24) 내부의 질화막(31)을 제거하기 위해 H3PO4 계열 용액을 이용한 습식 식각 방법을 사용할 수 있다.그 다음으로, 도 2j에 도시된 바와 같이, 소자분리막(33a)을 형성한 후에 SEG(Selective Epitaxial Growth)(37)를 성장시켜 소자 영역을 형성한다.
따라서, 본 발명은 실리콘 기판 영역에 트렌치를 형성하고, 측벽산화막에 질화막을 증착하여 트렌치 내부에 질화막이 존재하도록 질화막 표면을 연마하고, 실리콘 기판 영역을 산화 공정을 통해 산화막으로 형성함으로써, 소자분리막 형성 이후의 게이트 공정을 수행하기 전에 소자분리막과 액티브 영역의 경계에서 모트가 발생되는 것을 효과적으로 방지할 수 있다.
이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.
이상에서와 같이, 본 발명에 따른 반도체 소자의 소자분리막 형성방법에 의하면, 트렌치 식각 후에 트렌치 내부에 산화 공정을 수행하여 트렌치에 인접한 실리콘 기판의 가장자리 부분을 라운딩 해 줌으로써, STI 소자에서 발생하는 험프 현상 및 인버스 네로우 위쓰 이펙트 등과 같은 STI 소자에서 발생하는 비정상적인 동작을 효과적으로 방지할 수 있다.
또한, 트렌치 식각 후에 측벽산화막에 질화막을 증착하여 트렌치 내부에 질화막이 존재하도록 질화막 표면을 연마하고, 실리콘 기판 영역을 산화 공정을 통해 산화막으로 형성함으로써, 소자분리막과 액티브 영역의 경계에서 모트가 발생되는 것을 효과적으로 방지할 수 있다.

Claims (15)

  1. 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계;
    상기 패드질화막과 패드산화막 및 실리콘 기판을 식각하여 실리콘 기판 내에 트렌치를 형성하는 단계;
    상기 트렌치 내부에 측벽산화막을 형성하는 단계;
    상기 패드질화막을 제거하는 단계;
    상기 측벽산화막 표면에 질화막을 형성하는 단계;
    상기 트렌치 내부에만 질화막이 존재하도록 질화막을 평탄화하는 단계;
    상기 패드산화막 및 측벽산화막을 선택적으로 제거하는 단계;
    상기 실리콘 기판 부분 전체를 산화막화 시키는 단계;
    상기 트렌치 내부에 존재하는 질화막 및 산화막을 제거하여 트렌치 바닥면을 노출시키는 단계; 및
    상기 트렌치 내부에 SEG를 성장시키는 단계를 포함하여 구성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  2. 제 1 항에 있어서, 상기 패드질화막을 식각하는 단계는 건식 방식에 따라 CHF3/CF4/O2/Ar과 같이 활성화된 플라즈마를 사용하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  3. 제 1 항에 있어서, 상기 트렌치를 형성하는 단계는 건식 방식에 따라 Cl2/HBr/He-O2/Ar과 같이 활성화된 플라즈마를 사용하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  4. 제 3 항에 있어서, 상기 플라즈마에서 He-O2대신 O2를 사용하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  5. 제 3 항에 있어서, 상기 플라즈마는 Cl2/O2/Ar만으로 사용 가능한 것임을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  6. 제 3 항에 있어서, 상기 플라즈마에 N2를 추가하여 사용하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  7. 제 1 항에 있어서, 상기 패드질화막을 제거하는 단계는 다운 플로우 방식에 따라 CF4및 O2가스를 사용하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  8. 제 7 항에 있어서, 상기 다운 플로우 방식은 패드질화막 및 패드산화막의 식각 선택비를 12:1 이상의 비율로 사용하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  9. 제 1 항에 있어서, 상기 패드질화막을 제거하는 단계는 H3PO4 용액을 이용한 습식 식각 방법으로 제거하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  10. 제 1 항에 있어서, 상기 패드산화막 및 측벽산화막을 제거하는 단계는 BOE 또는 HF 계열 용액을 이용한 습식 식각 방법으로 제거하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  11. 제 1 항에 있어서, 상기 패드산화막 및 측벽산화막을 제거하는 단계는 활성화된 플라즈마를 사용하여 건식 식각 방법으로 제거하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  12. 제 1 항에 있어서, 상기 실리콘 기판 부분에 산화막을 형성하는 단계는 실리콘 기판이 표면을 기준으로 하여 상부에 60%, 하부에 40%의 비율로 산화막을 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  13. 제 1 항에 있어서, 상기 트렌치 내부에 존재하는 질화막을 제거하는 단계는 H3PO4 용액을 이용한 습식 식각 방법으로 제거하거나 또는 다운 플로우 방식을 사용하여 제거하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  14. 제 1 항에 있어서, 상기 SEG가 형성된 영역을 활성 영역으로 사용하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  15. 제 14 항에 있어서, 상기 액티브 영역이 될 부분을 건식 식각을 사용하여 트렌치를 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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