KR20030002815A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 반도체 기판상에 산화막 및 패드 질화막을 형성하는 단계; 상기 패드 질화막 상부에 감광막 패턴을 형성한 후, 이를 마스크로 상기 패드 질화막, 산화막 및 반도체 기판을 선택적으로 제거하는 단계; 상기 선택적으로 일부가 제거된 패드 질화막을 습식 식각으로 일부 제거하는 단계; 상기 트랜치 내측면에 플루오르를 주입하는 단계; 상기 트랜치를 포함한 전체 구조의 상면에 절연막을 형성하는 단계; 상기 절연막을 화학적 기계적 연마로 평탄화한 후, 상기 패드 질화막을 제거하고 문턱전압 조정용 불순물을 주입하는 단계; 및 상기 반도체 기판상에 게이트 산화막을 형성하는 단계를 포함하는 것이며, 활성 영역의 게이트 산화막 두께를 증가시켜 후속 공정에 의한 게이트 산화막 손실을 방지하여 INVERSE NARROW WIDTH EFFECT(INWE) 및 이상전류 증가 현상(HUMP)을 개선하여 반도체 소자의 특성과 신뢰성을 향상시키는 것이다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 활성 영역의 모서리부에서 발생하는 게이트 산화막의 유실을 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자는 개개의 회로 패턴을 전기적으로 분리하기 위한소자 분리 영역을 포함한다. 특히, 반도체 소자가 고집적화 되고 미세화되어 감에 따라 각 개별 소자의 크기를 축소시키는 것 뿐만 아니라 소자 분리 영역의 축소에 대한 연구가 활발히 진행되고 있다. 그 이유는 소자 분리 영역의 형성은 모드 반도체 소자의 제조 단계의 초기 단계로서 활성 영역의 크기 및 후공정 단계의 공정 마진을 좌우되기 때문이다.
또한, 최근까지 반도체 소자의 제조에 널리 이용되는 로코스(LOCOS) 소자 분리 방법은 반도체 소자가 고집적화 되어감에 따라 그 한계점이 이르렀다.
이에 따라 고집적화된 반도체 소자의 소자 분리에 적합한 기술로는 트랜치를 이용한 섈로우 트랜치 분리(STI:SHALLOW TRENCH ISOLATION) 방법이 제안되었다.
상기 샐로우 트랜치 분리 방법은, 도면에는 도시하지 않았지만, 실리콘 기판상에 패드 산화막 및 패드 질화막을 형성한 후, 포토리소그래피 공정기술 및 식각 공정을 진행하여 상기 패드 질화막, 패드 산화막 및 실리콘 기판을 선택적으로 제거하여 소자 분리용 트렌치를 형성하였다.
그 후, 상기 트랜치를 매립하고 후속 공정을 진행하여 반도체 소자를 완성한다.
그러나, 상기 종래 기술에 따른 반도체 소자의 제조 방법에 있어서는 다음과 같은 문제점이 있다.
종래 기술에 있어서는 STI 공정시 습식 세정(WET CLEANING) 공정에 의해, 도 1에 도시된 바와 같이, 반도체 기판(1)중 소자 분리 영역(1b)상의 산화막이 손실되는데. 이로 인하여 활성 영역의 모서리부가 노출되고, 이후 게이트 산화막 형성 공정시 활성 영역(1a)의 모서리부(A)에서 게이트 산화막(3)이 다른 부위보다 더 얇아지게 되고 모우트(MOAT)가 생성된다.
따라서, 이로 인하여 역협폭효과(INVERSE NARROW WIDTH EFFECT:INWE) 및 이상전류의 증가현상(HUMP)이 발생하게 되므로써 반도체 소자의 신뢰성을 떨어뜨리는 문제점이 있다.
이에, 본 발명은 상기 종래 기술의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 트랜치 식각후 그 측벽에 플루오르를 주입하여 게이트 산화막 형성시 활성 영역에서의 산화현상을 강화하여 활성 영역의 모서리부에서 발생하는 게이트 산화막의 유실을 방지할 수 있는 반도체 소자의 제조 방법을 제공함에 있다.
도 1은 종래 기술에 따른 반도체 소자의 제조 방법에 있어서, 게이트 산화막의 손실을 설명하기 위한 단면도.
도 2 내지 8은 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정별 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
10:반도체 기판12,12a:패드 산화막
13:활성 영역의 모서리부14,14a,14b:패드 질화막
15:트랜치15a:트랜치 측벽면
16,16a:트랜치 매립용 절연막18:게이트 산화막
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은, 반도체 기판상에 산화막 및 패드 질화막을 형성하는 단계; 상기 패드 질화막 상부에 감광막 패턴을 형성한 후, 이를 마스크로 상기 패드 질화막, 산화막 및 반도체 기판을 선택적으로 제거하는 단계; 상기 선택적으로 일부가 제거된 패드 질화막을 습식 식각으로 일부 제거하는 단계; 상기 트랜치 내측면에 플루오르를 주입하는 단계; 상기 트랜치를 포함한 전체 구조의 상면에 절연막을 형성하는 단계; 상기 절연막을 화학적 기계적 연마로 평탄화한 후, 상기 패드 질화막을 제거하고 문턱전압 조정용 불순물을 주입하는 단계; 및 상기 반도체 기판상에 게이트 산화막을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명에 따른 반도체 소자의 제조 방법을 첨부한 도면을 참조하여 상세히 설명한다.
도 2 내지 8은 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정별 단면도이다.
본 발명에 따른 반도체 소자의 제조 방법은, 도 2에 도시된 바와 같이, 반도체 기판(10)상에 스트레스 방지용 패드 산화막(12)을 약 100 내지 200Å, 바람직하게는 140Å 정도의 두께로 형성한 다음, 상기 패드 산화막(12) 상부에 산화방지용 패드 질화막(14)을 500 내지 1,500Å, 바람직하게는 1,000Å 정도의 두께로 형성한다.
그 다음, 도 3에 도시된 바와 같이, 상기 패드 질화막(14) 상부에 감광막 패턴(미도시)을 형성한 후, 이를 마스크로 상기 패드 질화막(14), 패드 산화막(12) 및 반도체 기판(10)을 선택적으로 식각하여, 패터닝된 패드 질화막(14a) 및 패드 산화막(12a)을 형성하며, 상기 반도체 기판(10)상에는 약 3,000 내지 4,000Å, 바람직하게는 3,500Å 정도 깊이의 트랜치(15)를 형성한다.
이어서, 도 4에 도시된 바와 같이, 상기 패드 질화막(14a)을 습식 식각하여활성 영역의 모서리부(13)가 노출되도록 하여 후속 공정에서의 플루오르 주입양이 증가되도록 한다.
그 다음, 도 5에 도시된 바와 같이, 상기 트랜치의 측벽면(15a)에 플루오르(F)를 고농도로 주입시켜 후속 공정에서 산화반응(OXIDATION)을 더욱 활성화시킨다. 이때, 플루오르(F)를 상기 트랜치의 측벽면(15a)에 주입시킬 때, 후속 공정에서 산화반응의 활성화 효과를 증대시키기 위해 어느 정도 각도를 주어 주입시킨다.
이어서, 도 6에 도시된 바와 같이, 상기 트랜치(15)를 포함한 전체 구조의 상면에 상기 트렌치 매립용 절연막(16)을 형성한다. 이때, 상기 절연막(16)으로는 불순물이 도핑되지 않은(UNDOPED) 실리케이트 글래스(SILICATE GLASS) 및 PL 질화막 등을 사용한다.
그 다음, 도 7에 도시된 바와 같이, 화학적 기계적 연마(CMP)로 상기 절연막(16)을 선택적으로 제거하여 도면 16a와 같이 평탄화시킨다.
이어서, 도면에는 도시하지 않았지만, 상기 패드 질화막(14b) 및 패드 산화막(12a)을 식각한 다음, 도에는 도시하지 않았지만, 문턱전압(Vt) 조절용 불순물을 주입한다.
그 다음, 도 8에 도시된 바와 같이, 상기 반도체 기판(10)상에 게이트 산화막(18)을 형성한다. 이때, 상기 게이트 산화막(18)이 형성된 상기 반도체 기판(10)상의 활성 영역 모서리부(B)는 전 공정에서 주입하였던 플루오르 영향으로 인해 산화반응이 활성화되어 가늘어지지 않고, 더욱이 모우트(MOAT)도 생기지 않는다.
이어서, 도면에는 도시되지 않았지만, 상기 게이트 산화막(18)상에 폴리실리콘층을 형성하고 이를 마스크 공정 및 이를 이용한 패터닝 공정 등의 예정된 공정들을 차례로 진행하여 반도체 소자를 완성한다.
본 발명의 원리와 정신에 위배되지 않는 범위에서 여러 실시예는 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명할 뿐만 아니라 용이하게 실시할 수 있다. 따라서, 본원에 첨부된 특허청구범위는 이미 상술된 것에 한정되지 않으며, 하기 특허청구범위는 당해 발명에 내재되어 있는 특허성 있는 신규한 모든 사항을 포함하며, 아울러 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해서 균등하게 처리되는 모든 특징을 포함한다.
이상에서 살펴 본 바와 같이, 본 발명에 따른 반도체 소자의 제조 방법에 있어서는 다음과 같은 효과가 있다.
본 발명에 있어서는 활성 영역의 게이트 산화막 두께를 증가시켜 후속 공정에 의한 손실을 방지하여 역협폭효과(INVERSE NARROW WIDTH EFFECT:INWE) 및 이상전류의 증가현상(HUMP)을 개선하여 반도체 소자의 특성과 신뢰성을 향상시키는 효과가 있다.
Claims (2)
- 반도체 기판상에 산화막 및 패드 질화막을 형성하는 단계;상기 패드 질화막 상부에 감광막 패턴을 형성한 후, 이를 마스크로 상기 패드 질화막, 산화막 및 반도체 기판을 선택적으로 제거하는 단계;상기 선택적으로 일부가 제거된 패드 질화막을 습식 식각으로 일부 제거하는 단계;상기 트랜치 내측면에 플루오르를 주입하는 단계;상기 트랜치를 포함한 전체 구조의 상면에 절연막을 형성하는 단계;상기 절연막을 화학적 기계적 연마로 평탄화한 후, 상기 패드 질화막을 제거하고 문턱전압 조정용 불순물을 주입하는 단계; 및상기 반도체 기판상에 게이트 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 플루오르를 주입하는 단계는 플루오르를 상기 트랜치 내측면에 일정각도를 주어 주입하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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