KR100587607B1 - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 소자의 전기적 특성 및 제조 수율을 향상시키기 위한 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 액티브영역과 필드영역이 정의된 실리콘 기판을 제공하는 단계; 상기 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 기판 필드영역을 노출시키도록 상기 패드질화막과 패드산화막을 패터닝하는 단계; 상기 노출된 기판의 필드영역을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 표면에 열산화막을 형성하는 단계; 상기 기판 결과물 상에 폴리실리콘막을 형성하는 단계; 상기 트렌치를 매립시키도록 상기 폴리실리콘막 상에 매립 산화막을 형성하는 단계; 상기 패드질화막이 노출될 때까지 상기 결과물을 씨엠피하여 소자분리막을 형성하는 단계; 상기 패드질화막을 제거하는 단계; 상기 씨엠피후 잔류된 폴리실리콘막을 선택적으로 식각하여 상기 소자분리막 상부 측벽에 폴리실리콘막 재질의 제1스페이서를 형성하는 단계; 상기 제1스페이서를 산화시켜 산화막 재질의 제2스페이서를 형성하는 단계; 및 상기 결과의 기판에 대한 세정 공정을 실시하여 상기 패드산화막을 제거하는 단계를 포함한다.

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}

도 1a 내지 도 1f는 종래의 기술에 따른 반도체 소자의 제조방법 및 그에 따른 문제점을 설명하기 위한 공정별 단면도.

도 2a 내지 도 2g는 본 발명의 제1실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.

도 3a 내지 도 3g는 본 발명의 제2실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.

도 4a 내지 도 4g는 본 발명의 제3실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.

-도면의 주요 부분에 대한 부호의 설명-

30 : 실리콘 기판 31 : 패드산화막

32 : 패드질화막 33 : 트렌치

34 : 열산화막 35 : 폴리실리콘막

35a : 씨엠피후 잔류된 폴리실리콘막 35b : 제1스페이서

35c : 식각되지 않은 폴리실리콘막 36 : 매립 산화막

36a : 소자분리막 37 : 제2스페이서

38 : 터널 산화막 39 : 폴리실리콘막

40 : 하드마스크 41 : 플로팅 게이트

42 : 스페이서용 질화막 42a : 플로팅 게이트 스페이서

A : 라운딩

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 소자의 전기적 특성 및 제조 수율을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.

반도체 기술의 진보와 더불어, 반도체 소자의 고속화 및 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 칫수의 고정밀화에 대한 요구가 점점 높아지고 있다. 이러한 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다. 이것은 고집적 소자로 갈수록 소자 영역의 폭이 감소되고 있는 추세에서 상대적으로 소자 영역의 폭을 증가시키기 위해서는 소자분리 영역의 폭을 감소시켜야만 하기 때문이다.

여기서, 기존의 소자분리막은 로코스(LOCOS) 공정에 의해 형성되어져 왔는데, 상기 로코스 공정에 의한 소자분리막은, 주지된 바와 같이, 그 가장자리 부분에서 새부리 형상의 버즈-빅(bird's-beak)이 발생되기 때문에 소자 분리막의 면적을 증대시키면서 누설전류를 발생시키는 단점이 있다.

따라서, 상기 로코스 공정에 의한 소자분리막의 형성방법을 대신해서, 적은 폭을 가지면서 우수한 소자 분리 특성을 갖는 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막의 형성방법이 제안되었고, 현재 대부분의 반도체 소자는 STI 공정을 적용해서 소자분리막을 형성하고 있다.

도 1a 내지 도 1f는 종래의 기술에 따른 반도체 소자의 제조방법 및 그에 따른 문제점을 설명하기 위한 공정별 단면도이다.

상기 STI 공정을 적용한 종래의 반도체 소자의 제조방법에 대하여 도 1a 내지 도 1f를 참조하여 간략하게 설명하면 다음과 같다.

종래의 반도체 소자의 제조방법은, 도 1a에 도시된 바와 같이, 먼저, 액티브영역(미도시)과 필드영역(미도시)이 정의된 실리콘 기판(10) 상에 패드산화막(미도시)과 패드질화막(미도시)을 차례로 형성한다. 이어서, 상기 기판(10)의 필드영역을 노출시키도록 상기 패드질화막과 패드산화막을 패터닝한다. 다음으로, 상기 노출된 기판(10)의 필드영역을 식각하여 소정 깊이의 트렌치(13)를 형성한다. 이때, 도 1a에서 미설명된 도면부호 11은 패터닝후 잔류된 패드산화막을 나타낸 것이고, 12는 패터닝후 잔류된 패드질화막을 나타낸 것이다.

그런다음, 도 1b에 도시된 바와 같이, 상기 트렌치(13)의 상부 코너(Top Corner)를 라운딩(Rounding)(A)시키도록 상기 트렌치(13) 표면에 열산화막(14)을 형성한다. 계속해서, 상기 트렌치(13)를 매립시키도록 상기 결과의 구조 전면에 매립 산화막(15)을 형성한다. 이때, 상기 매립 산화막(15)으로는 HDP(High Density Plasma) 산화막을 이용한다.

그리고나서, 도 1c에 도시된 바와 같이, 상기 패드질화막이 노출될 때까지 상기 매립 산화막을 화학적 기계적 연마(Chemical Mechanical Polishing ; 이하, 씨엠피)하여 소자분리막(15a)을 형성한다. 이어, 상기 패드질화막을 제거한다. 그런 후에, 세정 공정을 실시하여 상기 패드산화막을 제거한다. 이때, 상기 세정 공정은 H20와 HF가 19:1의 비율로 혼합된 용액(이하, HF 용액이라 칭함)을 이용하여 35초 동안 실시한다.

그런후에, 도 1d에 도시된 바와 같이, 상기 실리콘 기판(10) 상에 터널(Tunnel) 산화막(16)을 형성한 다음, 상기 결과물의 액티브영역 상에 폴리실리콘막(17) 및 하드마스크(Hard Mask)막(18)이 차례로 적층된 구조를 갖는 플로팅 게이트(Floating Gate)(19)를 형성한다.

이어서, 도 1e에 도시된 바와 같이, 상기 플로팅 게이트(19)를 포함한 기판 전면에 플로팅 게이트의 스페이서용 질화막(20)을 형성한다.

이후, 도 1f에 도시된 바와 같이, 상기 스페이서용 질화막을 식각하여 상기 플로팅 게이트(19)의 양측벽에 플로팅 게이트 스페이서(20a)를 형성한다.

그러나, 종래의 기술에서는 도 1c에 도시된 바와 같이, 상기 패드산화막을 제거하기 위한 HF 용액을 이용한 세정 공정이 진행됨에 따라, 상기 소자분리막(15a) 상부 코너부의 매립 산화막, 즉, HDP 산화막이 과도하게 침식되어 모트(Moat)(M)가 발생하게 된다. 이러한 모트(M)는 험프(Hump) 등과 같은 소자의 비정상적인 동작을 일으켜 소자의 전기적 특성을 저하시킨다.

뿐만 아니라, 종래의 기술에서는 플로팅 게이트의 스페이서용 질화막을 식각 할 때에, 도 1f에 도시된 바와 같이, 상기 스페이서용 질화막이 상기 모트(M) 발생부분인 상기 소자분리막(15a)의 상부 측벽에 잔류된다. 이때, 상기 식각후 잔류된 스페이서용 질화막(B)이 후속의 세정 공정에 의해 떨어져 나가게 되면, 이는 소자 제조 공정에서의 오염원으로 작용하여 소자의 제조 수율을 저하시키는 문제점이 발생된다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 소자분리막 상부 코너에서의 모트 발생을 방지할 수 있음은 물론, 스페이서용 질화막이 상기 소자분리막 상부 측벽에 잔류되어 후속의 세정 공정에 의해 떨어져 나감에 따라 소자 제조 공정에서의 오염원으로 작용하는 것을 방지하여 소자의 전기적 특성 및 제조 수율을 향상시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명의 제1실시예에 따른 반도체 소자의 제조방법은, 액티브영역과 필드영역이 정의된 실리콘 기판을 제공하는 단계; 상기 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 기판 필드영역을 노출시키도록 상기 패드질화막과 패드산화막을 패터닝하는 단계; 상기 노출된 기판의 필드영역을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 표면에 열산화막을 형성하는 단계; 상기 기판 결과물 상에 폴리실리콘막을 형성하는 단계; 상기 트렌치를 매립시키도록 상기 폴리실리콘막 상에 매립 산화막을 형성하는 단계; 상기 패드질화막이 노출될 때까지 상기 결과물을 씨엠피하여 소자분리막을 형 성하는 단계; 상기 패드질화막을 제거하는 단계; 상기 씨엠피후 잔류된 폴리실리콘막을 선택적으로 식각하여 상기 소자분리막 상부 측벽에 폴리실리콘막 재질의 제1스페이서를 형성하는 단계; 상기 제1스페이서를 산화시켜 산화막 재질의 제2스페이서를 형성하는 단계; 및 상기 결과의 기판에 대한 세정 공정을 실시하여 상기 패드산화막을 제거하는 단계를 포함한다.

여기서, 상기 폴리실리콘막은 600℃ 이상의 온도에서 SiH4 가스를 이용하여 200Å의 두께로 형성한다. 그리고, 상기 씨엠피후 잔류된 폴리실리콘막을 선택적으로 식각하는 단계는, Cl2 및 HBr의 혼합 가스를 식각 가스로 이용한다. 또한, 상기 제1스페이서를 산화시켜 산화막 재질의 제2스페이서를 형성하는 단계는, 850℃ 이상의 온도에서 H2O 및 O2를 이용한 습식산화 공정을 수행하여 달성한다. 그리고, 상기 상기 제2스페이서를 상기 소자분리막의 상부 측벽에서 측면 방향으로 가장 두꺼운 하부가 300Å의 두께를 갖도록 형성한다.

또한, 상기와 같은 목적을 달성하기 위한 본 발명의 제2실시예에 따른 반도체 소자의 제조방법은, 액티브영역과 필드영역이 정의된 실리콘 기판을 제공하는 단계; 상기 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 기판 필드영역을 노출시키도록 상기 패드질화막과 패드산화막을 패터닝하는 단계; 상기 노출된 기판의 필드영역을 식각하여 트렌치를 형성하는 단계; 상기 트렌치에 인접한 상기 기판 액티브영역의 일부를 노출시키도록 상기 패드질화막의 측면 식각 공정을 실시하는 단계; 상기 트렌치 표면에 열산화막을 형성하는 단계; 상기 기판 결과물 상에 650℃ 이상의 온도에서 TEOS와 O2 가스를 이용하여 300Å의 두께를 갖는 HLD 산화막을 형성하는 단계; 상기 트렌치를 매립시키도록 상기 HLD 산화막 상에 매립 산화막을 형성하는 단계; 상기 식각후 잔류된 패드질화막이 노출될 때까지 상기 결과물을 씨엠피하여 소자분리막을 형성하는 단계; 상기 식각후 잔류된 패드질화막을 제거하는 단계; 및 상기 결과의 기판에 대한 세정 공정을 실시하여 상기 소자분리막 상부 측벽에 상기 HLD 산화막 재질의 스페이서를 형성함과 동시에 상기 패드산화막을 제거하는 단계를 포함한다.

여기서, 상기 패드질화막의 측면 식각 공정은 상기 트렌치에 인접한 상기 기판의 액티브영역을 300Å의 폭만큼 노출시키도록 150℃ 이상의 온도에서 H3PO4 용액을 이용하여 실시한다. 또한, 상기 HLD 산화막은 650℃ 이상의 온도에서 TEOS와 O2 가스를 이용하여 300Å의 두께로 형성한다.

또한, 상기와 같은 목적을 달성하기 위한 본 발명의 제3실시예에 따른 반도체 소자의 제조방법은, 액티브영역과 필드영역이 정의된 실리콘 기판을 제공하는 단계; 상기 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 기판 필드영역을 노출시키도록 상기 패드질화막과 패드산화막을 패터닝하는 단계; 상기 노출된 기판의 필드영역을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 표면에 열산화막을 형성하는 단계; 상기 기판 결과물 상에 HLD 산화막 및 질화막을 차례로 형성하는 단계; 상기 트렌치를 매립시키도록 상기 질화막 상에 매립 산화막을 형성하는 단계; 상기 패드질화막이 노출될 때까지 상기 결과물을 씨엠피하여 소자분리막을 형성하는 단계; 상기 패드질화막을 제거함과 동시에, 상기 씨엠피후 잔류된 질화막의 일부를 식각하는 단계; 및 상기 결과의 기판에 대한 세정 공정을 실시하여 상기 소자분리막 상부 에지부에 인접한 HLD 산화막 부분을 제거함과 동시에 상기 패드산화막을 제거하는 단계를 포함한다.

여기서, 상기 HLD 산화막은 600℃ 이상의 온도에서 TEOS와 O2 가스를 이용하여 100Å의 두께로 형성한다. 그리고, 상기 질화막은 750℃ 이상의 온도에서 NH3와 SiCl2H2의 혼합 가스를 이용하여 100Å의 두께로 형성한다. 또한, 상기 씨엠피후 잔류된 질화막의 일부를 식각하는 단계는, 상기 씨엠피후 잔류된 질화막을 800Å의 두께만큼 습식 식각한다.

(실시예)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

도 2a 내지 도 2g는 본 발명의 제1실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.

본 발명의 제1실시예에 따른 반도체 소자의 제조방법은, 도 2a에 도시된 바와 같이, 먼저, 액티브영역(미도시)과 필드영역(미도시)이 정의된 실리콘 기판(30) 상에 패드산화막(미도시)과 패드질화막(미도시)을 차례로 형성한다. 이어서, 상기 기판(30)의 필드영역을 노출시키도록 상기 패드질화막과 패드산화막을 패터닝한다. 다음으로, 상기 노출된 기판(30)의 필드영역을 식각하여 소정 깊이의 트렌치(33)를 형성한다. 이때, 도 2a에서 미설명된 도면부호 31은 패터닝후 잔류된 패드산화막을 나타낸 것이고, 32는 패터닝후 잔류된 패드질화막을 나타낸 것이다.

그런다음, 도 2b에 도시된 바와 같이, 상기 트렌치(33)의 상부 코너(Top Corner)를 라운딩(Rounding)(A)시키도록 상기 트렌치(33) 표면에 열산화막(34)을 형성한다. 계속해서, 상기 기판 결과물 상에 폴리실리콘막(35)을 형성한다. 이때, 상기 폴리실리콘막(35)은 600℃ 이상의 온도에서 SiH4 가스를 이용하여 200Å의 두께로 형성하며, 상기 폴리실리콘막(35)은 상기 트렌치(33) 상부 코너의 라운딩(A) 부분을 완전히 채우게 된다.

이어, 상기 트렌치(33)를 매립시키도록 상기 폴리실리콘막(35) 상에 매립 산화막(36)을 형성한다. 이때, 상기 매립 산화막(36)으로는 HDP 산화막을 이용한다.

그리고나서, 도 2c에 도시된 바와 같이, 상기 패드질화막이 노출될 때까지 상기 결과물을 씨엠피하여 소자분리막(36a)을 형성한 후, 상기 패드질화막을 제거한다. 이때, 미설명된 도면부호 35a는 씨엠피후 잔류된 폴리실리콘막을 나타낸 것이다.

그런후에, 도 2d에 도시된 바와 같이, 상기 씨엠피후 잔류된 폴리실리콘막을 선택적으로 식각하여 상기 소자분리막(36a) 상부 측벽에 폴리실리콘막 재질의 제1스페이서(35b)를 형성한다. 여기서, 상기 씨엠피후 잔류된 폴리실리콘막을 선택적으로 식각할 때에, 산화막과의 식각 선택비가 우수한 Cl2 및 HBr의 혼합 가스를 식각 가스로 이용한다. 이때, 도 2d에서 미설명된 도면부호 35c는 식각되지 않은 폴리실리콘막을 나타낸 것이다.

다음으로, 도 2e에 도시된 바와 같이, 상기 폴리실리콘막 재질의 제1스페이서를 산화시켜 산화막 재질의 제2스페이서(37)를 형성한다. 여기서, 상기 제1스페이서를 산화시켜 산화막 재질의 제2스페이서(37)를 형성하기 위해 850℃ 이상의 온도에서 H2O 및 O2를 이용한 습식산화 공정을 수행한다. 이 때, 제2스페이서(37)을 소자분리막(36a)의 상부 측벽에서 측면 방향으로 가장 두꺼운 부분, 즉, 하부가 300Å의 두께를 갖도록 형성한다.

계속해서, 상기 결과의 기판에 대한 세정 공정을 실시하여 상기 패드산화막을 제거한다. 이때, 상기 세정 공정은 HF 용액을 이용하여 35초 동안 실시한다.

그런후에, 도 2f에 도시된 바와 같이, 상기 실리콘 기판(30) 상에 터널 산화막(38)을 형성한 다음, 상기 결과물의 액티브영역 상에 폴리실리콘막(39) 및 하드마스크(Hard Mask)막(40)이 차례로 적층된 구조를 갖는 플로팅 게이트(Floating Gate)(41)를 형성한다. 이어서, 상기 플로팅 게이트(41)를 포함한 기판 전면에 플로팅 게이트의 스페이서용 질화막(42)을 형성한다.

이후, 도 2g에 도시된 바와 같이, 상기 스페이서용 질화막을 식각하여 상기 플로팅 게이트(41)의 양측벽에 플로팅 게이트 스페이서(42a)를 형성한다.

상기와 같은 공정을 통해 제조되는 본 발명의 제1실시예에 따른 반도체 소자는 소자분리막의 상부 측벽에 산화막 재질의 스페이서를 형성함으로써, 상기 소자분리막 상부 코너에서의 모트 발생을 방지할 수 있으며, 상기 스페이서용 질화막이 상기 소자분리막 상부 측벽에 잔류되는 것을 방지하여, 이후, 상기 잔류된 스페이서용 질화막이 후속의 세정 공정에 의해 떨어져 나가 소자 제조 공정에서의 오염원으로 작용하는 것을 방지할 수 있다.

도 3a 내지 도 3g는 본 발명의 제2실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.

본 발명의 제2실시예에 따른 반도체 소자의 제조방법은, 도 3a에 도시된 바와 같이, 먼저, 액티브영역(미도시)과 필드영역(미도시)이 정의된 실리콘 기판(50) 상에 패드산화막(미도시)과 패드질화막(미도시)을 차례로 형성한다. 이어서, 상기 기판(50)의 필드영역을 노출시키도록 상기 패드질화막과 패드산화막을 패터닝한다. 다음으로, 상기 노출된 기판(50)의 필드영역을 식각하여 소정 깊이의 트렌치(53)를 형성한다. 이때, 도 3a에서 미설명된 도면부호 51은 패터닝후 잔류된 패드산화막을 나타낸 것이고, 52는 패터닝후 잔류된 패드질화막을 나타낸 것이다.

그런다음, 도 3b에 도시된 바와 같이, 상기 트렌치(53)에 인접한 상기 기판(50)의 액티브영역의 일부를 노출시키도록 상기 패드질화막의 측면 식각 공정을 실시한다. 여기서, 상기 패드질화막의 측면 식각 공정은 상기 트렌치(53)에 인접한 상기 기판(50)의 액티브영역을 300Å의 폭만큼 노출시키도록 150℃ 이상의 온도에서 H3PO4 용액을 이용하여 실시한다.

다음으로, 상기 트렌치(53)의 상부 코너를 라운딩(Rounding)(A)시키도록 상기 트렌치(53) 표면에 열산화막(54)을 형성한다. 이때, 도 3b에서 미설명된 도면부호 52a는 식각후 잔류된 패드질화막을 나타낸 것이다.

그리고나서, 도 3c에 도시된 바와 같이, 상기 기판 결과물 상에 HLD(High Temperature Low Pressure Dielectric) 산화막(55)을 형성한다. 이때, 상기 HLD 산화막(55)은 650℃ 이상의 온도에서 TEOS(Tetra Ethyl Ortho Sillicate)와 O2 가스를 이용하여 300Å의 두께로 형성한다. 이어, 상기 트렌치(53)를 매립시키도록 상기 HLD 산화막(55) 상에 매립 산화막(56)을 형성한다. 이때, 상기 매립 산화막(56)으로는 HDP 산화막을 이용한다.

그런후에, 도 3d에 도시된 바와 같이, 상기 식각후 잔류된 패드질화막이 노출될 때까지 상기 결과물을 씨엠피하여 소자분리막(56a)을 형성한 후, 상기 식각후 잔류된 패드질화막을 제거한다. 이때, 도 3d에서 미설명된 도면부호 55a는 씨엠피후 잔류된 HLD 산화막을 나타낸 것이다.

그런후에, 도 3e에 도시된 바와 같이, 상기 결과의 기판에 대한 세정 공정을 실시하여 상기 소자분리막(56a) 상부 측벽에 HLD 산화막 재질의 스페이서(55b)를 형성함과 동시에, 상기 패드산화막을 제거한다. 이때, 상기 세정 공정은 HF 용액을 이용하여 35초 동안 실시한다. 여기서, HDP 산화막 재질의 상기 매립 산화막과 상기 HLD 산화막의 상기 HF 용액에 대한 식각 속도 비는 1 : 1.6~1.8 로서, 상기 매립 산화막에 비해 상기 HLD 산화막의 식각 속도가 더 빠르다. 이에, 상기 HF 용액을 이용한 세정 공정이 진행됨에 따라 상기 소자분리막(56a) 상부 측벽에 상기 HLD 산화막 재질의 스페이서(55b)가 형성된다.

한편, 도 3e에서 미설명된 도면보후 55c는 식각되지 않은 HLD 산화막을 나타낸 것이다.

그런다음, 도 3f에 도시된 바와 같이, 상기 실리콘 기판(50) 상에 터널 산화막(57)을 형성한 다음, 상기 결과물의 액티브영역 상에 폴리실리콘막(58) 및 하드마스크(Hard Mask)막(59)이 차례로 적층된 구조를 갖는 플로팅 게이트(Floating Gate)(60)를 형성한다. 이어서, 상기 플로팅 게이트(60)를 포함한 기판 전면에 플로팅 게이트의 스페이서용 질화막(61)을 형성한다.

이후, 도 3g에 도시된 바와 같이, 상기 스페이서용 질화막을 식각하여 상기 플로팅 게이트(60)의 양측벽에 플로팅 게이트 스페이서(61a)를 형성한다.

상기와 같은 공정을 통해 제조되는 본 발명의 제2실시예에 따른 반도체 소자 는 소자분리막의 상부 측벽에 산화막 재질의 스페이서를 형성함으로써, 상기 소자분리막 상부 코너에서의 모트 발생을 방지할 수 있으며, 상기 스페이서용 질화막이 상기 소자분리막 상부 측벽에 잔류되는 것을 방지하여, 이후, 상기 잔류된 스페이서용 질화막이 후속의 세정 공정에 의해 떨어져 나가 소자 제조 공정에서의 오염원으로 작용하는 것을 방지할 수 있다.

도 4a 내지 도 4g는 본 발명의 제3실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.

본 발명의 제3실시예에 따른 반도체 소자의 제조방법은, 도 4a에 도시된 바와 같이, 먼저, 액티브영역(미도시)과 필드영역(미도시)이 정의된 실리콘 기판(70) 상에 패드산화막(미도시)과 패드질화막(미도시)을 차례로 형성한다. 이어서, 상기 기판(70)의 필드영역을 노출시키도록 상기 패드질화막과 패드산화막을 패터닝한다. 다음으로, 상기 노출된 기판(70)의 필드영역을 식각하여 소정 깊이의 트렌치(73)를 형성한다. 이때, 도 4a에서 미설명된 도면부호 71은 패터닝후 잔류된 패드산화막을 나타낸 것이고, 72는 패터닝후 잔류된 패드질화막을 나타낸 것이다.

그런다음, 도 4b에 도시된 바와 같이, 상기 트렌치(73)의 상부 코너를 라운딩(Rounding)(A)시키도록 상기 트렌치(73) 표면에 열산화막(74)을 형성한다. 계속해서, 상기 기판 결과물 상에 HLD(High Temperature Low Pressure Dielectric) 산화막(75)을 형성한다. 이때, 상기 HLD 산화막(75)은 600℃ 이상의 온도에서 TEOS(Tetra Ethyl Ortho Sillicate)와 O2 가스를 이용하여 100Å의 두께로 형성하며, 상기 HLD 산화막(75)은 상기 트렌치(73) 상부 코너의 라운딩(A) 부분을 완전 히 채우게 된다.

그런후에, 상기 HLD 산화막(75) 상에 질화막(76)을 형성한다. 이때, 상기 질화막(76)은 750℃ 이상의 온도에서 NH3와 SiCl2H2의 혼합 가스를 이용하여 100Å의 두께로 형성한다. 이어서, 상기 트렌치(73)를 매립시키도록 상기 질화막(76) 상에 매립 산화막(77)을 형성한다. 이때, 상기 매립 산화막(77)으로는 HDP 산화막을 이용한다.

그리고나서, 도 4c에 도시된 바와 같이, 상기 패드질화막(72)이 노출될 때까지 상기 결과물을 씨엠피하여 소자분리막(77a)을 형성한다. 이때, 도 4c에서 미설명된 도면부호 75a, 76a는 각각 씨엠피후 잔류된 HLD 산화막, 질화막을 나타낸 것이다.

이어, 도 4d에 도시된 바와 같이, 상기 패드질화막을 제거함과 동시에, 상기 씨엠피후 잔류된 질화막의 일부를 식각한다. 이때, 상기 씨엠피후 잔류된 질화막을 800Å 두께만큼 습식 식각한다. 여기서, 상기 씨엠피후 잔류된 HLD 산화막(75a)은 상기 씨엠피후 잔류된 질화막을 습식 식각할 때에, 액티브영역으로 과도한 식각이 진행되는 것을 막아주는 역할을 한다. 한편, 도 4d에서 미설명된 도면부호 76b는 식각후 잔류된 질화막을 나타낸 것이다.

이어서, 도 4e에 도시된 바와 같이, 상기 결과의 기판에 대한 세정 공정을 실시하여 상기 소자분리막(77a)의 상부 에지(Edge)부에 인접한 HLD 산화막 부분을 제거함과 동시에 상기 패드산화막을 제거한다. 이때, 상기 세정 공정은 HF 용액을 이용하여 35초 동안 실시한다. 한편, 도 4e에서 미설명된 도면부호 75b는 세정 공 정후 잔류된 HLD 산화막을 나타낸 것이다.

다음으로, 도 4f에 도시된 바와 같이, 상기 실리콘 기판(70) 상에 터널 산화막(78)을 형성한 다음, 상기 결과물의 액티브영역 상에 폴리실리콘막(79) 및 하드마스크(Hard Mask)막(80)이 차례로 적층된 구조를 갖는 플로팅 게이트(Floating Gate)(81)를 형성한다. 이어서, 상기 플로팅 게이트(81)를 포함한 기판 전면에 스페이서용 질화막(82)을 형성한다.

이후, 도 4g에 도시된 바와 같이, 상기 스페이서용 질화막을 식각하여 상기 플로팅 게이트(81) 양측벽에 플로팅 게이트 스페이서(82a)를 형성한다. 이때, 상기 스페이서용 질화막이 상기 소자분리막(77a)의 상부 측벽에 잔류되는데, 이러한 식각후 잔류된 스페이서용 질화막(B)은 상기 식각후 잔류된 질화막(76b)에 연결 및 고정되므로, 후속의 세정 공정에 의해 떨어져 나가지 않는다.

상기와 같은 공정을 통해 제조되는 본 발명의 제3실시예에 따른 반도체 소자는 소자분리막과 기판 사이에 질화막을 형성함으로써, 상기 소자분리막 상부 측벽의 식각후 잔류된 스페이서용 질화막이 상기 질화막과 연결 및 고정되도록 할 수 있다. 이에, 상기 식각후 잔류된 스페이서용 질화막이 후속의 세정 공정에 의해 떨어져 나가는 것을 방지하여 소자 제조 공정에서의 오염원으로 작용하는 것을 막을 수 있다.

이상에서와 같이, 본 발명은 상기 소자분리막 상부 코너에서의 모트 발생을 방지할 수 있으므로, 소자의 전기적 특성을 향상시킬 수 있다. 또한, 본 발명은 플 로팅 게이트의 스페이서용 질화막이 상기 소자분리막 상부 측벽에 잔류되어, 이후, 상기 잔류된 스페이서용 질화막이 후속의 세정 공정에 의해 떨어져 나가 소자 제조 공정에서의 오염원으로 작용하는 것을 방지할 수 있다. 이에, 본 발명은 소자의 제조 수율을 향상시킬 수 있다.

Claims (12)

1. 액티브영역과 필드영역이 정의된 실리콘 기판을 제공하는 단계;

   상기 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계;

   상기 기판 필드영역을 노출시키도록 상기 패드질화막과 패드산화막을 패터닝하는 단계;

   상기 노출된 기판의 필드영역을 식각하여 트렌치를 형성하는 단계;

   상기 트렌치 표면에 열산화막을 형성하는 단계;

   상기 기판 결과물 상에 폴리실리콘막을 형성하는 단계;

   상기 트렌치를 매립시키도록 상기 폴리실리콘막 상에 매립 산화막을 형성하는 단계;

   상기 패드질화막이 노출될 때까지 상기 결과물을 씨엠피하여 소자분리막을 형성하는 단계;

   상기 패드질화막을 제거하는 단계;

   상기 씨엠피후 잔류된 폴리실리콘막을 선택적으로 식각하여 상기 소자분리막 상부 측벽에 폴리실리콘막 재질의 제1스페이서를 형성하는 단계;

   상기 제1스페이서를 산화시켜 산화막 재질의 제2스페이서를 형성하는 단계; 및

   상기 결과의 기판에 대한 세정 공정을 실시하여 상기 패드산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
2. 제 1항에 있어서, 상기 폴리실리콘막은 600℃ 이상의 온도에서 SiH4 가스를 이용하여 200Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
3. 제 1항에 있어서, 상기 씨엠피후 잔류된 폴리실리콘막을 선택적으로 식각하는 단계는, Cl2 및 HBr의 혼합 가스를 식각 가스로 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
4. 제 1항에 있어서, 상기 제1스페이서를 산화시켜 산화막 재질의 제2스페이서를 형성하는 단계는, 850℃ 이상의 온도에서 H2O 및 O2를 이용한 습식산화 공정을 수행하여 달성하는 것을 특징으로 하는 반도체 소자의 제조방법.
5. 제 1항에 있어서, 상기 제2스페이서를 상기 소자분리막의 상부 측벽에서 측면 방향으로 가장 두꺼운 하부가 300Å의 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
6. 액티브영역과 필드영역이 정의된 실리콘 기판을 제공하는 단계;

   상기 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계;

   상기 기판 필드영역을 노출시키도록 상기 패드질화막과 패드산화막을 패터닝하는 단계;

   상기 노출된 기판의 필드영역을 식각하여 트렌치를 형성하는 단계;

   상기 트렌치에 인접한 상기 기판 액티브영역의 일부를 노출시키도록 상기 패드질화막의 측면 식각 공정을 실시하는 단계;

   상기 트렌치 표면에 열산화막을 형성하는 단계;

   상기 기판 결과물 상에 650℃ 이상의 온도에서 TEOS와 O2 가스를 이용하여 300Å의 두께를 갖는 HLD 산화막을 형성하는 단계;

   상기 트렌치를 매립시키도록 상기 HLD 산화막 상에 매립 산화막을 형성하는 단계;

   상기 식각후 잔류된 패드질화막이 노출될 때까지 상기 결과물을 씨엠피하여 소자분리막을 형성하는 단계;

   상기 식각후 잔류된 패드질화막을 제거하는 단계; 및

   상기 결과의 기판에 대한 세정 공정을 실시하여 상기 소자분리막 상부 측벽에 상기 HLD 산화막 재질의 스페이서를 형성함과 동시에 상기 패드산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
7. 제 6항에 있어서, 상기 패드질화막의 측면 식각 공정은 상기 트렌치에 인접한 상기 기판의 액티브영역을 300Å의 폭만큼 노출시키도록 150℃ 이상의 온도에서 H3PO4 용액을 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
8. 삭제
9. 액티브영역과 필드영역이 정의된 실리콘 기판을 제공하는 단계;

   상기 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계;

   상기 기판 필드영역을 노출시키도록 상기 패드질화막과 패드산화막을 패터닝하는 단계;

   상기 노출된 기판의 필드영역을 식각하여 트렌치를 형성하는 단계;

   상기 트렌치 표면에 열산화막을 형성하는 단계;

   상기 기판 결과물 상에 HLD 산화막 및 질화막을 차례로 형성하는 단계;

   상기 트렌치를 매립시키도록 상기 질화막 상에 매립 산화막을 형성하는 단계;

   상기 패드질화막이 노출될 때까지 상기 결과물을 씨엠피하여 소자분리막을 형성하는 단계;

   상기 패드질화막을 제거함과 동시에, 상기 씨엠피후 잔류된 질화막의 일부를 식각하는 단계; 및

   상기 결과의 기판에 대한 세정 공정을 실시하여 상기 소자분리막 상부 에지부에 인접한 HLD 산화막 부분을 제거함과 동시에 상기 패드산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
10. 제 9항에 있어서, 상기 HLD 산화막은 600℃ 이상의 온도에서 TEOS와 O2 가스를 이용하여 100Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방 법.
11. 제 9항에 있어서, 상기 질화막은 750℃ 이상의 온도에서 NH3와 SiCl2H2의 혼합 가스를 이용하여 100Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
12. 제 9항에 있어서, 상기 씨엠피후 잔류된 질화막의 일부를 식각하는 단계는, 상기 씨엠피후 잔류된 질화막을 800Å의 두께만큼 습식 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.

Images