KR20040060571A - Ｓｔｉ 에지 모트 방지방법 - Google Patents

Ｓｔｉ 에지 모트 방지방법 Download PDF

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Abstract

본 발명은 STI 형성공정 이후에 화학공정에 의하여 액티브 에지 부분이 침식되는 에지 모트를 방지하기 위해 소자분리막 형성 후, 폴리실리콘을 증착하고 에치백 공정을 진행하여 액티브 에지 부위에 링형태로 두꺼운 폴리실리콘막이 형성 되도록 함으로써, 후속 화학공정에서 액티브 에지 부분이 침식되는 것을 방지할 수 있는 STI 에지 모트 방지방법을 제공하는 것이다.

Description

ＳＴＩ 에지 모트 방지방법{METHOD FOR PREVENTING EDGE MOAT OF STI}
본 발명은 STI 에지 모트 방지 방법에 관한 것으로서, 보다 상세하게는, STI(shallow trench isolation) 공정의 에지 모트(edge moat), 즉 액티브 에지 부분의 산화막이 침식되는 현상에 의한 모트 발생을 방지함으로써 STI 탑코너의 누설 전류 및 전계 집중 효과를 방지하여, 소자의 신뢰성을 향상시킬 수 있는 STI 에지 모트 방지방법에 관한 것이다.
소자 분리 공정은 크게 반도체 기판에 패드 산화막과 질화막을 마스크 공정으로 질화막을 식각하고 그 식각된 부위에 산화 공정을 진행하여 소자분리막을 형성하는 LOCOS(Local Oxidation of Silicon) 공정과, 반도체 기판에 일정한 깊이를 갖는 트렌치를 형성하고 나서 이 트렌치에 산화 물질을 증착시키고 CMP 공정을 통해 산화막의 불필요한 부분을 식각하여 소자 분리막을 형성하는 STI(Shallow Trench Isolation) 공정이 있다.
LOCOS 공정은 장시간 고온 산화로 인하여 채널저지 이온의 측면 확산 및 측면 산화에 의해 소자의 전기적인 특성을 저하시키는 원인으로 작용하는 버즈 빅(Bird's Beak)이 발생하여 약 0.25㎛ 이하의 공정에는 한계가 있다. 또한 소자 분리막의 깊이를 늘릴때는 과도한 스트레스가 발생하고 평탄성이 좋지 않아 특성을 저하시키는 문제점을 갖고 있다.
LOCOS의 이러한 문제점을 해결하기 위해 현재 0.25㎛ 이하의 미세 공정에서는 소자 분리 형성 방법으로 STI(Shallow Trench Isolation) 공정이 많이 사용되고 있다. 다면 상기 STI 공정 적용시에는 LOCOS의 단점인 버즈 빅은 발생하지 않고 절연 특성이 우수하지만, 탑 코너(Top Corner) 및 바텀 코너(Bottom Coener)에 스트레스가 집중되어 소자 특성이 저하되는 문제점이 있다.
또한, 트렌치의 탑코너에서의 에지 모트의 발생으로 소자의 비정상적 동작을 유발하는 험프(HUMP), INWE 현상이 발생하는데 험프 현상은 액티브 코너에서 전기장의 집중으로 인해 생기는 현상이고, INWE(Inverse Narrow Width Effect)는 트랜지스터의 폭이 감소함에 따라 문턱 전압이 변화하는 현상이다.
이에 따라 현재 코너 라운딩을 개선하는 방안으로 STI (Shallow Trench Isolation) 식각시 탑 코너 라운딩을 하거나 CMP 후에 HDP 산화막의 밀도를 증가시키기 위한 어닐 공정을 통한 코너 라운딩 방법 등이 이용되고 있으나, 이러한 방법에 의해서도 STI의 탑코너에서 발생하는 에지 모트(Edge Moat)를 억제할 수 없는 문제점이 있었다.
이와 같은 종래 기술에 의한 소자 분리막 형성 공정시 발생하는 문제점을 아래에 도시된 도면을 통해 설명하면 다음과 같다.
도 1a 내지 1f는 종래 기술에 의한 반도체 소자의 STI 형성 공정을 도시한 단면도들이다.
먼저, 도 1a에 도시한 바와 같이, 후속 공정에서의 증착되는 막과 실리콘 기판(100)과의 완충막 역할을 하는 패드 산화막(101)을 증착한 후 패드 질화막(102)을 연속하여 증착한다.
상기의 패드 질화막(102) 상부에 도 1b에 도시한바와 같이 포토레지스트(103)를 도포한 후 식각 공정을 진행하여 포토레지스트를 패터닝한다. 그리고 나서, CHF3/CF4/O2/Ar 가스 조합으로 활성화된 플라즈마를 이용한 건식 식각공정을 실시하여 패드 질화막(102)을 패터닝 한다. 이어서, 실리콘 기판(100)에 식각 공정을 실시하여 트렌치(A)를 형성한다. 이때, 트렌치(A) 건식 식각은 Cl2를 주성분으로 하는 플라즈마를 이용하되, 바람직하게는 Cl2/O2/Ar 가스 조합으로 활성화된 플라즈마를 이용한 건식 식각으로 실시한다.
상기 트렌치(A)를 형성한 결과물의 포토레지스트 패턴(103)을 제거한 후 도 1c에 도시한 바와 같이 트렌치를 충분히 매립하도록 갭필 산화막을 증착한다. 이때, 상기 갭필 산화막(104)은 갭필링 특성이 좋은 산화막을 이용하되, 바람직하게는 고밀도 플라즈마 화학 기상 증착법(high density plasma chemical vapoer deposition; HDP CVD)을 이용하여 증착한다.
다음 단계로, 갭필 산화막(104)을 증착한 결과물에 화학적 기계적 연마(chemical mechanical polishing; CMP)를 통한 평탄화를 진행한다.
그런 다음, 도 1d에 도시한 바와 같이 H3PO4와 같은 식각액을 사용하여 남겨진 패드 질화막(102)을 제거한다. 이 경우 H3PO4는 산화막과의 선택비가 우수한 특성을 보이기 때문에 갭필 산화막(104)과 패드 산화막(101)은 약간만 제거된다.
전술한 바와 같이 STI를 형성하기 위한 공정을 수행하고 나면, 도 1e에 도시한 바와 같이, 패드 질화막(102)을 제거한 후 후속 게이트를 형성하기 위한 폴리실리콘을 증착하기 전에 여러 가지 화학약품(chemical)을 사용하는 공정, 특히 산화막의 증착 이전에 HF 또는 HF/H2O, BOE(buffered oxide etchant)등의 화학약품으로세정 공정등을 진행한 후 도1f에 도시된 바와 같이 게이트 전극용 폴리실리콘(105)을 증착하는데 이때, 도1e 및 도1f에 나타나는 것처럼 액티브 에지 부분이 침식되어 에지 모트(edge moat : B)가 발생하게 된다.
이러한 에지모트가 발생하게 되면, 소자 특성상 험프(hump) 및 INWE(inverse narrow width effect)가 발생하여 소자의 비정상적인 동작을 유발시키는 소자의 트랜지스터의 전기적 특성을 열화시키는 문제점이 존재하게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 본 발명의 주목적은 STI 형성공정 이후에 화학공정에 의하여 액티브 에지 부분이 침식되는 에지모트를 방지하기 위해, 트렌치 매립후 평탄화 한 다음에 폴리실리콘을 증착하고 에치백 공정을 진행하여 액티브 에지 부위에 폴리실리콘을 링 형태로 두껍게 형성함으로써, 후속 화학공정에서 액티브 에지 부분이 침식되는 것을 방지할 수 있는 STI 에지 모트 방지방법을 제공하는 것이다.
도 1a 내지 1f는 종래 기술에 의한 반도체 소자의 STI 형성 공정을 도시한 단면도들이다.
도2a 내지 도2h는 본 발명에 의한 STI 에지 모트 방지 방법을 설명하기 위한 공정도이다.
- 도면의 주요부분에 대한 부호의 설명 -
200 : 실리콘 기판 201 : 패드 산화막
202 : 패드 질화막 203 : 포토레지스트 패턴
204 : 갭필 산화막 205 : 폴리실리콘막
상기와 같은 목적을 실현하기 위한 본 발명은 패드 산화막 및 패드 질화막이 패터닝된 실리콘 기판 상에 트렌치를 형성하는 단계와; 상기 트렌치 내부가 매립되도록 갭필 산화막을 증착하고 평탄화 공정을 진행한 다음 패드 질화막을 제거하여 액티브 영역과 소자 분리 영역을 정의하는 단계와; 상기 패드 질화막이 제거된 결과물 상에 폴리실리콘막을 증착하는 단계와; 상기 폴리실리콘막이 증착된 결과물 상에 에치백 공정을 진행하여 상기 액티브 영역의 에지 부위에 링 형태의 두꺼운 폴리 실리콘막을 형성하는 단계와; 게이트 산화막 및 게이트 폴리실리콘을 증착하는 단계를 포함하는 것을 특징으로 하는 STI 에지 모트 방지 방법에 관한 것이다.
이와 같은 본 발명에 따르면, 소자 분리막 형성 후 폴리실리콘막을 증착하고 나서, 에치백 공정에 의해 액티브 에지 부위에 링 형태로 두껍에 폴리실리콘을 형성하여, 후속 화학적인 세정 공정등에서 액티브 에지 부위가 침식되는 현상을 방지함으로써 에지모트 현상을 제거할 수 있게 된다.
상기 에치백 공정은 Cl2를 주성분으로 하는 플라즈마를 이용하여 실시하되, 에치백 공정은 HBr 또는 HeO2가스를 더 첨가하여 실시하는 것이 바람직하다.
상기 링 형태의 에 산화 공정을 더 진행하여 상기 게이트 폴리실리콘과 절연시키는 공정을 진행할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도2a 내지 도2h는 본 발명에 의한 STI 에지 모트 방지 방법을 설명하기 위한 공정도이다.
먼저, 도2a에 도시된 바와 같이, 후속 공정에서 증착되는 막에 대해 실리콘기판(200)의 완충막 역할을 하도록 실리콘 기판(000) 상에 패드 산화막(201)을 증착한 후, 그 상부에 패드 질화막(202)을 증착한다.
그리고 나서, 도 2b에 도시된 바와 같이, 패드 질화막(202) 상에 포토레지스트를 도포하고 STI를 정의하기 위한 포토레지스트 패턴(203)을 형성한다. 패터닝된 포토레지스트(203)를 마스크로 이용하여 패드 질화막(202) 및 패드 산화막을 식각하여 실리콘 기판(200)의 트렌치가 형성될 영역을 노출시킨다.
이어서, 상기 노출된 실리콘 기판(200)에 식각 공정을 실시하여 트렌치(A)를 형성한다. 이때, STI 건식 식각은 Cl2/O2/Ar 가스 조합으로 활성화된 플라즈마를 이용한 건식 식각으로 실시한다.
상기 트렌치(A)를 형성한 결과물의 포토레지스트 패턴(203)을 제거한 후 도 2c에 도시한 바와 같이 트렌치를 충분히 매립하도록 갭필 산화막을 증착한다. 이때, 상기 갭필 산화막(204)은 갭필링 특성이 좋은 산화막을 이용하되, 바람직하게는 고밀도 플라즈마 화학 기상 증착법(high density plasma chemical vapoer deposition; HDP CVD)을 이용하여 증착한다.
다음 단계로, 갭필 산화막(204)을 증착한 결과물에 화학적 기계적 연마(chemical mechanical polishing; CMP)를 통한 평탄화를 진행한다.
그런 다음, 도 2d에 도시한 바와 같이 H3PO4와 같은 식각액을 사용하여 남겨진 패드 질화막(202)을 제거한다. 이 경우 H3PO4는 산화막과의 선택비가 우수한 특성을 보이기 때문에 갭필 산화막(204)과 패드 산화막(201)은 약간만 제거된다.
상기 패드 질화막(204)을 제거한 결과물에 도2e에 도시된 바와 같이 웰을 형성하기 위한 임플란트 공정을 진행하는 대신 폴리실리콘막(205)을 증착한다.
이어서, 상기 폴리실리콘막(205)이 증착된 결과물에 대해, 도2f에 도시된 바와 같이 Cl2를 주성분으로 하고, HBr 또는 HeO2등을 조합한 플라즈마를 이용하여 에치백 공정을 진행한다. 이때, 상기 에치백 공정시에 건식 식각을 진행하므로, 건식 식각의 비등방성 성질 때문에 실리콘 기판(100)에 보다 액티브 에지부에 폴리실리콘이 두껍게 형성되어, 결국 폴리실리콘이 액티브 에지 부위에 링 형태로 두껍게 남게된다. 따라서, 후속 웰을 형성하기 위한 임플란트 공정 및 화학적인 세정 공정을 진행할 때 액티브 에지부위에 남게된 폴리실리콘에 의해 액티브 에지부의 갭필 산화막(204)이 침식되는 것이 방지된다.
또한, 상기 에치백 공정후 후속 공정에서 증착되는 게이트 폴리실리콘과 절연시키기 위해 링 형태의 폴리실리콘에 산화 공정을 더 진행할 수 있다.
한편, 게이트를 형성하기 위하여 도2g에 도시된 바와 같이 게이트 산화막(206)을 형성하고 나서 도2h에 도시된 바와 같이 게이트 전극용 폴리실리콘막(207)을 증착한다.
이와 같이 본 발명에 의하면, 패드 질화막 제거후 폴리실리콘을 증착하고 나서, 에치백 공정에 의해 액티브 에지 부위에 링 형태의 폴리실리콘막을 형성하여 후속 화학적인 세정 공정 등에서 액티브 에지부위가 침식되는 현상을 방지함으로써 에지모트 현상을 제거할 수 있게 된다.
상기한 바와 같이 본 발명은 STI 액티브 에지 부위에 폴리실리콘이 링형태로 두껍게 형성되도록 함으로써 후속 화학 공정에서 액티브동 에지 부분이 침식되는 현상을 방지함으로써, 에지 모트에 의한 험프(hump), INWE(inverse narrow width effect)와 같은 트랜지스터의 전기적 특성을 열화시키는 현상을 방지하여 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (4)

  1. 패드 산화막 및 패드 질화막이 패터닝된 실리콘 기판 상에 트렌치를 형성하는 단계와;
    상기 트렌치 내부가 매립되도록 갭필 산화막을 증착하고 평탄화 공정을 진행한 다음 패드 질화막을 제거하여 액티브 영역과 소자 분리 영역을 정의하는 단계와;
    상기 패드 질화막이 제거된 결과물 상에 폴리실리콘을 증착하는 단계와;
    상기 폴리실리콘이 증착된 결과물 상에 에치백 공정을 진행하여 상기 액티브 영역의 에지 부위에 링 형태로 두꺼운 폴리실리콘이 형성 되도록 하는 단계와;
    게이트 산화막 및 게이트 폴리실리콘을 증착하는 단계를
    포함하는 것을 특징으로 하는 STI 에지 모트 방지 방법.
  2. 제 1항에 있어서, 상기 에치백 공정은 Cl2를 주성분으로 하는 플라즈마를 이용하여 실시하는 것을 특징으로 하는 STI 에지 모트 방지 방법.
  3. 제 2항에 있어서, 상기 에치백 공정은 HBr 또는 HeO2가스를 더 첨가하여 실시하는 것을 특징으로 하는 STI 에지 모트 방지 방법.
  4. 제 1항에 있어서, 상기 링 형태의 폴리실리콘막에 산화 공정을 실시하여 후속 공정에서 증착되는 막과 절연시키는 단계를 더 포함하는 것을 특징으로 하는 STI 에지 모트 방지 방법.
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* Cited by examiner, † Cited by third party
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