KR20040056202A - 반도체 소자의 소자 분리막 형성 방법 - Google Patents

반도체 소자의 소자 분리막 형성 방법 Download PDF

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Abstract

본 발명은 갭필 산화막 증착후 반사방지막을 코팅하여 1차 평탄화를 진행하고, 반사 방지막에 대해 에치백 공정을 진행하여 2차 평탄화를 진행한 다음, CMP 평탄화를 통해 3차 평탄화를 진행하여 감광 물질을 이용한 갭필 산화막 식각 공정에서 오는 공정 단계의 감소 및 파티클 발생 원인을 방지함으로써 공정을 간소화할 뿐만 아니라 소자의 신뢰성을 확보하고, 반사 방지막 코팅에 의한 1차 평탄화, 에치백 공정에 의한 2차 평탄화 및 CMP를 통한 3차 평탄화를 진행함으로써 평탄도를 향상시킬 수 있는 이점이 있다.

Description

반도체 소자의 소자 분리막 형성 방법{METHOD FOR FORMING ISOLATION OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 보다 상세하게는 갭필 산화막 증착 공정시의 심한 단차에 의해 발생하는 문제점을 해결함으로써 공정 단계의 감소 및 소자의 신뢰성을 확보할 수 있도록 하는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
일반적으로 STI 방법을 이용한 소자 분리 공정은 실리콘 기판에 질화막을 증착 한 후 사진 및 식각 공정을 통해 실리콘 기판에 일정 깊이를 갖는 트렌치를 형성하고 트렌치 내부를 산화막으로 채우고 CMP 공정을 통해 불필요한 산화막을 제거하여 소자 분리를 하는 공정이다.
이러한, STI 공정 적용 시에는 탑 코너(Top Corner) 및 바텀 코너(Bottom Coener)에 스트레스가 집중되어 소자 특성이 저하되는 문제점이 있다.
또한, 트렌치의 탑코너에서의 에지 모트의 발생으로 소자의 비정상적 동작을 유발하는 험프(HUMP), INWE 현상이 발생하는데 험프 현상은 액티브 코너에서 전기장의 집중으로 인해 생기는 현상이고, INWE(Inverse Narrow Width Effect)는 트랜지스터의 폭이 감소함에 따라 문턱 전압이 변화하는 현상이다.
이러한 문제로 인하여 코너 라운딩을 개선하는 방안으로써 STI (Shallow Trench Isolation) 식각시 탑 코너 라운딩을 하거나, CMP 후에 HDP 산화막의 밀도를 증가시키는 어닐 공정을 실시함으로써 통한 코너 라운딩을 행하는 방법 등이 제안된바 있으나, 이러한 방법에 의하더라도 STI의 탑코너에서 발생하는 에지 모트(Edge Moat)를 억제할 수 없는 문제점이 있었다.
이와 같은 종래 기술에 의한 소자 분리막 형성 공정시 발생하는 문제점을 아래에 도시된 도면을 통해 설명하면 다음과 같다.
도1a 내지 도1d는 종래 기술에 의한 소자 분리 공정을 나타낸 단면도이다.
먼저, 도1a에 도시된 바와 같이 실리콘 기판(100) 상에 상부에 증착되는 질화막에 의해 실리콘 기판(100)에 발생하는 스트레스에 대한 완충막 역할을 하는 패드 산화막(101)을 일정 두께로 증착한 다음, 하드 마스크용 패드 질화막(102)을 차례로 증착한다. 그리고, STI 트렌치 식각용 하드 마스크를 패터닝 하기 위하여 소정의 사진 및 식각 공정을 진행하여 패드 질화막(102) 및 패드 산화막(101)을 패터닝한다.
그런 다음, 도1b에 도시된 바와 같이 상기 하드 마스크용 패드 질화막(102)을 식각 마스크로 이용하여 실리콘 기판(100) 내에 소정의 깊이를 갖는 트렌치(A)를 형성한다.
상기의 트렌치 공정후 도시되지는 않지만, 트렌치의 상부 또는 하부 코너에서의 라운딩을 위해 희생 산화막을 형성하는 공정을 더 진행한다.
이어서, 도1c에 도시된 바와 같이 정의된 트렌치가 정의된 경과물 상에 갭필 산화막(103)을 패드 질화막의 높이보다 더 높게 되도록 증착하여 트렌치(A) 내부가 매립되도록 하는데, 이때, 매립된 트렌치 내부는 소자간 절연막 역할을 하게되고, 패드 질화막(102) 상부는 액티브 영역 역할을 하게된다.
상기의 갭필 산화막(103)이 증착된 결과물 상에 도1d에 도시된 바와 같이 감광 물질(104)을 증착하고 상기 갭필 산화막이 두꺼운 영역의 갭필 산화막(103)이 일부 식각 되도록 한다. 이때, 감광 물질(104)을 마스크로 이용한 식각 공정은 통상적으로 사용되는 "C"또는 "F"를 주성분으로 하는 가스를 이용하는 것이 가능하나, 바람직하게는 CHF3/CF4/O2/Ar의 조합으로 이루어진 활성화된 플라즈마로 진행해야 한다. 이러한, 감광 물질을 이용한 갭필 산화막 식각 공정으로 인해 마스킹 공정, 감광물질 제거 및 세정 공정등의 공정 단계가 증가하게된다.
상기의 감광 물질을 이용한 식각 공정은 트렌치 부위의 갭필 산화막(103) 보다 패드 질화막(102) 상부의 갭필 산화막의 두께가 두껍기 때문에 바로 CMP 평탄화를 진행할 경우, 소자분리 영역으로 디싱(Dishing)이 심하게 발생하여 평탄화가 잘 이루어지지 않기 때문에 실시하게된다.
상기의 갭필 산화막(103) 식각 공정 후 도1e에 도시된 바와 같이 패드 질화막(102)을 식각 정지막으로 이용한 CMP 평탄화를 진행하고, 도시되지는 않지만 인산 용액 등을 이용한 습식각 공정으로 패드 질화막(102)을 제거하여 필드 산화막(103')을 형성한다.
도2는 종래 기술에 의한 소자분리막 형성 공정의 문제점을 나타낸 사진으로, 여기에 도시된 바와 같이 감광 물질 증착 및 식각 공정에 의해 B 부위가 같은 마이크로 트렌치가 발생하여 패드 질화막 부위가 어택(Attack)을 받아 후속 공정에서 액티브 영역의 어택을 유발하게 된다.
또한, 갭필 산화막(103)의 단차를 감소시키기 위하여 감광막을 증착하고 식각 공정을 진행할 뿐만 아니라 그로 인한 세정 공정 등을 진행해야 하므로, 공정 단계가 증가하게 되는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명은 갭필 산화막 증착후 반사방지막을 코팅하여 1차 평탄화를 진행하고, 반사 방지막에 대해 에치백 공정을 진행하여 2차 평탄화를 진행한 다음, CMP 평탄화를 통해 3차 평탄화를 진행하여 감광 물질을 이용한 갭필 산화막 식각 공정에서 오는 공정 단계의 감소 및 파티클 발생 원인을 방지함으로써 공정을 간소화할 뿐만 아니라 소자의 신뢰성을 확보 할 수 있는 이점이 있다.
도1a 내지 도1d는 종래 기술에 의한 소자 분리 공정을 나타낸 단면도이다.
도2는 종래 기술에 의한 소자 분리막 형성 공정의 문제점을 나타낸 사진이다.
도3a 내지 도3f는 본 발명에 의한 소자 분리막 공정을 나타낸 도면이다.
- 도면의 주요부분에 대한 부호의 설명 -
100 : 반도체 기판 101 : 패드 산화막
102 : 패드 질화막 103 : 갭필 산화막
104 : 감광 물질 105 ; 반사 방지막
상기와 같은 목적을 실현하기 위한 본 발명은 실리콘 기판 상에 상부에 완충막 및 하드마스크용 물질을 증착하는 단계와, 상기 하드마스크용 물질 및 완충막에 대하여 사진 및 식각 공정을 진행하여 하드마스크를 패터닝 하는 단계와, 상기 하드 마스크를 이용하여 실리콘 기판 내에 소정의 깊이를 갖는 트렌치를 형성하는 단계와, 상기 트렌치 내부가 매립되도록 갭필 산화막을 증착한 후 반사방지막을 코팅하여 1차 평탄화를 실시 하는 단계와, 상기 1차 평탄화가 진행된 결과물을 에치백하여 2차 평탄화를 진행하는 단계와, 상기 하드 마스크를 식각 CMP 공정을 통해 3차 평탄화를 진행한 후 하드 마스크를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
이와 같은 본 발명에 따르면, 반사방지막을 코팅하는 방식으로 1차적인 평탄화를 진행하고, 에치백 공정으로 2차 평탄화를 진행함 다음 3차 CMP 평탄화를 진행하여, 종래의 감광 물질을 이용하여 갭필 산화막을 식각 하는 공정을 진행할 경우 증가되는 사진 및 식각 공정과 세정 공정 등의 공정 단계의 증가를 방지할 뿐만 아니라, 감광 물질 제거 공정에서 발생하는 파티클 발생 원인을 방지함으로써 마이크로 트렌치를 방지할 수 있는 이점이 있다.
이때, 상기 반사방지막 에치백 공정은 "C"와 "F"를 주성분으로 통상적으로 이용되는 가스를 사용할 수 있으마, 특히 CHF3/CF4/N2/Ar의 조합으로 이루어진 활성화된 플라즈마로 실시하는 것이 바람직하다.
상기 반사방지막은 100~1000Å 두께로 코팅하여 평탄화가 충분히 이루어 지도록 하는 것이 바람직하다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도3a 내지 도3f는 본 발명에 의한 소자 분리막 공정을 나타낸 도면이다.
우선, 도3a에 도시된 바와 같이 실리콘 기판(100) 상에 상부에 증착되는 질화막에 의해 실리콘 기판(100)에 발생하는 스트레스에 대한 완충막 역할을 하는 패드 산화막(101)을 일정 두께로 증착한 다음, 하드 마스크용 패드 질화막(102)을 차례로 증착한다. 그리고, STI 트렌치 식각용 하드 마스크를 패터닝 하기 위하여 소정의 사진 및 식각 공정을 진행하여 패드 질화막(102) 및 패드 산화막(101)을 패터닝한다.
그런 다음, 도3b에 도시된 바와 같이 상기 하드 마스크용 패드 질화막(102)을 식각 마스크로 이용하여 실리콘 기판(100) 내에 소정의 깊이를 갖는 트렌치(A)를 형성한다.
상기의 트렌치 형성 공정후 도시되지는 않지만, 트렌치의 상부 또는 하부 코너에서의 라운딩을 위해 희생 산화막을 형성하는 공정을 더 진행한다.
이어서, 도3c에 도시된 바와 같이 트렌치가 정의된 결과물 상에 갭필 산화막(103)을 패드 질화막의 높이보다 더 높게 되도록 증착하여 트렌치(A) 내부가 매립되도록 하는데, 이때, 상기 갭필 산화막으로 통상적으로 사용되는 갭필 특성이 좋은 산화막을 모두 사용가능하나, 바람직하게는 HDP 산화막으로 증착한다. 또한, 매립된 트렌치 내부는 소자간 절연막 역할을 하는 필드 영역이 되고, 패드 질화막(102) 상부는 액티브 영역 역할을 하게된다.
상기의 갭필 산화막(103)이 증착된 결과물 상에 도3d에 도시된 바와 같이 반사방지막(105)을 100~1000Å 두께로 코팅하여 1차 평탄화를 실시한다. 이때, 일반 산화막 증착 방법은 단차가 그대로 반영되면서 증착되는데 비해, 반사방지막의 코팅 방식은 단차를 감소시키게 되며, 이러한 특성을 이용하여 1차 평탄화를 진행하게 되는 것이다.
이어서, 도3e에 도시된 바와 같이 상기 반사 방지막(105)이 코팅된 결과물에 에치백 공정을 진행하여 2차 평탄화를 진행하고 나서, 패드 질화막(102)을 식각 정지막으로 이용한 CMP 공정을 통해 3차 평탄화를 진행한다. 이때 반사 방지막(105)에치백 공정은 "C"와 "F"를 주성분으로 하는 가스를 이용하는 것이 가능하나, 바람직하게는 CHF3/CF4/N2/Ar의 조합으로 이루어진 활성화된 플라즈마로 진행해야 한다.
그리고 나서, 도3f에 도시된 바와 같이 인산 용액 등을 이용한 습식각 공정으로 패드 질화막(102)을 제거하여 필드 산화막(103') 및 액티브 영역(C)를 정의 한다.
이와 같이 본 발명은 종래의 감광 물질을 이용하여 갭필 산화막을 식각 하는 공정을 진행할 경우 증가되는 사진 및 식각 공정과 세정 공정을 진행하지 않으므로, 공정 단계를 감소시킬 뿐만 아니라 감광 물질 제거 공정에서 발생하는 파티클 발생 원인을 방지함으로써 마이크로 트렌치를 방지할 수 있게된다.
상기한 바와 같이 본 발명은 감광 물질을 이용한 갭필 산화막 식각 공정을 진행하지 않으므로, 사진 및 식각 공정 등 공정 단계의 감소로 인해 원가 절감을 할 수 있고, 감광 물질 제거 공정에서 오는 파티클 발생 원인을 미연에 방지하여 소자의 신뢰성을 확보할 수 있는 이점이 있다.
또한, 반사 방지막 코팅에 의한 1차 평탄화, 에치백 공정에 의한 2차 평탄화 및 CMP를 통한 3차 평탄화를 진행함으로써 평탄도를 향상시킬 수 있는 이점이 있다.

Claims (4)

  1. 실리콘 기판 상에 상부에 완충막 및 하드마스크용 물질을 증착하는 단계와,
    상기 하드마스크용 물질 및 완충막에 대하여 사진 및 식각 공정을 진행하여 하드마스크를 패터닝 하는 단계와,
    상기 하드 마스크를 이용하여 실리콘 기판 내에 소정의 깊이를 갖는 트렌치를 형성하는 단계와,
    상기 트렌치 내부가 매립되도록 갭필 산화막을 증착한 후 반사방지막을 코팅하여 1차 평탄화를 실시 하는 단계와,
    상기 1차 평탄화가 진행된 결과물을 에치백하여 2차 평탄화를 진행하는 단계와,
    상기 하드 마스크를 식각 CMP 공정을 통해 3차 평탄화를 진행한 후 하드 마스크를 제거하는 단계를
    포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  2. 제 1항에 있어서, 상기 반사방지막 에치백 공정은 "C"와 "F"를 주성분으로 하는 가스를 이용하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  3. 제 2항에 있어서, 상기 에치백 공정은 CHF3/CF4/N2/Ar의 조합으로 이루어진 활성화된 플라즈마로 실시하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  4. 제 1항에 있어서, 상기 반사방지막은 100~1000Å 두께로 코팅하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
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* Cited by examiner, † Cited by third party
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KR100565759B1 (ko) * 2004-07-12 2006-03-29 동부아남반도체 주식회사 반도체 소자의 제조방법

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