KR20050002061A - 반도체 소자의 트렌치 소자분리막 형성방법 - Google Patents

반도체 소자의 트렌치 소자분리막 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 트렌치 소자분리막 형성방법에 관한 것으로 특히, 패드질화막 제거후에 활성영역 측면의 모우트 발생영역을 감싸는 산화막을 형성시켜 줌으로써 모우트를 억제한 트렌치 소자분리막 형성방법에 관한 것이다. 이를 위한 본 발명은, 반도체 기판 상에 패터닝된 패드질화막을 형성하고 이를 이용하여 상기 기판 상에 트렌치를 형성하는 단계; 소자분리막으로 상기 트렌치를 매립하고 화학기계연마를 수행하는 단계; 습식식각으로 상기 패드질화막을 제거하는 단계; 전체 구조상에 산화막을 증착하는 단계; 플라즈마 건식식각으로 상기 산화막을 전면식각하여 상기 소자분리막의 모서리에 스페이서를 형성하는 단계; 및 일련의 습식세정공정을 진행하는 단계를 포함하여 이루어진다.

Description

반도체 소자의 트렌치 소자분리막 형성방법{FABRICATING METHOD OF TRENCH ISOLATION LAYER IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 트렌치 소자분리막 형성방법에 관한 것으로 특히, 패드질화막 제거 후에 활성영역 측면의 모우트 발생영역을 감싸는 스페이서 산화막을 형성시켜 줌으로써 모우트를 억제한 트렌치 소자분리막 형성방법에 관한 것이다.
반도체 소자를 제조하는 경우, 소자를 전기적으로 분리시키기 위하여 소자분리막을 형성한다. 이러한 소자분리막을 형성하는 방법으로는 통상적으로 열산화막을 이용한 국부적 산화방법(Local Oxidation of Silicon : LOCOS)과 집적도에 유리한 트렌치(trench) 구조를 이용한 얕은 트렌치 소자분리막 형성방법(Shallow Trench Isolation : STI)이 많이 적용되고 있다.
그 중에서 열산화막 등을 이용한 로코스(LOCOS) 기법은, 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인과, 버즈비크(bird's beak)에 따른 활성영역의 감소와 같은 문제점을 갖고 있기 때문에 이를 해결할 수 있는 소자분리 기술에 요구되었다.
이에 따라 대두된 기술이 얕은 트렌치 소자분리 기법(Shallow TrenchIsolation : 이하, STI)이다. STI 기법은 반도체 기판에 트렌치를 형성하고, 트렌치 내부를 절연막으로 매립(gap-fill)함으로써 활성영역과 필드영역을 정의하는 소자분리 기법으로, 이러한 STI 기법은 초고집적 반도체 소자 제조공정에의 적용이 유망한 기술이다.
이하에서는 종래기술에 따른 STI 형성방법을 도1a 내지 도1c를 참조하여 설명한다.
먼저, 도1a에 도시된 바와같이 반도체 기판(10) 상에 패드산화막(11)과 패드질화막(12) 및 패드감광막(13)을 차례로 형성한 다음, 노광/현상공정을 진행하여 소자분리막이 형성될 영역의 패드산화막(11)과 패드질화막(12)을 완전히 제거하는 패터닝 작업을 실시하여 반도체 기판(10)을 노출시킨다.
다음으로 패드감광막(13)을 제거하고 패드질화막(12)을 식각마스크로 하여 반도체 기판(10)을 일정두께 식각하여 소자분리막이 매립될 트렌치(14)를 형성한다.
다음으로 도1b에 도시된 바와같이 트렌치 측벽과 바닥의 실리콘 기판을 보호하기 위한 목적으로 일정두께의 실리콘 기판을 열산화법을 이용하여 산화시켜 측벽산화막(15)을 형성하고, 이어서 측벽산화막(15) 상에 다시 일정두께의 얇은 라이너 질화막(16)을 화학기상증착(Chemical Vapor Deposition)법을 이용해 증착한다.
이러한 라이너 질화막(16)을 사용하면, 실리콘 기판에 응집된 스트레스가 감소하고, 소자 분리막에서 실리콘 기판으로의 도판트(dopant)들의 확산작용이 억제되는 등의 효과를 얻을 수 있어, 결국 소자의 리프레쉬 특성이 향상되는 것으로 알려져 있다.
다음으로 라이너 질화막(16) 상에 다시 얇은 두께의 라이너 산화막(미도시)을 CVD 법으로 증착하면, 트렌치용 라이너가 형성된다. 라이너 산화막은 갭필공정에서 라이너 질화막의 리프팅 현상을 방지하는 역할을 한다.
다음으로 소자분리막으로 사용될 HDP(High Density Plasma) 산화막이나 TEOS(Tetra Ethyl Ortho Silicate) 산화막 등의 절연막(17)으로 트렌치를 매립한 후, 평탄화를 위한 화학기계연마를 수행하면 도1b에 도시된 구조가 완성된다.
다음으로 도1c에 도시된 바와같이, 패드 질화막(12)을 제거시킬 목적으로 인산용액(H3PO4)을 이용한 습식 세정공정을 진행하고, 잔류한 패드산화막(11)을 제거할 목적으로 HF 또는 BOE 용액을 이용한 세정공정을 진행한다.
또한 이러한 세정공정이외에도, 게이트 폴리실리콘을 증착하기까지는 각종 습식식각 공정이 적용되는데, 이러한 습식식각 공정에서 산화막 손실이 발생하기 때문에, 트렌치 소자분리막과 활성영역의 경계면에서 소자분리막의 높이가 활성영역의 높이보다 낮아지는 모우트 현상이 발생한다.
도1c에서 원으로 표시된 부분을 이러한 모우트를 나타내고 있는 부분으로, 후속 세정공정에서 산화막에 비해 라이너 질화막의 식각속도가 느리기 때문에 이와같은 모우트가 생성된다.
모우트가 발생하면, 임계전압이 감소하는 단점이 있으며 또한, 모우트 영역에 게이트 폴리실리콘이 잔류하여 브리지 현상을 유발하는 단점이 있다.
도3은 종래기술에 따른 트렌치 소자분리막 형성공정에서 활성영역(Si-active)과 소자분리막의 경계면에서 모우트가 발생하고 있음을 도시한 단면사진으로, 이러한 모우트 영역을 게이트 폴리실리콘이 감싸고 지나가게 되면, 임계전압이 감소하거나 또는 트랜지스터가 오프된 상태에서의 누설전류 특성이 악화된다.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 패드질화막 제거후에 산화막 스페이서를 형성하여 모우트를 억제한 반도체 소자의 트렌치 소자분리막 형성방법을 제공함을 그 목적으로 한다.
도1a 내지 도1c는 종래의 트렌치 소자분리막 형성방법을 도시한 공정단면도,
도2a 내지 도2f는 본 발명의 일실시예에 따른 소자분리막 형성방법을 도시한 공정 단면도,
도3은 종래기술에 따른 트렌치 소자분리막 형성공정에서 모우트가 발생한 모습을 도시한 단면사진.
*도면의 주요부분에 대한 부호의 설명*
20 : 기판
21 : 패드산화막
22 : 패드질화막
23 : 패드감광막
24 : 트렌치
25 : 측벽산화막
26 : 라이너 질화막
27 : 절연막
28,29, 30 : 스페이서 산화막
상기한 목적을 달성하기 위한 본 발명은, 반도체 기판 상에 패터닝된 패드질화막을 형성하고 이를 이용하여 상기 기판 상에 트렌치를 형성하는 단계; 소자분리막으로 상기 트렌치를 매립하고 화학기계연마를 수행하는 단계; 습식식각으로 상기 패드질화막을 제거하는 단계; 전체 구조상에 산화막을 증착하는 단계; 플라즈마 건식식각으로 상기 산화막을 전면식각하여 상기 소자분리막의 모서리에 스페이서를 형성하는 단계; 및 일련의 습식세정공정을 진행하는 단계를 포함하여 이루어진다.
본 발명은 반도체 소자의 트렌치 소자분리막 형성방법에 관한 것으로, 특히패드질화막 제거 후에, 산화막 스페이서를 형성하여 줌으로써 모우트의 발생을 억제한 발명이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도2a 내지 도2f는 본 발명의 일실시에에 따른 트렌치 소자분리막 형성공정을 도시한 공정단면도로서 이를 참조하며 본 발명의 일실시예를 설명한다.
먼저, 도2a에 도시된 바와같이 반도체 기판(20) 상에 패드산화막(21)과 패드질화막(22) 및 패드감광막(23)을 차례로 형성한 다음, 노광/현상공정을 진행하여 소자분리막이 형성될 영역의 패드산화막(21)과 패드질화막(22)을 완전히 제거하는 패터닝 작업을 실시하여 반도체 기판(20)을 노출시킨다.
다음으로 패드감광막(23)을 제거하고 패드질화막(22)을 식각마스크로 하여 반도체 기판(20)을 일정두께 식각하여 소자분리막이 매립될 트렌치(24)를 형성한다.
다음으로 도2b에 도시된 바와같이 트렌치 측벽과 바닥의 실리콘 기판을 보호하기 위한 목적으로 일정두께의 실리콘 기판을 열산화법을 이용하여 산화시켜 측벽산화막(25)을 형성하고, 이어서 측벽산화막(25) 상에 다시 일정두께의 얇은 라이너 질화막(26)을 화학기상증착(Chemical Vapor Deposition)법을 이용해 증착한다.
다음으로 라이너 질화막(26) 상에 다시 얇은 두께의 라이너 산화막(미도시)을 CVD 법으로 증착하면, 트렌치용 라이너가 형성된다. 이와같은 라이너 산화막은 후속으로 수행되는 갭필공정에서 라이너 질화막의 리프팅 현상을 방지하는 역할을 한다.
다음으로 소자분리막으로 사용될 HDP(High Density Plasma) 산화막이나 TEOS(Tetra Ethyl Ortho Silicate) 산화막 등의 절연막(27)으로 트렌치를 매립한 후, 평탄화를 위한 화학기계연마를 수행한다.
다음으로 인산용액(H3PO4) 등을 이용한 습식 세정공정을 진행하여, 패드질화막(22)을 제거하면, 도2c에 도시된 바와같은 구조가 완성된다.
이때, 소자분리막의 높이는 활성영역의 높이보다 100 ∼ 1000Å 정도 높게 설정되어 있으며 이는, 후속 세정공정에서 발생하는 산화막 손실을 고려하여 소자분리막이 일정두께 이상으로 남게하기 위한 목적이다.
또한, 게이트 폴리실리콘 패턴닝시의 평탄화 특성을 고려하고 활성영역의 측면이 깊게 노출되지 않게 하여 트랜지스터의 특성열화를 방지하기 위해서 소자분리막의 높이는 활성영역의 높이보다 100 ∼ 1000Å 정도 높게 설정되어 있다.
다음으로 도2d에 도시된 바와같이 전체구조 상에 산화막(28)을 증착한다. 이때, 산화막은 스페이서(sidewall)를 형성하기 위한 것이므로, 단차피복성이 50% 정도인 산화막을 증착하되, 열산화법(thermal oxidation)인 아닌 화학기상증착법 (Chemical Vapor Deposition : CVD)을 이용하여 형성한다.
그리고, 산화막(28)이 증착되기 전에 소자분리막의 높이가 활성영역의 높이보다 높으므로, 산화막(28)이 증착된 후의 형태는 도2d에 도시된 바와같이 형성된다.
이어서, 도2e에 도시된 바와같이 플라즈마를 이용한 건식식각으로 전면식각(blancket oxide etch back)을 실시하면 활성영역과 소자분리막의 경계면에는 산화막 스페이서(oxide sidewall)(29)가 형성된다.
산화막 스페이서(29)는 후속으로 수행되는 일련의 습식세정공정에서 등방성 식각되더라도, 모우트가 형성될 영역을 감싸고 있으므로, 모우트 발생을 방지할 수 있다.
이와같이 산화막 스페이서를 형성한 이후에, 게이트 폴리실리콘을 증착하기까지의 후속 세정공정(스크린 산화막 형성전의 프리 클리닝공정등) 등을 진행하여도, 스페이서 산화막이 모우트 발생영역을 감싸고 있으므로, 최종적으로 모우트가 발생하지 않는다.
도2f는 각종 습식식각공정이 진행된 후의 최종모양을 도시한 도면으로, 산화막 스페이서(30)만이 습식식각에서 손실되었을 뿐, 활성영역과 소자분리막의 경계에서는 모우트가 발생하고 있지 않음을 알 수 있다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
본 발명을 반도체 소자의 제조에 적용하면, 모우트를 억제할 수 있어 임계전압의 감소와 게이트 폴리실리콘 잔류막의 발생을 방지할 수 있어 소자의 신뢰성 및 수율을 향상시키는 효과가 있다.

Claims (3)

  1. 반도체 기판 상에 패터닝된 패드질화막을 형성하고 이를 이용하여 상기 기판 상에 트렌치를 형성하는 단계;
    소자분리막으로 상기 트렌치를 매립하고 화학기계연마를 수행하는 단계;
    습식식각으로 상기 패드질화막을 제거하는 단계;
    전체 구조상에 산화막을 증착하는 단계;
    플라즈마 건식식각으로 상기 산화막을 전면식각하여 상기 소자분리막의 모서리에 스페이서를 형성하는 단계; 및
    일련의 습식세정공정을 진행하는 단계
    를 포함하는 반도체 소자의 트렌치 소자분리막 형성방법.
  2. 제 1 항에 있어서,
    상기 트렌치를 형성하는 단계는
    라이너 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리막 형성방법.
  3. 제 1 항에 있어서,
    상기 산화막은 화학기상증착법으로 형성되는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리막 형성방법.
KR1020030043107A 2003-06-30 2003-06-30 반도체 소자의 트렌치 소자분리막 형성방법 KR20050002061A (ko)

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