KR100558040B1 - 모우트 제거를 위한 반도체소자의 제조 방법 - Google Patents

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Abstract

본 발명은 공정을 단순화시키면서도 모우트로 인한 소자의 신뢰성 저하를 방지하는데 적합한 반도체소자의 제조 방법에 관한 것으로, 실리콘기판의 상면 및 저면에 각각 패드산화막과 패드질화막을 형성하는 단계, 상기 실리콘기판의 상면에 형성된 패드질화막과 패드산화막을 선택적으로 식각하는 단계, 상기 식각된 패드질화막을 식각배리어로 상기 실리콘기판의 상면을 소정 깊이로 식각하여 트렌치를 형성하는 단계, 상기 트렌치 표면에 측벽산화막을 형성하는 단계, 상기 측벽산화막을 포함한 상기 실리콘기판의 상면에 라이너질화막을 형성하는 단계, 상기 라이너질화막 상에 상기 트렌치를 채울때까지 갭필절연막을 형성하는 단계, 상기 패드질화막이 노출될때까지 상기 갭필절연막을 평탄화시키는 단계, 상기 실리콘기판의 상면 및 저면에 잔류하는 패드질화막을 모두 제거하는 단계, 상기 실리콘기판의 상면 및 저면에 잔류하는 패드산화막을 모두 제거하는 단계, 및 상기 패드산화막 제거후 발생된 모우트를 채울때까지 상기 실리콘기판의 상면에 스크린산화막 역할을 겸하는 실리콘산화막을 형성하는 단계를 포함한다.
소자분리, 모우트, 원자층증착, 실리콘산화막, 스크린산화막, 인산

Description

모우트 제거를 위한 반도체소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE FOR REMOVAL OF MOAT}
도 1a 내지 도 1d는 종래기술에 따른 라이너질화막을 적용한 소자분리 방법을 도시한 공정 단면도,
도 2는 종래기술에 따른 모우트의 깊이 프로파일을 나타낸 SEM 사진,
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도,
도 4는 본 발명의 실시예에 따른 실리콘산화막의 원자층증착법을 도시한 공정 메카니즘.
* 도면의 주요 부분에 대한 부호의 설명
21 : 실리콘기판 22 : 패드산화막
23, 23a : 패드질화막 25 : 트렌치
26 : 측벽산화막 27 : 라이너질화막
28 : 라이너산화막 29 : ISO HDP 산화막
30 : ALD SiO2
본 발명은 반도체 제조 기술에 관한 것으로, 특히 소자분리공정을 포함하는 반도체소자의 제조 방법에 관한 것이다.
최근 소자의 개발 공정에 있어서 가장 많은 문제점으로 지적되는 사항이 캐패시터의 리프레시 타임(Refresh time)을 개선하는 공정이다. DRAM과 같은 메모리의 경우 주기적인 리프레시는 소자의 제조공정에서 대단히 중요한 역할을 하고 있으며, 이러한 사항은 소자 개발에서 양산으로 이관되는 시점에 있어서 매우 중요한 역할을 하고 있다. 실제로 리프레시 타임의 확보를 양산의 성패를 좌우하는 중요한 관건이 된다.
이러한 리프레시 타임 확보를 위하여 소자분리(Isolation; 이하 'ISO'라고 약칭함) 공정에서부터 많은 공정 개발 및 공정 물질 연구가 이루어져 왔는데 그 중에서 최근에 많은 연구가 진행되고 있으며 또한 차세대 공정에 적용되고 있는 물질이 바로 라이너질화막(Liner nitride)이다.
이와 같이 라이너질화막을 적용하는 ISO 공정은 패드산화막, 패드질화막, ISO 마스크, ISO 에치, 측벽산화, 라이너질화막, 라이너산화막, ISO HDP, 저면 에치(Backside etch), ISO HDP 어닐(anneal), ISO CMP, ISO 질화막 스트립(nitride strip)과 같은 순서의 공정 시퀀스로 진행한다.
도 1a 내지 도 1d는 종래기술에 따른 라이너질화막을 적용한 소자분리 방법 을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 실리콘기판(11)의 상면(Front)에 패드산화막(12)과 패드질화막(13)을 적층한다. 이때, 실리콘기판(11)의 저면(Backside)에도 패드산화막(12)과 패드질화막(13)이 적층되는데, 이는 후속 공정 중에 실리콘기판이 휘어지는 것을 방지하기 위한 것이다.
다음으로, 패드질화막(13) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 ISO 마스크(14)를 형성한 후, 실리콘기판(11)의 상면에 대해 ISO 에치 공정을 진행한다. 먼저, ISO 마스크(14)를 식각배리어로 패드질화막(13)과 패드산화막(12)을 식각하여 ISO가 형성될 실리콘기판(11) 표면을 노출시킨다.
다음으로, 도 1b에 도시된 바와 같이, ISO 마스크(14)를 제거한 후 패드질화막(13)을 식각배리어로 실리콘기판(11)을 식각하여 ISO가 형성될 트렌치(15)를 형성한다.
다음으로, 트렌치(15)의 측벽 및 바닥에 대한 측벽산화공정을 진행하여, 측벽산화막(16)을 형성한 후, 측벽산화막(16)을 포함한 전면에 라이너질화막(17)을 성장시킨다. 이때, 라이너질화막(17)은 저압퍼니스(Low Pressure Furnace)를 이용하여 성장시킨다.
이어서, 라이너질화막(17) 상에 라이너산화막(Liner oxide, 18)을 형성하고, 라이너산화막(18) 상에 트렌치(15)를 갭필할때까지 ISO HDP 산화막(19)을 증착한다. 여기서, 라이너산화막(18)은 ISO HDP 산화막(19) 증착시 라이너질화막(17)이 산화되거나 식각되는 것을 방지하기 위한 것이다.
도 1c에 도시된 바와 같이, 실리콘기판(11)의 저면에 형성된 패드질화막(13)을 제거하는 저면 에치(Backside etch) 공정을 진행하고, 계속해서, ISO HDP 산화막(19)에 대한 어닐공정을 진행한다.
다음으로, 패드질화막(13)의 표면이 드러날때까지 ISO HDP CMP를 진행하여 ISO HDP 산화막(19)을 평탄화시킨다.
도 1d에 도시된 바와 같이, ISO 질화막 스트립 공정을 진행한다. 이때, ISO 질화막 스트립 공정시 실리콘기판(11)의 상면에 잔류하는 패드질화막(13)이 제거되고 이와 동시에 라이너질화막(17)도 일부가 제거된다.
상술한 종래기술에서 라이너질화막(17)은 저압의 퍼니스(Low pressure furnace)에서 성장시킨다.
이와 같이 저압퍼니스를 이용한 라이너질화막의 적용은 후속 공정에서의 ISO 어택을 감소시켜 접합누설(Junction leakage)을 줄임으로써 적용하지 않는 경우에 비하여 30ms의 리프레시타임 증가를 구현할 수 있다.
여기서, 리프레시 타임 증가를 구현하는 중요한 이유는 후속 공정에서 산화소스가 침투하는 것을 막아주기 때문이다. 예컨대, 라이너질화막을 적용하지 않았을 경우에 후속에 적용되는 고온의 게이트산화 공정에서 산화소스(Oxidant source)가 ISO HDP 산화막을 관통하여 ISO 측벽까지 침투하고, 이는 ISO 측벽을 추가로 산화시켜 ISO 측벽의 리프팅(lifting) 및 스트레스(stress)를 초래하게 되며, 결국에는 누설(leakage)을 증가시키는 문제가 있다.
이처럼, 라이너질화막이 후속 게이트산화 공정에서 산화소스가 침투하는 것 을 방지하여 리프레시 타임을 증가시키는 것이다.
그러나, 라이너질화막을 적용하는 경우에, 라이너질화막(17)의 스트레스로 인해 측벽산화막(16)에 트랩사이트가 증가하고, 이에 따라 모우트(Moat; 도 1d의 'M' 참조)가 생성되고 패드산화막 제거를 위한 세정 공정 등 후속 세정공정에서 모우트의 깊이가 증가하는 문제가 있다.
즉, 라이너질화막(17)의 스트레스로 인하여 측벽산화막(16)에 많은 스트레스를 가하여 측벽산화막(16)과 라이너질화막(17) 계면 사이에 많은 결함(Defect) 및 트랩사이트(trap site)를 초래한다. 따라서 ISO CMP 이후에 이루어지는 여러 세정 공정에서 측벽산화막(16)과 라이너질화막(17) 계면의 트랩사이트를 따라 깊은 홈(통상적으로 '모우트'라고 일컬음)이 형성된다.
도 2는 종래기술에 따른 모우트의 깊이 프로파일을 나타낸 SEM 사진으로서, 측벽산화막과 라이너질화막의 계면을 따라 모우트가 있는 것을 알 수 있다.
이처럼 형성된 모우트는 후속 게이트전극으로 사용되는 폴리실리콘막의 식각 공정시 폴리실리콘 레시듀(residu)를 만들어내어 브릿지성 페일(bridge fail)을 나타내거나, 셀쪽의 문턱전압을 감소시키는 원인으로 작용한다.
이와 같은 문제점을 해결하기 위해 종래기술은 ISO HDP 어닐 이전에 저면의 패드질화막을 제거하기 위한 저면 에치 공정(인산, 27분)을 추가하고 있다.
실리콘기판의 저면은 완전히 평판 상에 패드질화막이 증착되어 있기 때문에 저면 에치 공정시 인산(H3PO4)을 이용하여 27분 정도의 긴 시간을 이용하여 패드질 화막을 제거한다. 이때, 실리콘기판의 상면(Front)은 ISO HDP 산화막으로 덮여 있기 때문에 패드질화막이 제거되지 않는다.
이처럼 저면의 패드질화막을 제거하는 이유는 수율 향상을 얻기 위해서이다. 즉, 실리콘기판의 저면에 증착된 패드질화막이 후속 공정에서 파티클소스(Particle source)로 작용하기 때문에 될수 있으면 제거하는 것이 수율 향상에 유리하다.
상기한 저면 에치 공정후에 일반적으로 ISO 공정의 마지막 공정인 ISO 질화막 스트립 공정에서 인산(H3PO4/22분)을 이용하여 실리콘기판의 상면에 잔류하는 패드질화막을 제거한다. 여기서, ISO 질화막 스트립 공정시 인산을 22분 정도로 저면 에치에 비해 시간이 작게 소요되는데, 이는 ISO HDP CMP 공정에서 패드질화막이 상당부분 손실되어 있는 상태이고, 패드질화막이 평판이 아닌 패턴 형태이므로 저면에치에서처럼 긴 시간동안 케미컬 식각을 할 필요가 없다.
한편, ISO 질화막 스트립 공정에서 인산을 이용하여 실리콘기판의 상면과 저면을 동시에 스트립하지 않는 이유는 실리콘기판의 상면을 저면 에치 공정과 동일하게 27분동안 진행하면 케미컬 어택을 심하게 받아서 모우트 깊이가 더욱 깊어지기 때문이다. 따라서, 조금이라도 모우트 깊이를 감소시키기 위해서는 부득이하게 패드질화막의 제거 공정을 나누어서 진행한다.
그러나, 위와 같이 패드질화막을 제거하기 위해 서로 다른 조건을 이용해야 하므로 공정이 복잡하고, 모우트의 깊이가 깊어지는 것을 방지한다고는 하나 여전히 모우트가 발생되는 것을 방지하지 못하므로 소자의 신뢰성 측면에서는 불리하 다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 공정을 단순화시키면서도 모우트로 인한 소자의 신뢰성 저하를 방지하는데 적합한 반도체소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 실리콘기판의 상면에 소자분리영역이 형성될 부분을 노출시키는 패드산화막과 패드질화막의 적층 패턴을 형성하는 단계, 상기 패드질화막을 식각배리어로 상기 실리콘기판의 상면을 소정 깊이로 식각하여 트렌치를 형성하는 단계, 상기 트렌치 표면에 측벽산화막을 형성하는 단계, 상기 측벽산화막을 포함한 상기 실리콘기판의 상면에 라이너질화막을 형성하는 단계, 상기 라이너질화막 상에 상기 트렌치를 채울때까지 갭필절연막을 형성하는 단계, 상기 패드질화막이 노출될때까지 상기 갭필절연막을 평탄화시키는 단계, 상기 패드질화막과 상기 패드산화막을 차례로 제거하는 단계, 및 상기 패드산화막 제거후 발생된 모우트를 채울때까지 상기 실리콘기판의 상면에 스크린산화막 역할을 겸하는 실리콘산화막을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 실리콘산화막은 원자층증착법을 이용하여 형성하는 것을 특징으로 하고, 상기 실리콘산화막의 원자층증착은 HCD 가스 공급 과정, 퍼지 과정, H2O 공급 과정 및 퍼지과정을 1사이클로 하고, 상기 사이클을 여러번 반복진행하는 것을 특징으로 한다.
또한, 본 발명의 반도체소자의 제조 방법은 실리콘기판의 상면 및 저면에 각각 패드산화막과 패드질화막을 형성하는 단계, 상기 실리콘기판의 상면에 형성된 패드질화막과 패드산화막을 선택적으로 식각하는 단계, 상기 식각된 패드질화막을 식각배리어로 상기 실리콘기판의 상면을 소정 깊이로 식각하여 트렌치를 형성하는 단계, 상기 트렌치 표면에 측벽산화막을 형성하는 단계, 상기 측벽산화막을 포함한 상기 실리콘기판의 상면에 라이너질화막을 형성하는 단계, 상기 라이너질화막 상에 상기 트렌치를 채울때까지 갭필절연막을 형성하는 단계, 상기 패드질화막이 노출될때까지 상기 갭필절연막을 평탄화시키는 단계, 상기 실리콘기판의 상면 및 저면에 잔류하는 패드질화막을 모두 제거하는 단계, 상기 실리콘기판의 상면 및 저면에 잔류하는 패드산화막을 모두 제거하는 단계, 및 상기 패드산화막 제거후 발생된 모우트를 채울때까지 상기 실리콘기판의 상면에 스크린산화막 역할을 겸하는 실리콘산화막을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 소자분리공정을 포함하는 반도 체소자의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 웨이퍼, 즉 실리콘 기판(21)의 상면(Front)에 패드산화막(22)과 패드질화막(23)을 순차적으로 형성한다. 이때, 패드산화막(22)과 패드질화막(23)은 실리콘기판(21)의 저면에도 형성되며, 패드산화막(22)은 100Å∼150Å 두께로 형성하고, 패드질화막(23)은 500Å∼700Å 두께로 형성한다.
다음으로, 패드질화막(23) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 ISO 마스크(24)를 형성하고, ISO 마스크를 식각배리어로 실리콘기판(21) 상면의 패드질화막(23)과 패드산화막(22)을 차례로 식각하여 소자분리영역인 트렌치가 형성될 실리콘 기판(21) 표면을 노출시킨다.
도 3b에 도시된 바와 같이, ISO 마스크(24)를 스트립한다. 이때, ISO 마스크(24)는 잘 알려진 바와 같이 산소플라즈마를 이용하여 스트립한다.
다음으로, ISO 마스크(24) 제거후 노출된 실리콘기판(21) 상면의 패드질화막(23)을 식각배리어로 실리콘기판(21)을 소정 깊이로 식각하여 트렌치(25)를 형성한다. 여기서, 트렌치(25)는 1500Å∼4000Å 깊이이다.
계속해서, 트렌치(25) 형성을 위한 식각공정시 발생된 식각손상을 제거하기 위해 측벽산화(Wall oxidation)를 진행하여 측벽산화막(26)을 형성한다. 여기서, 측벽산화막(26)을 형성하기 위한 측벽산화는 건식산화 또는 습식산화가 모두 가능하며, 그 두께는 60Å∼100Å이 적당하다.
다음으로, 측벽산화막(26)을 포함한 전면에 라이너질화막(27)을 증착한다. 이때, 라이너질화막(27)은 저압퍼니스 방식으로 성장시킨 것이며, 그 두께는 30Å ∼60Å이 바람직하다. 한편, 라이너질화막(27)은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 또는 ALD(Atomica Layer Deposition)을 이용하여 형성할 수도 있다.
다음으로, 라이너질화막(27) 상에 라이너산화막(28)을 형성한다. 이때, 라이너산화막(28)은 화학기상증착법(CVD)을 이용하여 증착하며, 그 두께는 70Å∼100Å이 적당하다. 여기서, 라이너산화막(28)은 후속 ISO HDP 산화막 증착시 라이너질화막이 산화 또는 식각되는 것을 방지하기 위한 것이다.
다음으로, 라이너산화막(28) 상에 트렌치(25)를 갭필할 때까지 갭필절연막인 ISO HDP 산화막(29)을 증착한다. 여기서, ISO HDP 산화막(29)은 4500Å∼10000Å 두께로 증착한다.
도 3c에 도시된 바와 같이, 저면 에치 공정을 진행하지 않고, 바로 ISO HDP 산화막(29)에 대한 어닐 공정을 진행한다. 이때, ISO HDP 산화막(29)의 어닐공정은 ISO HDP 산화막(29)을 치밀화시키기 위한 것으로, 600Å∼900℃ 온도의 퍼니스에서 진행한다.
다음으로, 실리콘기판(21)의 상면에 대하여 패드질화막(23)의 표면이 드러날때까지 ISO HDP CMP를 진행하여 ISO HDP 산화막(29)을 평탄화시킨다. 상기 ISO HDP CMP 후에 실리콘기판(21)의 상면에는 연마에 의해 두께가 최초 증착시보다 감소된 패드질화막(23a)이 잔류한다.
도 3d에 도시된 바와 같이, ISO 질화막 스트립 공정을 진행한다. 이때, ISO 질화막 스트립 공정시 실리콘기판(21)의 상면과 저면에 잔류하는 패드질화막(23, 23a)이 모두 제거되고 이와 동시에 라이너질화막(27)도 일부가 제거된다.
상기한 ISO 질화막 스트립 공정은 인산(H3PO4)을 이용하여 25분∼27분동안 진행하므로써, 실리콘기판(21)의 상면에 잔류하는 패드질화막(23a)과 실리콘기판(21)의 저면에 형성된 패드질화막(23)까지 모두 제거한다.
다음으로 패드산화막(22)을 제거한다. 이때, 패드산화막(22)은 불산(HF)을 이용하여 제거한다.
위와 같은 일련의 공정에 의해 패드질화막(23, 23a)과 패드산화막(22)을 제거하면, 모우트(M)가 발생되고, 실리콘기판(21)의 저면에 형성된 패드질화막(23)까지 모두 제거하도록 시간을 25분∼27분 정도로 충분히 길게 하여 진행하기 때문에 패드산화막(22) 제거후에 모우트(M)의 깊이가 깊어진다.
도 3e에 도시된 바와 같이, 원자층증착법(Atomic Layer Deposition)을 이용하여 모우트(M)를 채울때까지 전면에 실리콘산화막(SiO2, 30)을 증착한다. 이때, 실리콘산화막(30)은 ISO 지역은 물론 활성영역 상부에도 증착되는데, 이하 'ALD SiO2(30)'라고 약칭한다.
일반적으로 원자층증착법(ALD)은 먼저 소스가스를 공급하여 기판 표면에 한 층의 소스를 화학적으로 흡착(Chemical Adsorption)시키고 여분의 물리적 흡착된 소스들은 퍼지가스를 흘려보내어 퍼지시킨 다음, 한 층의 소스에 반응가스를 공급하여 한 층의 소스와 반응가스를 화학반응시켜 원하는 원자층 박막을 증착하고 여분의 반응가스는 퍼지가스를 흘려보내 퍼지시키는 과정을 한 주기로 하여 박막을 증착한다. 상술한 바와 같은 원자층증착방법(ALD)은 표면 반응 메카니즘(Surface Reaction Mechanism)을 이용하므로써 안정된 박막을 얻을 수 있을 뿐만 아니라 균일한 박막을 얻을 수 있다. 또한, 소스가스와 반응가스를 서로 분리시켜 순차적으로 주입 및 퍼지시키기 때문에 화학기상증착법(CVD)에 비해 가스 위상 반응(Gas Phase Reaction)에 의한 파티클(Particle) 생성을 억제하는 것으로 알려져 있다.
도 4는 ALD SiO2의 원자층증착법을 도시한 공정 메카니즘이다. 이하, 도 4를 참조하여 ALD SiO2(30)의 원자층증착 공정에 대해 살펴보기로 한다.
도 4를 참조하면, ALD SiO2(30)의 원자층증착 공정은 크게 실리콘소스 흡착 과정, 퍼지과정, 반응가스 공급 과정 및 퍼지과정을 1사이클로 하고, 이 사이클을 여러번 반복 진행(N=40)하여 요구되는 두께의 ALD SiO2(30)을 증착한다.
먼저, 실리콘소스로 HCD(Hexa-Cloro-Disilian, Si2Cl6) 가스를 100sccm ∼150sccm 유량으로 ALD 증착챔버 내부에 1초∼5초동안 플로우시켜 실리콘기판, 바람직하게는 모우트가 형성된 실리콘기판의 전면에 HCD 가스를 흡착시킨다.
다음에, 미반응 HCD 가스를 제거하기 위해 질소(N2) 가스를 1초∼5초 동안 플로우시키는 퍼지과정을 진행한다. 여기서, 퍼지 가스로는 질소외에 아르곤(Ar)과 같은 비활성 가스를 이용할 수도 있다.
다음으로, 반응가스인 H2O 가스를 1초∼5초 동안 플로우시켜 흡착된 HCD 가스와 H2O 사이의 반응을 유도하여 원자층 단위의 SiO2를 증착한다.
다음에, 미반응 H2O 및 반응부산물을 제거하기 위해 질소(N2) 가스를 1초∼5초동안 플로우시키는 퍼지 과정을 수행한다. 여기서, 퍼지 가스로는 질소외에 아르곤(Ar)과 같은 비활성 가스를 이용할 수도 있다.
전술한 바와 같은 HCD 가스 공급, 퍼지, H2O 공급, 퍼지의 과정을 1사이클로 하고, 100℃∼150℃의 저온에서 C5H5N을 촉매로 하여 40사이클 정도 반복 진행하므로써 50Å∼80Å, 바람직하게는 60Å 두께의 ALD SiO2를 증착한다.
이와 같은 방법을 통해 증착한 ALD SiO2(30)의 스텝커버리지(Step coverage)가 100%에 가까워 모우트를 완전히 채울수 있다.
아울러, ALD SiO2(30)는 촉매로 C5H5N을 사용하는데, 그 이유는 ALD 방법의 특성상 저온 공정이 가능한 장점을 가지고, 이처럼 100℃∼150℃ 정도로 매우 낮은 저온공정에 실리콘소스인 HCD를 분해하기 위해서는 반드시 C5H5N와 같은 촉매가 필요하다. 따라서, CVD와 같은 고온공정에 비해 상대적으로 낮은 온도에서 공정이 가능하여, 소자가 받는 써멀버짓(Thermal budget)이 감소하여 소자 특성이 향상된다.
다시, 도 3e를 참조하면, 도 4와 같은 원자층증착법에 의해 증착된 ALD SiO2(30)은 스텝커버리지가 거의 100%에 가깝기 때문에 깊어진 모우트(M)를 완전히 채운다.
그리고, ISO 지역은 물론 활성영역 위에도 ALD SiO2(30)가 증착되는데, 활성 영역에 증착된 ALD SiO2(30)의 경우는 스크린산화막 역할을 겸한다. 일반적으로, ISO 공정시 활성영역에 이온주입을 진행하기 전에 패드산화막을 제거한 후 활성영역 위에 스크린산화막(Screen oxide)을 형성해준다. 여기서, 스크린산화막은 채널효과를 감소시키고 이온주입시 Rp(peak intensity)를 맞추기 위하여 비정질의 SiO2를 활성영역 위에 성장시킨다. 이것을 스크린산화막이라 하며, 문턱전압(Threshold voltage, Vt) 조절을 위한 이온주입시 이용한다고 하여 Vt 스크린산화막이라고도 한다.
한편, ALD-SiO2(30)을 모우트를 채우는 형태로만 형성하기 위해 선택적으로 식각하는 방법이 가능할 수 있으나, 이러한 경우는 스크린산화막을 다시 형성해주어야 하므로 공정이 복잡해진다.
본 발명은 모우트를 채우는 역할외에 스크린산화막 역할을 하는 ALD SiO2(30)를 증착하므로써 추가로 스크린산화막 공정을 진행할 필요가 없어 공정이 단순해진다.
또한, 저면 에치 공정을 생략하므로 공정이 더욱 단순해진다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 모우트를 채우는 ALD SiO2를 증착하므로써 라이너질화막을 도입함에 따른 리프레시 타임 증가 효과외에 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.
또한, 본원발명은 실리콘기판의 저면에 형성된 패드질화막을 제거하기 위한 저면 에치 공정과 스크린산화막을 형성하기 위한 스크린산화막 공정을 생략할 수 있어 공정을 단순화시킬 수 있는 효과가 있다.

Claims (13)

  1. 실리콘기판의 상면에 소자분리영역이 형성될 부분을 노출시키는 패드산화막과 패드질화막의 적층 패턴을 형성하는 단계;
    상기 패드질화막을 식각배리어로 상기 실리콘기판의 상면을 소정 깊이로 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 표면에 측벽산화막을 형성하는 단계;
    상기 측벽산화막을 포함한 상기 실리콘기판의 상면에 라이너질화막을 형성하는 단계;
    상기 라이너질화막 상에 상기 트렌치를 채울때까지 갭필절연막을 형성하는 단계;
    상기 패드질화막이 노출될때까지 상기 갭필절연막을 평탄화시키는 단계;
    상기 패드질화막과 상기 패드산화막을 차례로 제거하는 단계; 및
    상기 패드산화막 제거후 발생된 모우트를 채울때까지 상기 실리콘기판의 상면에 스크린산화막 역할을 겸하는 실리콘산화막을 형성하는 단계
    를 포함하는 반도체소자의 제조 방법.
  2. 제1항에 있어서,
    상기 실리콘산화막은,
    원자층증착법을 이용하여 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  3. 제2항에 있어서,
    상기 실리콘산화막의 원자층증착은,
    HCD 가스 공급 과정, 퍼지 과정, H2O 공급 과정 및 퍼지과정을 1사이클로 하고, 상기 사이클을 여러번 반복진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  4. 제3항에 있어서,
    상기 HCD 가스의 분해를 위해 촉매로 C5H5N을 사용하는 것을 특징으로 하는 반도체소자의 제조 방법.
  5. 제3항에 있어서,
    상기 실리콘산화막의 원자층증착은, 100℃∼150℃ 온도에서 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  6. 제3항에 있어서,
    상기 실리콘산화막은,
    50Å∼80Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  7. 실리콘기판의 상면 및 저면에 각각 패드산화막과 패드질화막을 형성하는 단계;
    상기 실리콘기판의 상면에 형성된 패드질화막과 패드산화막을 선택적으로 식각하는 단계;
    상기 식각된 패드질화막을 식각배리어로 상기 실리콘기판의 상면을 소정 깊이로 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 표면에 측벽산화막을 형성하는 단계;
    상기 측벽산화막을 포함한 상기 실리콘기판의 상면에 라이너질화막을 형성하는 단계;
    상기 라이너질화막 상에 상기 트렌치를 채울때까지 갭필절연막을 형성하는 단계;
    상기 패드질화막이 노출될때까지 상기 갭필절연막을 평탄화시키는 단계;
    상기 실리콘기판의 상면 및 저면에 잔류하는 패드질화막을 모두 제거하는 단계;
    상기 실리콘기판의 상면 및 저면에 잔류하는 패드산화막을 모두 제거하는 단계; 및
    상기 패드산화막 제거후 발생된 모우트를 채울때까지 상기 실리콘기판의 상면에 스크린산화막 역할을 겸하는 실리콘산화막을 형성하는 단계
    를 포함하는 반도체소자의 제조 방법.
  8. 제7항에 있어서,
    상기 패드질화막을 모두 제거하는 단계는,
    인산을 이용하여 25분∼27분동안 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  9. 제7항에 있어서,
    상기 실리콘산화막은,
    원자층증착법을 이용하여 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  10. 제9항에 있어서,
    상기 실리콘산화막의 원자층증착은,
    HCD 가스 공급 과정, 퍼지 과정, H2O 공급 과정 및 퍼지과정을 1사이클로 하고, 상기 사이클을 여러번 반복진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  11. 제10항에 있어서,
    상기 HCD 가스의 분해를 위해 촉매로 C5H5N을 사용하는 것을 특징으로 하는 반도체소자의 제조 방법.
  12. 제10항에 있어서,
    상기 실리콘산화막의 원자층증착은, 100℃∼150℃ 온도에서 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  13. 제10항에 있어서,
    상기 실리콘산화막은,
    50Å∼80Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
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