KR100609047B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

Info

Publication number
KR100609047B1
KR100609047B1 KR1020040087696A KR20040087696A KR100609047B1 KR 100609047 B1 KR100609047 B1 KR 100609047B1 KR 1020040087696 A KR1020040087696 A KR 1020040087696A KR 20040087696 A KR20040087696 A KR 20040087696A KR 100609047 B1 KR100609047 B1 KR 100609047B1
Authority
KR
South Korea
Prior art keywords
oxide film
film
seconds
gate
forming
Prior art date
Application number
KR1020040087696A
Other languages
English (en)
Other versions
KR20060038602A (ko
Inventor
은병수
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040087696A priority Critical patent/KR100609047B1/ko
Publication of KR20060038602A publication Critical patent/KR20060038602A/ko
Application granted granted Critical
Publication of KR100609047B1 publication Critical patent/KR100609047B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers

Abstract

본 발명의 목적은 STI 공정을 적용한 반도체 소자의 제조 시 우수한 리프레시 특성을 확보하면서 동시에 트렌치에서의 산화막 매립 특성 및 소자 분리막의 항복전압 특성 등을 개선하는 것이다.
본 발명의 목적은 반도체 기판에 기판의 일부를 노출시키는 마스크 패턴을 형성하는 단계; 마스크 패턴을 이용하여 노출된 기판을 식각하여 트렌치를 형성하는 단계; 트렌치를 매립하도록 기판 전면 상에 산화막을 형성하는 단계; 마스크 패턴의 표면이 노출되도록 산화막을 제거하여 표면을 평탄화한 후 상기 마스크 패턴을 제거하여 소자 분리막을 형성하는 단계; 및 기판 전면 상에 원자층증착에 의해 게이트 산화막을 형성하는 단계를 포함하는 반도체 소자의 제조방법에 의해 달성될 수 있다.
STI, ALD, 라이너 질화막, 리프레시, 게이트 산화막

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1은 종래 반도체 소자의 소자 분리막에서 누설전류가 발생되는 경로를 나타낸 도면.
도 2는 종래 반도체 소자의 소자 분리막의 라이너 질화막에 발생된 다양한 리프트성 결함을 나타낸 도면.
도 3은 종래 반도체 소자의 소자 분리막의 라이너 질화막에 의한 리프트성 결함에 의해 트렌치 산화막이 완전히 채워지지 않은 경우를 나타낸 도면.
도 4a 내지 도 4g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 순차적 공정 단면도.
※도면의 주요부분에 대한 부호의 설명
40 : 반도체 기판 41 : 패드 산화막
42 : 패드 질화막 43 : 트렌치
44 : HDP 산화막 44a : 소자 분리막
45 : 게이트 산화막 46 : 게이트
47 : 하드 마스크 48 : 버퍼 산화막
49 : 스페이서 100 : 마스크 패턴
200 : 게이트 적층 구조
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 STI(Shallow Trench Isolation) 공정을 적용한 반도체 소자의 제조방법에 관한 것이다.
반도체 메모리 소자의 개발 공정에 있어 가장 중요한 문제로 지적되는 사항이 캐패시터의 리프세시(refresh) 타임을 개선하는 것이다. 특히, 디램(DRAM)과 같은 휘발성 메모리 소자에서 리프레시 타임의 확보는 양산의 성패를 좌우하는 중요한 관건이 되고 있다.
이에 따라, 최근에는 소자의 리프레시 특성을 향상시키기 위하여 얕은 트렌치 소자분리(Shallow Trench Isolation; STI) 공정에 라이너(liner) 질화막을 적용하고 있다.
통상적으로, 라이너 질화막을 적용한 STI 공정은, 반도체 기판에 트렌치를 형성하고, 트렌치 표면에 약 80Å의 두께로 월(wall)산화막을 형성한 후, 저압(Low Pressure; LP)-노(furnace) 공정에 의해 기판 전체 표면에 약 50Å 두께로 라이너 질화막을 형성한 후, 고밀도 플라즈마(High Density Plasma; HDP) 산화막으로 트렌치를 매립하고, 화학기계연마(Chemical Mehcanical Polishing; CMP)에 의해 평탄화를 수행하여 소자 분리막을 형성하는 과정으로 이루어진다.
이와 같이 STI 공정에 라이너 질화막을 적용하게 되면, 후속 공정에서 소자 분리막의 손상(attack)을 억제하여 접합 누설(junction leakage)을 감소시키기 때문에 라이너 질화막을 적용하지 않은 경우에 비해 약 30msec의 리프레시 타임 증가를 가져올 수 있다. 즉, 후속 게이트 산화막 형성을 위한 약 750℃의 고온 산화 공정에서 산화체(oxidant) 소오스가 소자 분리막을 관통하여 소자 분리막의 벽까지 산화시켜 소자 분리막의 리프팅(lifting) 및 스트레스(stress)를 야기시켜 누설전류를 증가시키게 되는데, 이러한 산화체 소오스의 침투가 라이너 질화막에 의해 억제되기 때문이다.
그러나, 라이너 질화막을 적용하게 되면 기판과의 스트레스 완화를 위해 월산화막을 반드시 형성하여야 할 뿐만 아니라 HDP 산화막 형성 전 라이너 질화막의 산화를 방지하기 위해 별도의 라이너 산화막을 더 형성하여야 하므로, 트렌치의 폭이 상대적으로 감소하여 HDP 산화막의 갭 매립(gap filling) 특성이 현저하게 저하되는 문제가 있다.
또한, 라이너 질화막과 라이너 산화막 사이의 계면에서 라이너 질화막의 스트레스로 인해 차지트랩사이트(charge trap site)가 생성되어, 예컨대 PMOS 소자의 경우에는 라이너 질화막과 라이너 산화막의 계면을 통해 누설전류가 증가하여 리프레시 타임을 증가시킬 뿐만 아니라 계면을 통한 캐리어(carrier)들의 이동으로 인해 소자 분리막의 항복전압(Breakdown Boltage; BV)이 감소하는 문제가 발생하게 된다(도 1 참조).
또한, 라이너 질화막은 인장응력을 갖는 반면 라이너 산화막 및 HDP 산화막 등의 산화막은 압축응력을 가져 이들 막 사이에 스트레스 차이가 심하게 발생함에 따라, 도 2와 같은 다양한 형상으로 라이너 질화막의 리프트(lift)성 결함(defect)이 유발하게 되고, 이러한 리프트성 결함이 심한 부분의 트렌치에서는 HDP 산화막이 채워지지 않는 치명적인 결함이 발생하게 된다(도 3의 "A" 참조).
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, STI 공정을 적용한 반도체 소자의 제조 시 우수한 리프레시 특성을 확보하면서 동시에 트렌치에서의 산화막 매립 특성 및 소자 분리막의 항복전압 특성 등을 개선하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 반도체 기판에 기판의 일부를 노출시키는 마스크 패턴을 형성하는 단계; 마스크 패턴을 이용하여 노출된 기판을 식각하여 트렌치를 형성하는 단계; 트렌치를 매립하도록 기판 전면 상에 산화막을 형성하는 단계; 마스크 패턴의 표면이 노출되도록 산화막을 제거하여 표면을 평탄화한 후 상기 마스크 패턴을 제거하여 소자 분리막을 형성하는 단계; 및 기판 전면 상에 원자층증착에 의해 게이트 산화막을 형성하는 단계를 포함하는 반도체 소자의 제조방법에 의해 달성될 수 있다.
여기서, 원자층증착은 약 105℃ 정도의 온도에서, 챔버 내부로 HCD를 900 내지 1100sccm의 유량으로 1 내지 2초 동안 공급한 후, 3.5 내지 4초 동안 챔버를 퍼지하고, 다시 챔버 내부로 H2O를 500 내지 700sccm의 유량으로 1 내지 2초 동안 공급한 후, 3.5 내지 4초 동안 챔버를 퍼지하는 것을 1 주기로 하고 C5H5N을 촉매로 하여, 게이트 산화막의 두께가 원하는 두께가 될 때까지 주기를 수회 반복 수행한다.
또한, 게이트 산화막을 형성한 후 O3 플라즈마 처리를 수행할 수 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 4a 및 도 4g를 참조하여 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명한다.
도 4a에 도시된 바와 같이, 반도체 기판(40) 상에 패드 산화막(41)과 패드 질화막(42)을 순차적으로 증착하고, 포토리소그라피 및 식각 공정에 의해 패터닝하여 기판(40)의 일부를 노출시키는 마스크 패턴(100)을 형성한다. 그 다음, 마스크 패턴(100)을 이용하여 노출된 기판(20)을 식각하여 트렌치(43)를 형성한다.
도 4b에 도시된 바와 같이, 라이너 질화막과 라이너 산화막 형성 공정을 생략하고, 바로 트렌치(43)를 매립하도록 기판 전면 상에 HDP 산화막(44)을 증착한다. 이때, 라이너 질화막과 라이너 산화막의 부재로 인해, HDP 산화막(44)이 우수 한 갭 매립 특성을 갖는다.
한편, 도시되지는 않았지만, 라이너 질화막의 형성은 생략하더라도 트렌치(43) 식각에 따른 스트레스를 완화하도록 HDP 산화막(44) 증착 전에 건식 산화(dry oxidation) 공정에 의해 트렌치(43) 표면에 약 70 내지 90Å, 바람직하게 80Å의 두께로 월산화막을 형성할 수 있다.
도 4c에 도시된 바와 같이, CMP에 의해 마스크 패턴(100)의 표면이 노출되도록 HDP 산화막(44)을 제거하여 표면을 평탄화한 후, 마스크 패턴(100)을 제거하여 소자 분리막(44a)을 형성한다.
도 4d에 도시된 바와 같이, 기판 전면 상에 원자층증착(Atomic Layer Depostion; ALD)에 의해 실리콘산화막(SiO2)으로 이루어진 게이트 산화막(45)을 형성한다. 여기서, ALD는 증착온도를 약 100 내지 110℃, 바람직하게 105℃의 저온으로 조절한 상태에서 챔버 내부로 HCD(Hexa Cloro Disilian; Si2Cl6)를 900 내지 1100sccm, 바람직하게 1000sccm의 유량으로 1 내지 2초, 바람직하게 1.5초 동안 공급한 후 3.5 내지 4초, 바람직하게 3.8초 동안 챔버를 퍼지(purge)하고, 다시 챔버 내부로 H2O를 500 내지 700sccm, 바람직하게 600sccm의 유량으로 1 내지 2초, 바람직하게 1.5초 동안 공급한 후 3.5 내지 4초, 바람직하게 3.8초 동안 챔버를 퍼지하는 것을 1 주기(cycle)로 하고 C5H5N을 촉매로 하여, 원하는 두께가 될 때까지 주기를 수회 반복 수행한다.
즉, 종래의 고온 산화 공정 대신 105℃ 정도의 저온에서 ALD에 의해 게이트 산화막(45)을 형성하므로, 트렌치(43)에 라이너 질화막을 형성하지 않더라도 산화체 소오스의 이동 및 침투가 방지될 수 있다.
그 후, ADL 수행 시 게이트 산화막(45) 내부에 불순물이 함유될 수 있는 것을 감안하여, O3 플라즈마 처리를 수행하여 게이트 산화막(45)을 세정하여 내부에 함유된 불순물을 제거함과 동시에 게이트 산화막(45)의 밀도를 증가시킨다. 이때, O3 플라즈마 처리 시간은 게이트 산화막(45)의 두께에 따라 다르게 설정하는데, 바람직하게는 두께가 두꺼울수록 처리 시간을 길게 설정한다.
도 4e에 도시된 바와 같이, 게이트 산화막(45) 상에 게이트 물질막으로서 폴리실리콘막(46a)과 금속막(46b)을 증착하고, 금속막(46b) 상부에 하드 마스크 물질막을 증착한다. 여기서, 폴리실리콘막(46a)은 450Å의 두께로 증착하고, 금속막(46b)은 50Å의 텅스텐질화막(WN)과 300Å의 텅스텐(W)막의 적층막으로 증착한다. 또한, 하드 마스크 물질막은 2500Å의 질화막과 800Å의 텅스텐막으로 증착한다. 그 다음, 포토리소그라피 및 식각 공정에 의해 텅스텐막, 질화막, 금속막(46b), 폴리실리콘막(46a) 및 게이트 산화막(45)을 순차적으로 식각한다. 이때, 텅스텐막은 금속막(46b)과 폴리실리콘막(46a)의 식각 시 제거된다. 이에 따라, 식각 후 기판(40) 상에는 게이트 산화막(45), 폴리실리콘막(46a)/금속막(46a)의 게이트(46) 및 질화막의 하드 마스크(47)로 이루어진 게이트 적층 구조(200)가 형성된다.
도 4f에 도시된 바와 같이, 기판 전체 표면 상에 후속 스페이서 물질인 질화막 형성에 따른 스트레스를 완화하도록 ALD에 의해 실리콘산화막으로 이루어진 버 퍼 산화막(48)을 60 내지 80Å, 바람직하게 70Å의 두께로 형성한다. 여기서, ALD는 게이트 산화막(45) 형성 시와 마찬가지로 증착온도를 100 내지 110℃, 바람직하게 105℃의 저온으로 조절한 상태에서, 챔버 내부로 HCD를 900 내지 1100sccm, 바람직하게 1000sccm의 유량으로 1 내지 2초, 바람직하게 1.5초 동안 공급한 후 3.5 내지 4초, 바람직하게 3.8초 동안 챔버를 퍼지하고, 다시 챔버 내부로 H2O를 500 내지 700sccm, 바람직하게 600sccm의 유량으로 1 내지 2초, 바람직하게 1.5초 동안 공급한 후 3.5 내지 4초, 바람직하게 3.8초 동안 챔버를 퍼지하는 것을 1 주기로 하고 C5H5N을 촉매로 하여, 원하는 두께가 되도록 상기 주기 회수를 수회 반복한다.
즉, 게이트 산화막(45)과 같이 버퍼 산화막(48)도 저온에서 ALD에 의해 게이트 산화막(45)을 형성하므로, 게이트(46)의 텅스텐과 같은 금속의 산화가 발생되지 않는다.
도 4g에 도시된 바와 같이, 버퍼 산화막(48) 상에 스페이서 물질로서 질화막을 120Å의 두께로 증착하고, 하드 마스크(47)가 노출되도록 질화막과 버퍼 산화막(48)을 전면 식각하여 게이트 적층구조(200) 양측의 버퍼 산화막(48) 상에 스페이서(49)를 형성한다.
상기 실시예에 의하면, STI 공정을 적용한 반도체 소자의 제조 시 게이트 산화막 및 버퍼 산화막 등을 저온에서 ALD에 의해 형성하여 산화체 소오스의 이동 및 침투 등을 방지할 수 있으므로, 트렌치에 라이너 질화막과 라이너 산화막 등을 형성하지 않더라도 우수한 리프레시 특성을 확보할 수 있다.
또한, 트렌치에 라이너 질화막과 라이너 산화막을 형성할 필요가 없으므로, 트렌치에서의 산화막 매립 특성을 향상시킬 수 있고, 라이너 질화막과 라이너 산화막에 의해 야기되는 소자 분리막의 항복전압 감소 및 라이너 질화막의 리프트성 결함 등도 효과적으로 방지할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 STI 공정을 적용한 반도체 소자의 제조 시 게이트 산화막 및 버퍼 산화막을 저온의 ALD에 의해 형성하여 라이너 산화막과 라이너 질화막을 형성하지 않으면서 우수한 리프레시 특성을 확보할 수 있다.
또한, 트렌치에서의 산화막 매립 특성을 향상시킬 수 있고, 라이너 질화막과 라이너 산화막에 의해 야기되는 소자 분리막의 항복전압 감소 및 라이너 질화막의 리프트성 결함 등도 효과적으로 방지할 수 있으므로, 소자의 수율 및 신뢰성을 개선할 수 있다.

Claims (9)

  1. 반도체 기판에 상기 기판의 일부를 노출시키는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 이용하여 노출된 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치를 매립하도록 기판 전면 상에 산화막을 형성하는 단계;
    상기 마스크 패턴의 표면이 노출되도록 상기 산화막을 제거하여 표면을 평탄화한 후 상기 마스크 패턴을 제거하여 소자 분리막을 형성하는 단계; 및
    상기 기판 전면 상에 원자층증착에 의해 게이트 산화막을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 원자층증착은 100 내지 110℃의 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 원자층증착은 챔버 내부로 HCD를 900 내지 1100sccm의 유량으로 1 내지 2초 동안 공급한 후, 3.5 내지 4초 동안 챔버를 퍼지하고, 다시 챔버 내부로 H2O를 500 내지 700sccm의 유량으로 1 내지 2초 동안 공급한 후, 3.5 내지 4초 동안 챔버를 퍼지하는 것을 1 주기로 하고 C5H5N을 촉매로 하여, 상기 게이트 산화막의 두께가 원하는 두께가 될 때까지 상기 주기를 수회 반복 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 게이트 산화막을 형성한 후 O3 플라즈마 처리를 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 산화막을 형성하기 전에 상기 트렌치 표면에 월산화막을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 월산화막은 건식산화 공정에 의해 70 내지 90Å의 두께로 형성하는 것 을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 게이트 산화막을 형성하는 단계 이후에,
    상기 게이트 산화막 상에 게이트 물질막 및 하드 마스크 물질막을 순차적으로 증착하는 단계;
    상기 하드 마스크 물질막, 게이트 물질막 및 게이트 산화막을 순차적으로 식각하여 게이트 산화막, 게이트 및 하드 마스크로 이루어진 게이트 적층 구조를 형성하는 단계;
    상기 기판 전체 표면 상에 원자층증착에 의해 버퍼 산화막을 형성하는 단계;
    상기 버퍼 산화막 상에 질화막을 형성하는 단계; 및
    상기 하드 마스크 표면이 노출되도록 상기 질화막과 버퍼 산화막을 식각하여 상기 게이트 적층 구조 양 측의 버퍼 산화막 상에 질화막의 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 버퍼 산화막 형성 시 원자층증착은 100 내지 110℃의 온도에서 수행하 는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 버퍼 산화막 형성 시 원자층증착은 챔버 내부로 HCD를 900 내지 1100sccm의 유량으로 1 내지 2초 동안 공급한 후, 3.5 내지 4초 동안 챔버를 퍼지하고, 다시 챔버 내부로 H2O를 500 내지 700sccm의 유량으로 1 내지 2초 동안 공급한 후, 3.5 내지 4초 동안 챔버를 퍼지하는 것을 1 주기로 하고 C5H5N을 촉매로 하여, 상기 버퍼 산화막의 두께가 원하는 두께가 될 때까지 상기 주기를 수회 반복 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
KR1020040087696A 2004-10-30 2004-10-30 반도체 소자의 제조방법 KR100609047B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040087696A KR100609047B1 (ko) 2004-10-30 2004-10-30 반도체 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040087696A KR100609047B1 (ko) 2004-10-30 2004-10-30 반도체 소자의 제조방법

Publications (2)

Publication Number Publication Date
KR20060038602A KR20060038602A (ko) 2006-05-04
KR100609047B1 true KR100609047B1 (ko) 2006-08-09

Family

ID=37146080

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040087696A KR100609047B1 (ko) 2004-10-30 2004-10-30 반도체 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR100609047B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100309125B1 (ko) * 1999-06-30 2001-11-01 박종섭 반도체 소자의 게이트 산화막 형성 방법
KR20020001160A (ko) * 2000-06-26 2002-01-09 윤종용 반도체 장치의 게이트 산화막 형성 방법
KR100378186B1 (ko) * 2000-10-19 2003-03-29 삼성전자주식회사 원자층 증착법으로 형성된 박막이 채용된 반도체 소자 및그 제조방법
KR100459724B1 (ko) * 2002-09-11 2004-12-03 삼성전자주식회사 저온 원자층증착에 의한 질화막을 식각저지층으로이용하는 반도체 소자 및 그 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100309125B1 (ko) * 1999-06-30 2001-11-01 박종섭 반도체 소자의 게이트 산화막 형성 방법
KR20020001160A (ko) * 2000-06-26 2002-01-09 윤종용 반도체 장치의 게이트 산화막 형성 방법
KR100378186B1 (ko) * 2000-10-19 2003-03-29 삼성전자주식회사 원자층 증착법으로 형성된 박막이 채용된 반도체 소자 및그 제조방법
KR100459724B1 (ko) * 2002-09-11 2004-12-03 삼성전자주식회사 저온 원자층증착에 의한 질화막을 식각저지층으로이용하는 반도체 소자 및 그 제조방법

Also Published As

Publication number Publication date
KR20060038602A (ko) 2006-05-04

Similar Documents

Publication Publication Date Title
KR100745067B1 (ko) 반도체 소자의 트렌치 소자분리막 및 그 형성방법
US7700455B2 (en) Method for forming isolation structure in semiconductor device
JP2002110830A (ja) セルフアライン−シャロートレンチ素子分離法及びこれを利用した不揮発性メモリ装置の製造方法
KR100825014B1 (ko) 반도체 소자의 소자분리막 제조방법
JP2008182104A (ja) 不揮発性半導体記憶装置及びその製造方法
TWI253114B (en) Semiconductor device with trench isolation structure and method for fabricating the same
KR100545697B1 (ko) 반도체소자의 트렌치 소자분리 방법
KR20080095621A (ko) 반도체 소자의 소자 분리막 형성 방법
US7566924B2 (en) Semiconductor device with gate spacer of positive slope and fabrication method thereof
KR100596484B1 (ko) 유전막 형성 방법 및 이를 이용한 불휘발성 메모리 장치의제조방법
JP2008306139A (ja) 半導体装置の素子分離構造の形成方法、半導体装置の素子分離構造及び半導体記憶装置
KR100609047B1 (ko) 반도체 소자의 제조방법
KR101082090B1 (ko) 반도체 소자의 트렌치 소자분리막 형성방법
US20080242045A1 (en) Method for fabricating trench dielectric layer in semiconductor device
KR101024254B1 (ko) 반도체 소자의 소자분리막 형성방법
KR20060133640A (ko) 플래시 메모리 소자의 제조 방법
KR20100079797A (ko) 매립게이트를 구비한 반도체장치 및 제조 방법
KR100691016B1 (ko) 반도체 소자의 소자분리막 형성방법
KR20070008114A (ko) 반도체 소자의 소자분리막 제조방법
KR100558040B1 (ko) 모우트 제거를 위한 반도체소자의 제조 방법
JP2007220739A (ja) 半導体装置及びその製造方法並びに酸窒化シリコン膜の形成方法
KR20060100714A (ko) 반도체 소자의 트렌치 소자분리막 형성방법
KR100702125B1 (ko) 반도체 소자의 트렌치 소자분리막 형성방법
KR100854896B1 (ko) 플래시 메모리 소자의 제조 방법
KR20070093535A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100624

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee